KR102578579B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 기판의 제1 영역 및 제2 영역 상에서 제1 방향으로 연장되는 제1 활성 패턴; 상기 제1 및 제2 영역들 사이에서, 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 제1 더미 게이트 전극과 직접 접촉하며, 상기 제1 방향으로 연장되는 콘택 구조체; 및 상기 콘택 구조체 상에서 이와 전기적으로 연결되고, 상기 제1 방향으로 연장되는 전원 라인을 포함한다. 평면적 관점에서, 상기 콘택 구조체는 상기 전원 라인과 중첩된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판의 제1 영역 및 제2 영역 상에서 제1 방향으로 연장되는 제1 활성 패턴; 상기 제1 및 제2 영역들 사이에서, 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 제1 더미 게이트 전극; 상기 제1 더미 게이트 전극과 직접 접촉하며, 상기 제1 방향으로 연장되는 콘택 구조체; 및 상기 콘택 구조체 상에서 이와 전기적으로 연결되고, 상기 제1 방향으로 연장되는 전원 라인을 포함할 수 있다. 평면적 관점에서, 상기 콘택 구조체는 상기 전원 라인과 중첩될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 불순물 영역들 및 이들 사이의 공핍 영역을 갖고; 상기 공핍 영역 상의 더미 게이트 전극; 상기 더미 게이트 전극 상에서 이와 직접 연결되는 콘택 구조체; 상기 콘택 구조체 상에서 이와 전기적으로 연결되는 전원 라인을 포함할 수 있다. 상기 콘택 구조체는: 전원 라인의 장축 방향과 동일한 장축 방향을 갖는 라인부; 및 상기 라인부로부터 돌출되고, 상기 더미 게이트 전극의 상면을 덮는 제1 돌출부를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 표준 셀, 제2 표준 셀, 제3 표준 셀 및 제4 표준 셀; 상기 제1 및 제2 표준 셀들 사이의 경계에 제공되는 제1 더미 게이트 전극; 상기 제1 및 제3 표준 셀들 사이의 경계 및 상기 제2 및 제4 표준 셀들 사이의 경계에 제공되는 콘택 구조체; 및 상기 제1 및 제3 표준 셀들 사이의 경계 및 상기 제2 및 제4 표준 셀들 사이의 경계에 제공되는 전원 라인을 포함할 수 있다. 상기 제1 및 제2 표준 셀들은 제1 방향으로 배열되고, 상기 제3 및 제4 표준 셀들은 상기 제1 방향으로 배열되며, 상기 제1 및 제3 표준 셀들은 상기 제1 방향과 교차하는 제2 방향으로 배열되고, 상기 제2 및 제4 표준 셀들은 상기 제2 방향으로 배열되며, 상기 전원 라인은 상기 콘택 구조체를 통해 상기 제1 더미 게이트 전극에 전압을 인가할 수 있다.
본 발명에 따른 반도체 소자는, 전원 라인과 직접 연결되는 더미 게이트 전극을 통해 인접하는 표준 셀들을 서로 전기적으로 분리(electrical isolation)시킬 수 있다. 이로써 전체적인 소자의 면적이 줄어들 수 있고, 소자의 전기적 특성이 향상될 수 있다. 또한 표준 셀들간을 절연시키기 위한 절연 구조체를 추가적으로 형성할 필요가 없으므로, 공정이 효율적이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5e는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 6, 8 및 10은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a, 9a 및 11a는 각각 도 6, 8 및 10의 A-A'선에 대응하는 단면도들이다.
도 7b, 9b 및 11b는 각각 도 6, 8 및 10의 B-B'선에 대응하는 단면도들이다.
도 9c 및 11c는 각각 도 8 및 10의 C-C'선에 대응하는 단면도들이다.
도 9d 및 11d는 각각 도 8 및 10의 D-D'선에 대응하는 단면도들이다.
도 9e 및 11e는 각각 도 8 및 10의 E-E'선에 대응하는 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1을 참조하면, 활성 패턴(FN) 및 소자 분리 패턴(ST)을 갖는 기판(100)이 제공될 수 있다. 소자 분리 패턴(ST)은 기판(100) 내에 제공되어 활성 패턴(FN)을 정의할 수 있다. 기판(100)의 제1 영역(RG1) 및 제2 영역(RG2) 상에 활성 패턴(FN)이 배치될 수 있다.
활성 패턴(FN)은 소스/드레인 영역들(SD), 채널 영역(AF) 및 공핍 영역(DE)을 포함할 수 있다. 채널 영역(AF)은 서로 인접하는 한 쌍의 소스/드레인 영역들(SD) 사이에 배치될 수 있다. 공핍 영역(DE)은 서로 인접하는 한 쌍의 소스/드레인 영역들(SD) 사이에 위치할 수 있다. 공핍 영역(DE)은 기판(100)의 제1 영역(RG1) 및 제2 영역(RG2) 사이에 위치할 수 있다.
활성 패턴(FN)을 가로지르는 게이트 전극(GE) 및 더미 게이트 전극(DP)이 배치될 수 있다. 게이트 전극(GE) 및 더미 게이트 전극(DP)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 게이트 전극(GE)은 채널 영역(AF) 상에 배치될 수 있고, 더미 게이트 전극(DP)은 공핍 영역(DE) 상에 배치될 수 있다. 도시되진 않았지만, 채널 영역(AF)과 게이트 전극(GE) 사이에 제1 게이트 절연 패턴이 개재될 수 있고, 공핍 영역(DE)과 더미 게이트 전극(DP) 사이에 제2 게이트 절연 패턴이 개재될 수 있다. 게이트 전극(GE) 및 더미 게이트 전극(DP) 각각은, 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
더미 게이트 전극(DP)은 소자 분리 패턴(ST)을 가로지를 수 있다. 게이트 전극(GE)은 소자 분리 패턴(ST)을 완전히 가로지르지 못할 수 있다. 다시 말하면, 더미 게이트 전극(DP)의 일 단은 게이트 전극(GE)의 일 단보다 제1 방향(D1)으로 더 돌출될 수 있다.
더미 게이트 전극(DP) 상에, 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 더미 게이트 전극(DP)의 상면에 직접 접할 수 있다. 콘택 구조체(CS)의 바닥면의 높이는 더미 게이트 전극(DP)의 상면의 높이와 실질적으로 동일할 수 있다. 콘택 구조체(CS)의 바닥면의 높이는 게이트 전극(GE)의 상면의 높이와 실질적으로 동일할 수 있으나, 콘택 구조체(CS)는 게이트 전극(GE)과 이격될 수 있다. 이는 게이트 전극(GE)의 상기 일 단이 콘택 구조체(CS)와 접할 정도로 연장되지 않았기 때문이다.
콘택 구조체(CS)는 라인부(LP), 제1 돌출부(PP1) 및 제2 돌출부(PP2)를 포함할 수 있다. 라인부(LP)는 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 라인부(LP)의 장축 방향은 제2 방향(D2)일 수 있다. 제1 돌출부(PP1)는 라인부(LP)로부터 제1 방향(D1)의 반대 방향으로 돌출될 수 있다. 제2 돌출부(PP2)는 라인부(LP)로부터 제1 방향(D1)으로 돌출될 수 있다. 제2 돌출부(PP2)는 라인부(LP)로부터 제1 돌출부(PP1)와는 반대로 돌출될 수 있다. 라인부(LP) 뿐만 아니라 제1 돌출부(PP1) 및 제2 돌출부(PP2) 모두 더미 게이트 전극(DP)과 접하기 때문에, 콘택 구조체(CS)와 더미 게이트 전극(DP)간의 접촉 면적이 상대적으로 커질 수 있다. 따라서, 콘택 구조체(CS)와 더미 게이트 전극(DP)간의 저항이 상대적으로 낮아질 수 있다. 콘택 구조체(CS)는 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
콘택 구조체(CS) 상에 비아(VI) 및 전원 라인(PL)이 배치될 수 있다. 비아(VI)는 콘택 구조체(CS)와 전원 라인(PL) 사이에 개재될 수 있다. 비아(VI)는 라인부(LP)를 따라 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 전원 라인(PL)은 비아(VI)를 따라 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 전원 라인(PL)의 장축 방향은 제2 방향(D2)일 수 있다. 일 예로, 전원 라인(PL)의 폭은 비아(VI)의 폭보다 더 클 수 있고, 콘택 구조체(CS)의 폭보다 더 클 수 있다. 평면적 관점에서, 콘택 구조체(CS) 및 비아(VI)는 전원 라인(PL)과 중첩될 수 있다. 도시되진 않았지만, 전원 라인(PL)과 비아(VI)는 서로 일체로 연결될 수 있다. 전원 라인(PL) 및 비아(VI) 각각은, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 있어서, 콘택 구조체(CS), 비아(VI) 및 전원 라인(PL)은 서로 평행하게 연장되는 라인 형태들을 가질 수 있다. 이로써, 콘택 구조체(CS)와 비아(VI)간의 접촉 면적이 상대적으로 증가할 수 있고, 이들간의 저항이 상대적으로 감소할 수 있다.
전원 라인(PL)은 비아(VI) 및 콘택 구조체(CS)를 통해 더미 게이트 전극(DP)에 전원 전압 또는 접지 전압을 인가할 수 있다. 일 예로 활성 패턴(FN)이 PMOS의 활성 영역인 경우, 더미 게이트 전극(DP)에 전원 전압이 인가될 수 있다. 이로써, 더미 게이트 전극(DP) 아래에 공핍 영역(DE)이 형성될 수 있다. 공핍 영역(DE)은, 활성 패턴(FN) 내에서 제1 영역(RG1)과 제2 영역(RG2)간의 캐리어들의 이동을 차단할 수 있다. 더미 게이트 전극(DP)을 통해 제1 영역(RG1)의 활성 패턴(FN)과 제2 영역(RG2)의 활성 패턴(FN)을 전기적으로 분리시킬 수 있다. 다른 예로 활성 패턴(FN)이 NMOS의 활성 영역인 경우, 더미 게이트 전극(DP)에 접지 전압이 인가될 수 있다. 이로써, 더미 게이트 전극(DP) 아래에 공핍 영역(DE)이 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2를 참조하면, 콘택 구조체(CS)는 제3 돌출부(PP3)를 더 포함할 수 있다. 제3 돌출부(PP3)는 라인부(LP)로부터 제1 방향(D1)의 반대 방향으로 돌출될 수 있다. 제3 돌출부(PP3)는 라인 형태를 가질 수 있다. 제3 돌출부(PP3)의 바닥면의 높이는 라인부(LP), 제1 돌출부(PP1) 및 제2 돌출부(PP2)의 바닥면들의 높이들과 다를 수 있다. 일 예로, 제3 돌출부(PP3)의 바닥면의 높이는 라인부(LP), 제1 돌출부(PP1) 및 제2 돌출부(PP2)의 바닥면들의 높이들보다 더 낮을 수 있다. 라인부(LP)의 상면 및 제1 내지 제3 돌출부들(PP1, PP2, PP3)의 상면들은 공면을 이룰 수 있다.
제3 돌출부(PP3)는 적어도 하나의 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 일 예로, 제3 돌출부(PP3)는 적어도 하나의 소스/드레인 영역들(SD)과 직접 접할 수 있다. 전원 라인(PL)은 제3 돌출부(PP3)를 통해 적어도 하나의 소스/드레인 영역들(SD)에 전원 전압 또는 접지 전압을 인가할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3을 참조하면, 활성 패턴(FN)을 가로지르는 게이트 전극(GE) 및 제1 더미 게이트 전극(DP1)이 배치될 수 있다. 게이트 전극(GE)에 인접하여, 제2 더미 게이트 전극(DP2)이 배치될 수 있다. 제2 더미 게이트 전극(DP2)과 게이트 전극(GE)은 제1 방향(D1)으로 나란히 배열될 수 있다. 도시되진 않았지만, 제2 더미 게이트 전극(DP2)은 소자 분리 패턴(ST)에 인접하는 다른 활성 패턴 상으로 연장될 수 있다.
콘택 구조체(CS)의 제1 돌출부(PP1)는 제1 더미 게이트 전극(DP1)의 상면과 접할 수 있고, 콘택 구조체(CS)의 제2 돌출부(PP2)는 제2 더미 게이트 전극(DP2)의 상면과 접할 수 있다. 도 1에 개시된 콘택 구조체(CS)와는 달리, 제1 돌출부(PP1)와 제2 돌출부(PP2)는 제1 방향(D1)으로 정렬되지 않을 수 있다. 제2 돌출부(PP2)는 제1 돌출부(PP1)로부터 오프셋 될 수 있다. 이는 제1 더미 게이트 전극(DP1)과 제2 더미 게이트 전극(DP2)이 제1 방향(D1)으로 정렬되지 않았기 때문이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 도 5e는 각각 도 4의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 5a 내지 도 5e를 참조하면, 기판(100)에 제1 내지 제6 표준 셀들(STD1-STD6)이 제공될 수 있다. 제1 내지 제3 표준 셀들(STD1, STD2, STD)은 제2 방향(D2)으로 배열될 수 있다. 제4 내지 제6 표준 셀들(STD4, STD5, STD6)은 제2 방향(D2)으로 배열될 수 있다. 제1 표준 셀(STD1)과 제4 표준 셀(STD4)은 제1 방향(D1)으로 배열될 수 있다. 제2 표준 셀(STD2)과 제5 표준 셀(STD5)은 제1 방향(D1)으로 배열될 수 있다. 제3 표준 셀(STD3)과 제6 표준 셀(STD6)은 제1 방향(D1)으로 배열될 수 있다.
제1 내지 제6 표준 셀들(STD1-STD6) 각각은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 각각의 제1 내지 제6 표준 셀들(STD1-STD6) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 내지 제6 표준 셀들(STD1-STD6) 각각은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
기판(100)에 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리 패턴들(ST2)이 제공될 수 있다. 제2 소자 분리 패턴들(ST2)은 기판(100)의 상부에 형성될 수 있다.
제1 PMOSFET 영역(PR1) 및 NMOSFET 영역(NR)은 제2 소자 분리 패턴(ST2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 PMOSFET 영역(PR1) 및 제2 PMOSFET 영역(PR2)은 제2 소자 분리 패턴(ST2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR)은 제2 방향(D2)으로 연장될 수 있다. 제1 PMOSFET 영역(PR1) 및 NMOSFET 영역(NR)은 제1 내지 제3 표준 셀들(STD1, STD2, STD)을 가로지를 수 있다. 제2 PMOSFET 영역(PR2)은 제4 내지 제6 표준 셀들(STD4, STD5, STD6)을 가로지를 수 있다. 도시되진 않았지만, 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR)뿐만 아니라 제2 소자 분리 패턴들(ST2)에 의하여 추가적인 PMOSFET 영역들 및 추가적인 NMOSFET 영역들이 정의될 수 있다.
각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 양 측에 제2 방향(D2)으로 연장되는 제1 소자 분리 패턴들(ST1)이 배치될 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 제1 소자 분리 패턴들(ST1)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들 각각은 한 쌍의 제1 소자 분리 패턴들(ST1) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제2 소자 분리 패턴들(ST2)과 제1 소자 분리 패턴들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 제2 소자 분리 패턴들(ST2)의 두께는 제1 소자 분리 패턴들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 제1 소자 분리 패턴들(ST1)은 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 일 예로, 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 내지 제6 표준 셀들(STD1-STD6) 내에 선택적으로 제공될 수 있다.
일 예로, 제1 표준 셀(STD1) 내의 게이트 전극들(GE)은 제1 방향(D1)으로 연장되어 NMOSFET 영역(NR), 제2 소자 분리 패턴(ST2) 및 제1 PMOSFET 영역(PR1)을 가로지를 수 있다. 제1 표준 셀(STD1) 내의 게이트 전극들(GE)은 제1 표준 셀(STD1)의 경계를 넘어 연장되지 않을 수 있다. 제1 표준 셀(STD1) 내의 게이트 전극들(GE)은 제1 표준 셀(STD1)과 제4 표준 셀(STD4) 사이의 영역을 가로지르지 못할 수 있다. 일 예로, 제4 표준 셀(STD4) 내의 게이트 전극들(GE)은 제1 방향(D1)으로 연장되어 제2 PMOSFET 영역(PR2)을 가로지를 수 있다. 제4 표준 셀(STD4) 내의 게이트 전극들(GE)은 제4 표준 셀(STD4)의 경계를 넘어 연장되지 않을 수 있다. 제4 표준 셀(STD4) 내의 게이트 전극들(GE)은 제1 표준 셀(STD1) 내의 게이트 전극들(GE)과 이격될 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 더미 게이트 전극들(DP)이 제공될 수 있다. 더미 게이트 전극들(DP)은 게이트 전극들(GE)과 실질적으로 동일한 구조를 갖고 실질적으로 동일한 물질을 포함할 수 있다. 더미 게이트 전극들(DP)은 제1 내지 제6 표준 셀들(STD1-STD6)의 경계들에 제공될 수 있다. 더미 게이트 전극들(DP)은 제1 내지 제5 더미 게이트 전극들(DP1-DP5)을 포함할 수 있다.
제1 더미 게이트 전극(DP1)은 제1 및 제2 표준 셀들(STD1, STD2) 사이의 경계 및 제4 및 제5 표준 셀들(STD4, STD5) 사이의 경계에 제공될 수 있다. 제2 더미 게이트 전극(DP2)은 제5 및 제6 표준 셀들(STD5, STD6) 사이의 경계에 제공될 수 있다. 제3 더미 게이트 전극(DP3)은 제2 및 제3 표준 셀들(STD2, STD3) 사이의 경계에 제공될 수 있다. 제4 더미 게이트 전극(DP4)은 제1 및 제2 표준 셀들(STD1, STD2) 사이의 경계에 제공될 수 있다. 제5 더미 게이트 전극(DP5)은 제2 및 제3 표준 셀들(STD2, STD3) 사이의 경계에 제공될 수 있다.
제1 및 제4 더미 게이트 전극들(DP1, DP4)은 제1 방향(D1)으로 서로 이격될 수 있다. 제3 및 제5 더미 게이트 전극들(DP3, DP5)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 및 제3 더미 게이트 전극들(DP2, DP3)은 제1 방향(D1)으로 서로 정렬되지 않을 수 있다. 제2 및 제3 더미 게이트 전극들(DP2, DP3)은 서로 오프셋될 수 있다 (도 3 참조).
제1 내지 제3 더미 게이트 전극들(DP1, DP2, DP3)은 적어도 하나의 제1 및 제2 PMOSFET 영역들(PR1, PR2)을 가로지를 수 있다. 제1 내지 제3 더미 게이트 전극들(DP1, DP2, DP3)은 NMOSFET 영역(NR) 상으로 연장되지 않을 수 있다. 제4 및 제5 더미 게이트 전극들(DP4, DP5)은 NMOSFET 영역(NR)을 가로지를 수 있다. 제4 및 제5 더미 게이트 전극들(DP4, DP5)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상으로 연장되지 않을 수 있다.
게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 후술할 콘택 구조체(CS1, CS2)와 연결되는 더미 게이트 전극(DP)의 일부분 상에는 캐핑 패턴(CP)이 제거되어 있을 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)(또는 더미 게이트 전극(DP))의 양 측벽들을 덮도록 수직하게 연장될 수 있다. 따라서, 게이트 절연 패턴(GI)은 게이트 전극(GE)(또는 더미 게이트 전극(DP))과 게이트 스페이서들(GS) 사이에 개재될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2), 게이트 전극들(GE) 및 더미 게이트 전극들(DP)을 덮는 제1 및 제2 층간 절연막들(110, 120)이 제공될 수 있다.
게이트 전극들(GE) 및 더미 게이트 전극들(DP)은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(110, 120) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 소스/드레인 영역들(SD)이 제공될 수 있다. 한 쌍의 소스/드레인 영역들(SD)은 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 양 측에 위치할 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, NMOSFET 영역(NR) 상의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 채널 영역들(AF)이 제공될 수 있다. 채널 영역들(AF)은 게이트 전극들(GE)과 수직적으로 중첩될 수 있다. 채널 영역들(AF) 각각은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 공핍 영역들(DE)이 제공될 수 있다. 공핍 영역들(DE)은 더미 게이트 전극들(DP)과 수직적으로 중첩될 수 있다. 공핍 영역들(DE) 각각은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)의 상면들은 채널 영역들(AF) 및 공핍 영역들(DE)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
제1 층간 절연막(110) 내에 제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)이 제공될 수 있다. 제1 및 제2 콘택 구조체들(CS1, CS2)의 상면들 및 활성 콘택들(AC)의 상면들은 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다. 활성 콘택들(AC)은 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR) 상에 배치될 수 있다. 활성 콘택들(AC)은 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 사이에 배치될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 활성 콘택들(AC) 각각은 소스/드레인 영역들(SD)과 직접 연결될 수 있다. 본 실시예에 있어서, 활성 콘택들(AC) 각각은 복수개의 소스/드레인 영역들(SD)과 접하는 것으로 도시되었으나, 특별히 제한되는 것은 아니다. 일 예로, 적어도 하나의 활성 콘택들(AC)은 하나의 소스/드레인 영역(SD) 또는 두 개의 소스/드레인 영역들(SD)과 접할 수 있다.
제1 콘택 구조체(CS1)는 제1 및 제4 표준 셀들(STD1, STD4) 사이의 경계, 제2 및 제5 표준 셀들(STD2, STD5) 사이의 경계 및 제3 및 제6 표준 셀들(STD3, STD6) 사이의 경계에 제공될 수 있다. 제1 콘택 구조체(CS1)는 제1 및 제2 PMOSFET 영역들(PR1, PR2) 사이의 제2 소자 분리 패턴(ST2) 상에 위치할 수 있다. 제2 콘택 구조체(CS2)는, 제1 콘택 구조체(CS1)에 대해 반대편에 위치하는 제1 내지 제3 표준 셀들(STD1, STD2, STD3)의 경계들에 제공될 수 있다. 제2 콘택 구조체(CS2)는 NMOSFET 영역(NR)에 인접하는 제2 소자 분리 패턴(ST2) 상에 위치할 수 있다.
제1 및 제2 콘택 구조체들(CS1, CS2) 각각은 제2 방향(D2)으로 연장되는 라인부(LP), 라인부(LP)로부터 돌출된 제1 돌출부들(PP1), 제2 돌출부들(PP2) 및 제3 돌출부들(PP3)을 포함할 수 있다. 제1 및 제2 콘택 구조체들(CS1, CS2)의 제1 돌출부들(PP1) 및 제2 돌출부들(PP2)은 더미 게이트 전극들(DP)과 직접 접할 수 있다. 제1 돌출부들(PP1) 및 제2 돌출부들(PP2)은 제1 및 제2 콘택 구조체들(CS1, CS2)이 더미 게이트 전극들(DP)과 더 넓은 면적으로 접촉할 수 있도록 할 수 있다.
제1 콘택 구조체(CS1)의 제3 돌출부들(PP3) 각각은 제1 PMOSFET 영역(PR1) 또는 제2 PMOSFET 영역(PR2) 상으로 연장될 수 있다. 제2 콘택 구조체(CS2)의 제3 돌출부들(PP3) 각각은 NMOSFET 영역(NR) 상으로 연장될 수 있다. 제1 및 제2 콘택 구조체들(CS1, CS2)의 제3 돌출부들(PP3) 각각은 소스/드레인 영역들(SD)과 직접 연결될 수 있다.
제1 및 제2 콘택 구조체들(CS1, CS2)의 제3 돌출부들(PP3) 각각의 상면은 활성 콘택들(AC) 각각의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 및 제2 콘택 구조체들(CS1, CS2)의 제3 돌출부들(PP3) 각각의 바닥면은 활성 콘택들(AC) 각각의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다. 그 외, 제1 및 제2 콘택 구조체들(CS1, CS2) 각각의 라인부(LP), 제1 돌출부들(PP1), 제2 돌출부들(PP2) 및 제3 돌출부들(PP3)에 관한 구체적인 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
활성 콘택들(AC)은 제1 및 제2 콘택 구조체들(CS1, CS2)과 동일한 물질을 포함할 수 있다. 일 예로, 활성 콘택들(AC)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 제1 층간 절연막(110)과 제1 및 제2 콘택 구조체들(CS1, CS2) 사이 및 제1 층간 절연막(110)과 활성 콘택들(AC) 사이에 배리어 패턴들이 개재될 수 있다. 상기 배리어 패턴들은 제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)의 상면들을 제외한 측벽들 및 바닥면들을 직접 덮을 수 있다. 상기 배리어 패턴들은 금속 질화물을 포함할 수 있으며, 일 예로 TiN을 포함할 수 있다.
제2 층간 절연막(120) 내에 제1 및 제2 전원 라인들(PL1, PL2), 제1 배선들(M1) 및 비아들(VI)이 제공될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 배선들(M1)의 상면들은 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 전원 라인(PL1)은 제1 콘택 구조체(CS1) 상에 배치될 수 있다. 제1 전원 라인(PL1)과 제1 콘택 구조체(CS1) 사이에 비아(VI)가 개재될 수 있다. 비아(VI)를 통해 제1 전원 라인(PL1)이 제1 콘택 구조체(CS1)와 전기적으로 연결될 수 있다. 제2 전원 라인(PL2)은 제2 콘택 구조체(CS2) 상에 배치될 수 있다. 제2 전원 라인(PL2)과 제2 콘택 구조체(CS2) 사이에 비아(VI)가 개재될 수 있다. 비아(VI)를 통해 제2 전원 라인(PL2)이 제2 콘택 구조체(CS2)와 전기적으로 연결될 수 있다. 도시되진 않았지만, 제1 전원 라인(PL1)과 비아(VI)는 서로 일체로 연결될 수 있고, 제2 전원 라인(PL2)과 비아(VI)는 서로 일체로 연결될 수 있다.
제1 전원 라인(PL1)은 비아(VI) 및 제1 콘택 구조체(CS1)를 통해 제1 내지 제3 더미 게이트 전극들(DP1, DP2, DP3)에 전원 전압을 인가할 수 있다. 이로써, 제1 내지 제3 더미 게이트 전극들(DP1, DP2, DP3) 아래의 제1 활성 패턴들(FN1)에 공핍 영역들(DE)이 형성될 수 있다.
일 예로, 제1 더미 게이트 전극(DP1)은 제1 활성 패턴들(FN1) 내의 캐리어들이 제1 및 제2 표준 셀들(STD1, STD2) 사이로 이동하는 것을 막을 수 있다. 제1 표준 셀(STD1)의 제1 활성 패턴들(FN1)과 제2 표준 셀(STD2)의 제1 활성 패턴들(FN1)은 서로 전기적으로 절연될 수 있다. 제1 더미 게이트 전극(DP1)은 제1 활성 패턴들(FN1) 내의 캐리어들이 제4 및 제5 표준 셀들(STD4, STD5) 사이로 이동하는 것을 막을 수 있다. 제4 표준 셀(STD4)의 제1 활성 패턴들(FN1)과 제5 표준 셀(STD5)의 제1 활성 패턴들(FN1)은 서로 전기적으로 절연될 수 있다. 제2 및 제3 더미 게이트 전극들(DP2, DP3) 역시 인접하는 표준 셀들간의 캐리어들의 이동을 막을 수 있다.
제2 전원 라인(PL2)은 비아(VI) 및 제2 콘택 구조체(CS2)를 통해 제4 및 제5 더미 게이트 전극들(DP4, DP5)에 접지 전압을 인가할 수 있다. 이로써, 제4 및 제5 더미 게이트 전극들(DP4, DP5) 아래의 제2 활성 패턴들(FN2)에 공핍 영역들(DE)이 형성될 수 있다.
일 예로, 제4 더미 게이트 전극(DP4)은 제2 활성 패턴들(FN2) 내의 캐리어들이 제1 및 제2 표준 셀들(STD1, STD2) 사이로 이동하는 것을 막을 수 있다. 제1 표준 셀(STD1)의 제2 활성 패턴들(FN2)과 제2 표준 셀(STD2)의 제2 활성 패턴들(FN2)은 서로 전기적으로 절연될 수 있다. 제5 더미 게이트 전극(DP5) 역시 인접하는 표준 셀들간의 캐리어들의 이동을 막을 수 있다.
제1 배선들(M1)은 활성 콘택들(AC) 상에 배치될 수 있다. 제1 배선들(M1)과 활성 콘택들(AC) 사이에 비아들(VI)이 개재될 수 있다. 비아들(VI)을 통해 제1 배선들(M1)이 활성 콘택들(AC)과 전기적으로 연결될 수 있다. 도시되진 않았지만, 활성 콘택들(AC)과 비아들(VI)은 서로 일체로 연결될 수 있다.
도시되진 않았지만, 제2 층간 절연막(120)과 제1 및 제2 전원 라인들(PL1, PL2) 사이 및 제2 층간 절연막(120)과 제1 배선들(M1) 사이에 배리어 패턴들이 개재될 수 있다.
본 발명의 실시예들에 따르면, 더미 게이트 전극들(DP)은 인접하는 표준 셀들을 전기적으로 분리시킬 수 있다. 인접하는 표준 셀들간의 이격 거리는 더미 게이트 전극(DP)의 폭과 실질적으로 동일하기 때문에, 전체적인 소자의 면적이 줄어들 수 있다. 또한 표준 셀들간을 절연시키기 위한 절연 구조체를 추가적으로 형성할 필요가 없으므로, 공정이 효율적이다.
도 6, 8 및 10은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7a, 9a 및 11a는 각각 도 6, 8 및 10의 A-A'선에 대응하는 단면도들이고, 도 7b, 9b 및 11b는 각각 도 6, 8 및 10의 B-B'선에 대응하는 단면도들이고, 도 9c 및 11c는 각각 도 8 및 10의 C-C'선에 대응하는 단면도들이고, 도 9d 및 11d는 각각 도 8 및 10의 D-D'선에 대응하는 단면도들이고, 도 9e 및 11e는 각각 도 8 및 10의 E-E'선에 대응하는 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 내지 제6 표준 셀들(STD1-STD6)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 상부를 패터닝하여 활성 패턴들(FN1, FN2)이 형성될 수 있다. 활성 패턴들(FN1, FN2)은 제1 및 제2 활성 패턴들(FN1, FN2)을 포함할 수 있다.
활성 패턴들(FN1, FN2) 사이를 채우는 제1 소자 분리 패턴들(ST1)이 형성될 수 있다. 제1 소자 분리 패턴들(ST1)은 활성 패턴들(FN1, FN2)의 상부들을 노출시키도록 리세스될 수 있다. 기판(100) 상에 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리 패턴들(ST2)이 형성될 수 있다. 일 예로, 제2 소자 분리 패턴들(ST2)을 형성할 때, 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR)을 제외한 나머지 영역 상의 활성 패턴들이 제거될 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 잔류하는 활성 패턴들은 제1 활성 패턴들(FN1)일 수 있고, NMOSFET 영역(NR) 상에 잔류하는 활성 패턴들은 제2 활성 패턴들(FN2)일 수 있다.
제1 및 제2 소자 분리 패턴들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화물을 이용해 형성될 수 있다. 일 예로, 제1 소자 분리 패턴들(ST1)은 제2 소자 분리 패턴들(ST2)보다 얕은 깊이를 갖도록 형성될 수 있다. 이 경우, 제1 소자 분리 패턴들(ST1)은 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 제1 소자 분리 패턴들(ST1)은 제2 소자 분리 패턴들(ST2)과 실질적으로 동일한 깊이를 갖도록 형성될 수 있다. 이 경우, 제1 소자 분리 패턴들(ST1)은 제2 소자 분리 패턴들(ST2)과 동시에 형성될 수 있다.
도 8 및 도 9a 내지 도 9e를 참조하면, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE) 및 더미 게이트 전극들(DP)이 형성될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP)은 제2 방향(D2)으로 서로 이격될 수 있다. 더미 게이트 전극들(DP)은 제1 내지 제6 표준 셀들(STD1-STD6)의 경계들에 형성될 수 있다. 더미 게이트 전극들(DP)은 제1 내지 제5 더미 게이트 전극들(DP1-DP5)을 포함할 수 있다.
게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 아래에 게이트 절연 패턴(GI)이 형성될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다.
게이트 전극들(GE) 및 더미 게이트 전극들(DP)은 동시에 형성될 수 있다. 구체적으로, 게이트 전극들(GE) 및 더미 게이트 전극들(DP)을 형성하는 것은, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들을 형성하는 것, 상기 희생 패턴들의 양 측에 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 패턴들을 게이트 전극들(GE) 및 및 더미 게이트 전극들(DP)로 교체하는 것을 포함할 수 있다.
게이트 전극들(GE) 및 더미 게이트 전극들(DP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 캐핑 패턴(CP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 양 측에 형성될 수 있다. 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상의 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, NMOSFET 영역(NR) 상의 소스/드레인 영역들(SD)은 n형 불순물로 도핑될 수 있다.
구체적으로, 소스/드레인 영역들(SD)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 게이트 전극들(GE) 및 더미 게이트 전극들(DP) 각각의 양 측의 제1 및 제2 활성 패턴들(FN1, FN2)을 일부 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다. 에피택시얼 성장 공정은 기판(100)과 다른 반도체 원소를 이용하여 수행될 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소로 형성될 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소로 형성됨으로써, 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다.
이어서, 소스/드레인 영역들(SD), 게이트 전극들(GE) 및 더미 게이트 전극들(DP)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 10 및 도 11a 내지 도 11e를 참조하면, 제1 층간 절연막(110) 내에 제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 NMOSFET 영역(NR)의 소스/드레인 영역들(SD) 상에 형성될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 또는 바(bar)형태를 가질 수 있다.
제1 콘택 구조체(CS1)는 제1 및 제2 PMOSFET 영역들(PR1, PR2) 사이의 제2 소자 분리 패턴(ST2) 상에 형성될 수 있다. 제2 콘택 구조체(CS2)는 NMOSFET 영역(NR)에 인접하는 제2 소자 분리 패턴(ST2) 상에 형성될 수 있다. 제1 및 제2 콘택 구조체들(CS1, CS2)은 더미 게이트 전극들(DP)과 직접 접하도록 형성될 수 있다.
제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)은 동시에 형성될 수 있다. 구체적으로, 제1 층간 절연막(110)을 패터닝하여 제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)을 정의하는 홀들이 형성될 수 있다. 상기 홀들은, 서로 다른 포토 마스크들을 이용한 복수 번의 포토 리소그라피 공정을 통해 형성될 수 있다. 즉, 상기 홀들은 동시에 형성되지 않을 수 있다. 상기 홀들에 도전 물질을 채워 제1 및 제2 콘택 구조체들(CS1, CS2) 및 활성 콘택들(AC)이 형성될 수 있다. 상기 도전 물질은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5a 내지 도 5e를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
제2 층간 절연막(120) 내에 제1 및 제2 전원 라인들(PL1, PL2), 제1 배선들(M1) 및 비아들(VI)이 형성될 수 있다. 제1 전원 라인(PL1)은 제1 콘택 구조체(CS1)와 수직적으로 중첩되도록 형성될 수 있고, 제2 전원 라인(PL2)은 제2 콘택 구조체(CS2)와 수직적으로 중첩되도록 형성될 수 있다. 제1 배선들(M1)은 활성 콘택들(AC) 상에 형성될 수 있다. 제1 전원 라인(PL1)과 제1 콘택 구조체(CS1) 사이에 라인 형태의 비아(VI)가 형성될 수 있고, 제2 전원 라인(PL2)과 제2 콘택 구조체(CS2) 사이에 라인 형태의 비아(VI)가 형성될 수 있다. 제1 배선들(M1)과 활성 콘택들(AC) 사이에 비아들(VI)이 형성될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2), 제1 배선들(M1) 및 비아들(VI)은 동시에 형성될 수 있다. 구체적으로, 제2 층간 절연막(120)을 패터닝하여 제1 및 제2 전원 라인들(PL1, PL2), 제1 배선들(M1) 및 비아들(VI)을 정의하는 홀들이 형성될 수 있다. 상기 홀들은, 서로 다른 포토 마스크들을 이용한 복수 번의 포토 리소그라피 공정을 통해 형성될 수 있다. 즉, 상기 홀들은 동시에 형성되지 않을 수 있다. 상기 홀들에 도전 물질을 채워 제1 및 제2 전원 라인들(PL1, PL2), 제1 배선들(M1) 및 비아들(VI)이 형성될 수 있다. 상기 도전 물질은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극들(GE)을 형성할 때 함께 형성되는 더미 게이트 전극들(DP)을 이용하여 인접하는 표준 셀들을 전기적으로 분리(electrical isolation)시킬 수 있다. 즉, 표준 셀들간을 절연시키기 위한 절연 구조체를 추가적으로 형성할 필요가 없으므로, 공정이 효율적이다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (25)

  1. 기판의 제1 영역 및 제2 영역 상에서 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 및 제2 영역들 사이에서, 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 제1 더미 게이트 전극;
    상기 제1 더미 게이트 전극과 직접 접촉하며, 상기 제1 방향으로 연장되는 콘택 구조체; 및
    상기 콘택 구조체 상에 제공되어 상기 제1 방향으로 연장되는 전원 라인을 포함하되,
    상기 전원 라인은 상기 콘택 구조체를 통해 상기 제1 더미 게이트 전극과 전기적으로 연결되고,
    평면적 관점에서, 상기 제1 더미 게이트 전극은 상기 제1 영역과 상기 제2 영역 사이의 상기 제1 활성 패턴과 중첩되며,
    평면적 관점에서, 상기 콘택 구조체는 상기 전원 라인과 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 콘택 구조체는:
    상기 제1 방향으로 연장되는 라인 형태의 라인부; 및
    상기 라인부로부터 상기 제2 방향으로 돌출된 제1 돌출부를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    평면적 관점에서, 상기 라인부 및 상기 제1 돌출부는 상기 제1 활성 패턴과 이격된 반도체 소자.
  4. 제2항에 있어서,
    기판의 제3 영역 및 제4 영역 상에서 상기 제1 방향으로 연장되는 제2 활성 패턴; 및
    상기 제3 및 제4 영역들 사이에서, 상기 제2 활성 패턴을 가로지르며 제2 방향으로 연장되는 제2 더미 게이트 전극을 더 포함하되,
    상기 콘택 구조체는 상기 라인부로부터 상기 제1 돌출부와는 반대로 돌출된 제2 돌출부를 더 포함하고,
    상기 제1 더미 게이트 전극은 상기 제1 돌출부와 접촉하고
    상기 제2 더미 게이트 전극은 상기 제2 돌출부와 접촉하는 반도체 소자.
  5. 제2항에 있어서,
    상기 콘택 구조체는 상기 라인부로부터 돌출되어 상기 제2 방향으로 연장되는 제2 돌출부를 더 포함하고,
    상기 제2 돌출부는 상기 제1 활성 패턴의 소스/드레인 영역과 전기적으로 연결되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 돌출부의 바닥면의 높이는 상기 라인부의 바닥면의 높이와 다른 반도체 소자.
  7. 제1항에 있어서,
    상기 콘택 구조체와 상기 전원 라인 사이에 개재되며, 상기 제1 방향으로 연장되는 비아를 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 더미 게이트 전극은, 상기 제1 활성 패턴 내에서 상기 제1 영역과 상기 제2 영역간의 캐리어들의 이동을 차단하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 패턴을 가로지르며 상기 제2 방향으로 연장되는 게이트 전극을 더 포함하되,
    상기 게이트 전극은 상기 콘택 구조체와 이격된 반도체 소자.
  10. 제1항에 있어서,
    상기 기판 내에 배치되고, 상기 제1 활성 패턴을 정의하는 소자 분리 패턴을 더 포함하되,
    평면적 관점에서, 상기 콘택 구조체는 상기 소자 분리 패턴과 중첩되는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 상기 제1 방향으로 배열되는 반도체 소자.
  12. 제1항에 있어서,
    기판의 제3 영역 및 제4 영역 상에서 상기 제1 방향으로 연장되는 제2 활성 패턴을 더 포함하되,
    상기 제1 더미 게이트 전극은 상기 제2 활성 패턴을 가로지르고,
    상기 콘택 구조체는 상기 제1 영역과 상기 제3 영역 사이 및 상기 제2 영역과 상기 제4 영역 사이에 제공되는 반도체 소자.
  13. 제1항에 있어서,
    상기 제1 더미 게이트 전극은 상기 제1 활성 패턴의 상면 및 양 측벽들을 감싸는 반도체 소자.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 기판 상의 제1 표준 셀, 제2 표준 셀, 제3 표준 셀 및 제4 표준 셀;
    상기 제1 및 제2 표준 셀들 사이의 경계에 제공되는 제1 더미 게이트 전극;
    상기 제1 및 제3 표준 셀들 사이의 경계 및 상기 제2 및 제4 표준 셀들 사이의 경계에 제공되는 콘택 구조체; 및
    상기 제1 및 제3 표준 셀들 사이의 경계 및 상기 제2 및 제4 표준 셀들 사이의 경계에 제공되는 전원 라인을 포함하되,
    상기 제1 및 제2 표준 셀들은 제1 방향으로 배열되고,
    상기 제3 및 제4 표준 셀들은 상기 제1 방향으로 배열되며,
    상기 제1 및 제3 표준 셀들은 상기 제1 방향과 교차하는 제2 방향으로 배열되고,
    상기 제2 및 제4 표준 셀들은 상기 제2 방향으로 배열되며,
    상기 전원 라인이 상기 콘택 구조체를 통해 상기 제1 더미 게이트 전극에 전압을 인가함으로써, 상기 제1 및 제2 표준 셀들 사이의 경계에 공핍 영역이 형성되는 반도체 소자.
  20. 제19항에 있어서,
    상기 제1 더미 게이트 전극은 상기 제1 및 제2 표준 셀들을 서로 전기적으로 분리시키는 반도체 소자.
  21. 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴은 한 쌍의 소스/드레인 영역들 및 이들 사이의 공핍 영역을 갖고;
    상기 공핍 영역 상에서 상기 활성 패턴을 가로지르는 제2 방향으로 연장되는 더미 게이트 전극, 평면적 관점에서 상기 더미 게이트 전극은 상기 활성 패턴의 상기 공핍 영역과 중첩되며;
    상기 더미 게이트 전극 상에 제공되어 이와 연결되는 콘택 구조체, 상기 콘택 구조체는 상기 제1 방향으로 연장되고;
    상기 콘택 구조체 상의 비아 및 전원 라인을 포함하되,
    상기 비아는 상기 콘택 구조체와 상기 전원 라인 사이에 개재되고,
    상기 비아는 상기 제1 방향으로 연장되는 라인 형태를 가지며,
    상기 전원 라인은 상기 비아를 따라 상기 제1 방향으로 연장되는 라인 형태를 가지고,
    상기 전원 라인은 상기 비아와 상기 콘택 구조체를 통해 상기 더미 게이트 전극에 전기적으로 연결되며,
    평면적 관점에서, 상기 콘택 구조체와 상기 비아는 상기 전원 라인과 중첩되는 반도체 소자.
  22. 제21항에 있어서,
    상기 전원 라인의 장축 방향은 상기 제1 방향인 반도체 소자.
  23. 제21항에 있어서,
    상기 전원 라인의 상기 제2 방향으로의 폭은, 상기 비아의 상기 제2 방향으로의 폭보다 큰 반도체 소자.
  24. 제21항에 있어서,
    상기 전원 라인의 상기 제2 방향으로의 폭은, 상기 콘택 구조체의 상기 제2 방향으로의 폭보다 큰 반도체 소자.
  25. 제21항에 있어서,
    상기 전원 라인과 상기 비아는 서로 일체로 연결되는 반도체 소자.
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