KR20180061562A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 활성 영역을 갖는 기판; 상기 활성 영역의 상면으로부터 수직하게 연장되는 제1 내지 제3 활성 패턴들, 상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 서로 인접하게 배열되고, 상기 제2 활성 패턴은 상기 제1 활성 패턴 및 상기 제3 활성 패턴 사이에 배치되며; 상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극; 및 상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극을 포함한다. 상기 제1 내지 제3 활성 패턴들 각각은 수직적으로 적층된 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 포함하고, 상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고, 상기 제2 및 제3 활성 패턴들 사이의 거리는 제2 거리이며, 상기 제2 거리는 상기 제1 거리보다 크다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 수직형 전계 효과 트랜지스터들을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 집적도가 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 영역을 갖는 기판; 상기 활성 영역의 상면으로부터 수직하게 연장되는 제1 내지 제3 활성 패턴들, 상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 서로 인접하게 배열되고, 상기 제2 활성 패턴은 상기 제1 활성 패턴 및 상기 제3 활성 패턴 사이에 배치되며; 상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극; 및 상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극을 포함할 수 있다. 상기 제1 내지 제3 활성 패턴들 각각은 수직적으로 적층된 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 포함하고, 상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고, 상기 제2 및 제3 활성 패턴들 사이의 거리는 제2 거리이며, 상기 제2 거리는 상기 제1 거리보다 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴, 제2 활성 패턴, 제3 활성 패턴 및 제4 활성 패턴; 상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극; 상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극; 및 상기 제4 활성 패턴의 측벽들을 둘러싸는 제3 게이트 전극을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고, 상기 제3 및 제4 활성 패턴들은 상기 제1 방향으로 서로 인접하며, 각각의 제1 내지 제4 활성 패턴들은, 상기 제1 내지 제3 게이트 전극들 위로 수직하게 돌출된 상부 불순물 영역을 포함하고, 상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고, 상기 제3 및 제4 활성 패턴들 사이의 거리는 제2 거리이며, 상기 제2 거리는 상기 제1 거리보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부에 베이스 영역들을 정의하는 소자 분리막을 형성하는 것; 상기 베이스 영역들을 불순물로 도핑하여, 제1 불순물 영역들을 형성하는 것; 상기 기판의 전면 상에 반도체층을 형성하는 것; 상기 반도체층의 상부를 불순물로 도핑하여, 제2 불순물 영역들을 형성하는 것; 상기 반도체층을 패터닝하여, 상기 베이스 영역들 상에 제1 내지 제3 활성 패턴들을 형성하는 것; 상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극을 형성하는 것; 및 상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고, 상기 제2 및 제3 활성 패턴들 사이의 거리는 제2 거리이며, 상기 제2 거리는 상기 제1 거리보다 클 수 있다.
본 발명에 따른 반도체 소자에 있어서, 일 영역 상에서 서로 인접하는 한 쌍의 활성 패턴들 사이의 거리는 다른 영역 상에서 서로 인접하는 한 쌍의 활성 패턴들 사이의 거리와 다를 수 있다. 활성 패턴들간의 거리를 필요에 따라 적절하게 변화시킴으로써, 활성 패턴들이 배치되는 셀의 면적을 줄일 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 9, 11, 13 및 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10a, 12a, 14a 및 16a는 각각 도 9, 11, 13 및 15의 A-A'선에 대응하는 단면도들이다.
도 10b, 12b, 14b 및 16b는 각각 도 9, 11, 13 및 15의 B-B'선에 대응하는 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 18은 도 17의 A-A'선에 따른 단면도이다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 활성 패턴(AP)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 활성 패턴(AP)은 기판(100)의 상면으로부터 수직하게 돌출된 기둥 형태를 가질 수 있다. 평면적 관점에서, 활성 패턴(AP)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 활성 패턴(AP)의 장축 방향은 제2 방향(D2)과 평행할 수 있다. 활성 패턴(AP)은 순차적으로 적층된 제1 불순물 영역(SD1), 채널 영역(CH) 및 제2 불순물 영역(SD2)을 포함할 수 있다.
제1 불순물 영역(SD1)은 상부(UP) 및 하부(LP)를 포함할 수 있다. 제1 불순물 영역(SD1)의 상부(UP)는 제2 방향(D2)과 교차하는 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제1 불순물 영역(SD1)의 하부(LP)는 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 더 클 수 있다. 일 예로, 제1 불순물 영역(SD1)은 기판(100)의 일부일 수 있다. 즉, 제1 불순물 영역(SD1)은 기판(100)의 상부에 불순물을 도핑함으로써 형성된 것일 수 있다. 일 예로, 제1 불순물 영역(SD1)은 n형 또는 p형의 불순물로 도핑된 기판의 일 영역일수 있다.
채널 영역(CH)은 제1 불순물 영역(SD1)의 상부(UP) 상에 배치될 수 있다. 채널 영역(CH)은 제1 불순물 영역(SD1)의 상부(UP)와 실질적으로 동일한 평면적 형태를 가질 수 있다. 예를 들어, 채널 영역(CH)은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 본 발명의 실시예들에 따르면, 채널 영역(CH)은 제1 불순물 영역(SD1)을 씨드층으로 하여 성장된 반도체 기둥일 수 있다. 채널 영역(CH)의 반도체 물질은 기판(100)의 반도체 물질과 동일하거나 다를 수 있다. 일 예로, 채널 영역(CH)은 비도핑된 실리콘을 포함할 수 있다.
제2 불순물 영역(SD2)이 채널 영역(CH) 상에 제공될 수 있다. 제2 불순물 영역(SD2)은 상기 반도체 기둥(즉, 채널 영역(CH))의 상부를 불순물로 도핑함으로써 형성된 것일 수 있다. 제2 불순물 영역(SD2)은 채널 영역(CH)과 실질적으로 동일한 평면적 형태를 가질 수 있다. 제2 불순물 영역(SD2)의 반도체 물질은 채널 영역(CH)의 반도체 물질과 동일할 수 있다. 일 예로, 제2 불순물 영역(SD2)은 n형 또는 p형의 불순물로 도핑된 실리콘을 포함할 수 있다.
제1 불순물 영역(SD1)의 하부(LP)를 덮는 스페이서막(SL)이 제공될 수 있다. 스페이서막(SL)은 제1 불순물 영역(SD1)의 상부(UP)의 측벽들을 덮을 수 있다. 스페이서막(SL)의 상면의 레벨은 제1 불순물 영역(SD1)의 상부(UP)의 상면의 레벨과 같거나 더 높을 수 있다. 스페이서막(SL)의 상면의 레벨은 채널 영역(CH)의 바닥면의 레벨과 같거나 더 높을 수 있다. 스페이서막(SL)은 절연체일 수 있으며, 일 예로 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
스페이서막(SL) 상에 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 측벽들을 둘러쌀 수 있다. 게이트 전극(GE)은 스페이서막(SL)에 의해 제1 불순물 영역(SD1)과 이격될 수 있다. 제2 불순물 영역(SD2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면의 레벨은 제2 불순물 영역(SD2)의 바닥면의 레벨과 같거나 더 낮을 수 있다. 일 예로, 게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)과 스페이서막(SL) 사이에도 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)의 최상면은 게이트 전극(GE)의 상면과 공면을 이룰 수 있다. 게이트 유전 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막 또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2에 나타난 반도체 소자는 캐리어들이 수직한 방향(즉, 제3 방향(D3))으로 이동하는 수직형 트랜지스터일 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 제1 불순물 영역(SD1, 소스)으로부터 채널 영역(CH)을 통해 제2 불순물 영역(SD2, 드레인)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 반도체 소자는 게이트 전극(GE)이 채널 영역(CH)의 네 측벽들을 완전히 둘러쌀 수 있다. 본 발명의 반도체 소자는 게이트 올 어라운드(gate all around) 트랜지스터일 수 있다. 본 발명은 우수한 전기적 특성을 갖는 반도체 소자를 제공할 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 서로 인접하도록 배열될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 앞서 도 1 및 도 2를 참조하여 설명한 활성 패턴(AP)과 실질적으로 동일한 형태를 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 하나의 제1 불순물 영역(SD1)을 공유할 수 있다. 즉, 제1 불순물 영역(SD1)은 제1 및 제2 활성 패턴들(AP1, AP2)의 공통 소스 또는 공통 드레인일 수 있다. 제1 불순물 영역(SD1)은 하부(LP) 및 상기 하부(LP) 상의 두 개의 상부들(UP)을 포함할 수 있다. 각각의 상부들(UP) 상에 채널 영역(CH) 및 제2 불순물 영역(SD2)을 갖는 반도체 기둥이 제공될 수 있다.
제1 활성 패턴(AP1)의 중심을 가로지르는 제1 가상선(VL1) 및 제2 활성 패턴(AP2)의 중심을 가로지르는 제2 가상선(VL2)이 정의될 수 있다. 제1 가상선(VL1)은 제1 활성 패턴(AP1)의 장축 방향인 제2 방향(D2)과 평행할 수 있고 제2 가상선(VL2)은 제2 활성 패턴(AP2)의 장축 방향인 제2 방향(D2)과 평행할 수 있다. 제1 가상선(VL1)과 제2 가상선(VL2) 사이의 제1 방향(D1)으로의 거리는 제1 및 제2 활성 패턴들(AP1, AP2)간의 피치일 수 있다. 이하, 활성 패턴들(AP) 사이의 거리는 활성 패턴들(AP)간의 피치를 의미할 수 있다. 활성 패턴들(AP) 사이의 거리는 이들의 중심을 가로지르는 가상선들 사이의 거리를 의미할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 거리는 제1 거리(P1)일 수 있다.
제1 불순물 영역(SD1)을 덮는 스페이서막(SL) 상에 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역들(CH)을 둘러쌀 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 불순물 영역들(SD2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다.
도 3 및 도 4에 나타난 반도체 소자는 하나의 수직형 트랜지스터일 수 있다. 앞서 도 1 및 도 2에 나타난 수직형 트랜지스터와 비교하여, 본 실시예에 따른 수직형 트랜지스터는 복수개의 채널 영역들(CH)을 가질 수 있다. 따라서, 캐리어들의 이동도가 향상될 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 6을 참조하면, 기판(100) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 서로 인접하도록 배열될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 앞서 도 1 및 도 2를 참조하여 설명한 활성 패턴(AP)과 실질적으로 동일한 형태를 가질 수 있다.
제1 활성 패턴(AP1)의 제1 불순물 영역(SD1)과 제2 활성 패턴(AP2)의 제1 불순물 영역(SD1) 사이에 소자 분리막(ST)이 제공될 수 있다. 제1 활성 패턴(AP1)의 제1 불순물 영역(SD1)과 제2 활성 패턴(AP2)의 제1 불순물 영역(SD1)은 서로 절연될 수 있다. 소자 분리막(ST)의 상면의 레벨은 제1 불순물 영역(SD1)의 하부(LP)의 상면의 레벨보다 더 높을 수 있다. 소자 분리막(ST)의 바닥면의 레벨은 제1 불순물 영역(SD1)의 바닥면의 레벨보다 더 낮을 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 가상선(VL1)과 제2 가상선(VL2) 사이의 제1 방향(D1)으로의 거리는 제1 및 제2 활성 패턴들(AP1, AP2)간의 피치일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 거리는 제2 거리(P2)일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 제2 거리(P2)는 앞서 도 3 및 도 4를 참조하여 설명한 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 제1 거리(P1)보다 더 클 수 있다.
스페이서막(SL)이 제1 불순물 영역들(SD1) 및 소자 분리막(ST)을 덮을 수 있다. 스페이서막(SL) 상에 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제공될 수 있다. 제1 게이트 전극(GE1)은 제1 활성 패턴(AP1)의 채널 영역(CH)을 둘러쌀 수 있고, 제2 게이트 전극(GE2)은 제2 활성 패턴(AP2)의 채널 영역(CH)을 둘러쌀 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 불순물 영역들(SD2)은 제1 및 제2 게이트 전극들(GE1, GE2) 위로 각각 수직하게 돌출될 수 있다.
본 발명의 실시예들에 따른 반도체 소자에 있어서, 일 영역 상에서 서로 인접하는 한 쌍의 활성 패턴들 사이의 거리는 다른 영역 상에서 서로 인접하는 한 쌍의 활성 패턴들 사이의 거리와 다를 수 있다. 본 실시예의 반도체 소자에 있어서, 제1 및 제2 게이트 전극들(GE1, GE2)을 서로 충분히 이격시키기 위해 제1 및 제2 활성 패턴들(AP1, AP2)간의 제2 거리(P2)는 상대적으로 클 수 있다. 반면 앞서 도 3 및 도 4를 참조하여 설명한 반도체 소자에 있어서, 하나의 게이트 전극(GE)이 제1 및 제2 활성 패턴들(AP1, AP2)을 둘러싸므로, 제1 및 제2 활성 패턴들(AP1, AP2)간의 제1 거리(P1)가 상대적으로 작을 수 있다. 결과적으로, 본 발명에 따른 반도체 소자는 활성 패턴들간의 거리를 필요에 따라 적절하게 변화시킴으로써, 활성 패턴들이 배치되는 셀의 면적을 줄일 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8a 및 도 8b는 각각 도 7의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(100)에 셀 영역(CE)이 제공될 수 있다. 셀 영역(CE)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 셀 영역(CE) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 셀 영역(CE)은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다.
기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각의 상에 복수의 활성 패턴들(AP)이 제공될 수 있다. 각각의 활성 패턴들(AP)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. PMOSFET 영역(PR) 상의 활성 패턴들(AP)은 제2 방향(D2)으로 배열될 수 있다. NMOSFET 영역(NR) 상의 활성 패턴들(AP)은 제2 방향(D2)으로 배열될 수 있다. 각각의 활성 패턴들(AP)은 순차적으로 적층된 제1 불순물 영역(SD1), 채널 영역(CH) 및 제2 불순물 영역(SD2)을 포함할 수 있다. PMOSFET 영역(PR)의 제1 및 제2 불순물 영역들(SD1, SD2)은 p형의 불순물을 포함할 수 있고, NMOSFET 영역(NR)의 제1 및 제2 불순물 영역들(SD1, SD2)은 n형의 불순물을 포함할 수 있다. 일 예로, 활성 패턴들(AP)은 PMOSFET 영역(PR) 상에 배치된 제1 내지 제5 활성 패턴들(AP1-AP5)을 포함할 수 있다.
서로 인접하는 활성 패턴들(AP) 사이에 소자 분리막(ST)이 위치할 수 있다. 예를 들어, 제2 및 제3 활성 패턴들(AP2, AP3) 사이, 제3 및 제4 활성 패턴들(AP3, AP4) 사이, 및 제4 및 제5 활성 패턴들(AP4, AP5) 사이에 소자 분리막(ST)이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 사이에는 소자 분리막(ST)이 존재하지 않을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 사이의 거리는 제1 거리(P1)일 수 있고, 제2 및 제3 활성 패턴들(AP2, AP3) 사이의 거리는 제2 거리(P2)일 수 있고, 제3 및 제4 활성 패턴들(AP3, AP4) 사이의 거리는 제2 거리(P2)일 수 있고, 제4 및 제5 활성 패턴들(AP4, AP5) 사이의 거리는 제3 거리(P3)일 수 있다. 제1 거리(P1), 제2 거리(P2) 및 제3 거리(P3)는 서로 다를 수 있다. 일 예로, 제2 거리(P2)는 제1 거리(P1)보다 클 수 있다. 제3 거리(P3)는 제2 거리(P2)보다 클 수 있다.
각각의 제1 불순물 영역들(SD1)은, 그의 상부에 형성된 리세스(RS)를 포함할 수 있다. 리세스(RS)는 제1 불순물 영역(SD1)의 상부(UP) 및 하부(LP)를 정의할 수 있다. 제1 불순물 영역들(SD1)의 리세스들(RS)을 채우는 스페이서막(SL)이 제공될 수 있다. 스페이서막(SL)은 소자 분리막(ST)의 상면을 덮을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 제1 불순물 영역(SD1)은 제1 방향(D1)으로 연장되는 부분을 가질 수 있다. 제4 활성 패턴(AP4)의 제1 불순물 영역(SD1)은 제1 방향(D1)으로 연장되는 부분을 가질 수 있다. 제1 불순물 영역(SD1)의 제1 방향(D1)으로 연장되는 부분에 후술할 제2 활성 콘택(AC2)이 접속될 수 있다.
스페이서막(SL) 상에, 활성 패턴들(AP)의 채널 영역들(CH)을 감싸는 게이트 전극들(GE)이 제공될 수 있다. 하나의 게이트 전극(GE)이 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역들(CH)을 감쌀 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 및 이를 감싸는 게이트 전극(GE)은 앞서 도 3 및 도 4를 참조하여 설명한 반도체 소자와 유사할 수 있다. 각각의 게이트 전극들(GE)이 각각의 제3 내지 제5 활성 패턴들(AP3, AP4, AP5)을 덮을 수 있다. 게이트 전극들(GE) 및 제3 내지 제5 활성 패턴들(AP3, AP4, AP5)은 앞서 도 5 및 도6을 참조하여 설명한 반도체 소자와 유사할 수 있다.
게이트 전극들(GE) 각각은 제1 방향(D1)으로 연장되는 바 형태 또는 라인 형태를 가질 수 있다. 적어도 하나의 게이트 전극(GE)은 PMOSFET 영역(PR) 상의 활성 패턴(AP)과 NMOSFET 영역(NR) 상의 활성 패턴(AP)을 모두 감쌀 수 있다. 도시되진 않았지만, 적어도 하나의 게이트 전극(GE)은 중간이 잘려져서, PMOSFET 영역(PR) 상의 제1 전극 및 NMOSFET 영역(NR) 상의 제2 전극으로 분할될 수 있다.
게이트 전극들(GE) 및 활성 패턴들(AP)을 덮는 층간 절연막(110)이 제공될 수 있다. 일 예로, 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 활성 패턴들(AP)의 제2 불순물 영역들(SD2) 각각은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 층간 절연막(110)을 관통하여, 수직하게 돌출된 제2 불순물 영역들(SD2)에 접속되는 제1 활성 콘택들(AC1)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 불순물 영역들(SD2)은 하나의 제1 활성 콘택(AC1)에 공통으로 연결될 수 있다. 층간 절연막(110) 및 스페이서막(SL)을 관통하여, 제1 불순물 영역들(SD1)에 접속되는 제2 활성 콘택들(AC2)이 제공될 수 있다. 층간 절연막(110)을 관통하여, 게이트 전극(GE)에 접속되는 게이트 콘택(GC)이 제공될 수 있다.
제1 활성 콘택들(AC1), 제2 활성 콘택들(AC2) 및 게이트 콘택(GC) 각각은 도전 패턴(CP), 및 도전 패턴(CP)을 감싸는 배리어 패턴(BP)을 포함할 수 있다. 배리어 패턴(BP)은 도전 패턴(CP)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BP)은 도전 패턴(CP)의 상면을 덮지 못할 수 있다. 도전 패턴(CP)은 금속 물질, 예를 들어 코발트, 텅스텐 또는 구리를 포함할 수 있다. 배리어 패턴(BP)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
도시되진 않았지만, 층간 절연막(110) 상에 제1 활성 콘택들(AC1), 제2 활성 콘택들(AC2) 및 게이트 콘택(GC)과 전기적으로 연결되는 적어도 하나의 배선층이 제공될 수 있다. 배선층은 전원 전압 및 접지 전압을 인가하기 위한 전원 라인들 및 로직 트랜지스터들의 라우팅을 위한 도전 라인들을 포함할 수 있다.
도 9, 11, 13 및 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 10a, 12a, 14a 및 16a는 각각 도 9, 11, 13 및 15의 A-A'선에 대응하는 단면도들이고, 도 10b, 12b, 14b 및 16b는 각각 도 9, 11, 13 및 15의 B-B'선에 대응하는 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 셀 영역(CE)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100)의 상부를 패터닝하여, 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 기판(100)의 상부의 베이스 영역들(BR)을 정의할 수 있다. 베이스 영역들(BR)은 기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 위치할 수 있다.
트렌치들(TR)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100) 상에 트렌치들(TR)을 채우는 절연막을 형성하는 것, 및 베이스 영역들(BR)의 상면들이 노출될 때까지 절연막을 평탄화하는 것을 포함할 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
베이스 영역들(BR) 상에 불순물을 도핑하여, 베이스 영역들(BR)의 상부들에 제1 불순물 영역들(SD1)이 형성될 수 있다. PMOSFET 영역(PR)의 베이스 영역들(BR)에는 p형의 불순물이 선택적으로 도핑될 수 있고, NMOSFET 영역(NR)의 베이스 영역들(BR)에는 n형의 불순물이 선택적으로 도핑될 수 있다. 제1 불순물 영역들(SD1)의 바닥면들의 레벨은 소자 분리막(ST)의 바닥면의 레벨보다 높게 형성될 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 기판(100)의 전면 상에 에피택시얼 성장 공정을 수행하여, 반도체층(EL)이 형성될 수 있다. 에피택시얼 성장 공정은 기판(100)과 같거나 다른 반도체 원소를 이용하여 수행될 수 있다. 예를 들어, 에피택시얼 성장 공정은 실리콘을 이용해 수행될 수 있고, 반도체층(EL)은 실리콘층일 수 있다.
반도체층(EL)은 제1 불순물 영역들(SD1) 상의 결정 영역들(CR) 및 소자 분리막(ST) 상의 비정질 영역(AR)을 포함할 수 있다. 반도체층(EL)의 결정 영역들(CR)은 제1 불순물 영역들(SD1)을 씨드층으로 하여 성장되었기 때문에, 제1 불순물 영역들(SD1)과 동일한 결정 구조를 가질 수 있다. 반도체층(EL)의 비정질 영역(AR)은 소자 분리막(ST)을 씨드층으로 하여 성장되었기 때문에, 비정질일 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 반도체층(EL)의 결정 영역들(CR) 상에 불순물을 도핑하여, 결정 영역들(CR) 상부들에 제2 불순물 영역들(SD2)이 형성될 수 있다. PMOSFET 영역(PR)의 결정 영역들(CR)에는 p형의 불순물이 선택적으로 도핑될 수 있고, NMOSFET 영역(NR)의 결정 영역들(CR)에는 n형의 불순물이 선택적으로 도핑될 수 있다.
반도체층(EL)을 패터닝하여, 활성 패턴들(AP)이 형성될 수 있다. 활성 패턴들(AP)을 형성하는 것은, 반도체층(EL) 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 반도체층(EL)을 식각하는 것을 포함할 수 있다. 마스크 패턴들(MP)은 SIT(Sidewall Image Transfer) 공정을 이용하여 형성될 수 있다. 예를 들어, 반도체층(EL) 상에 희생 패턴들을 형성하고, 상기 희생 패턴들 각각의 양 측벽들에 스페이서들을 형성할 수 있다. 상기 희생 패턴들이 제거되고, 잔류하는 스페이서들이 마스크 패턴들(MP)로 사용될 수 있다.
반도체층(EL)의 식각 공정 동안, 노출된 제1 불순물 영역들(SD1)의 일부가 식각되어, 리세스들(RS)이 형성될 수 있다. 노출된 제1 불순물 영역들(SD1)의 상면들은 소자 분리막(ST)의 상면보다 더 낮아질 수 있다.
각각의 활성 패턴들(AP)은 기판(100)의 상면으로부터 수직하게 돌출된 반도체 기둥의 형태를 갖도록 형성될 수 있다. 각각의 활성 패턴들(AP)은, 그의 하부에 제1 불순물 영역(SD1) 및 그의 상부에 제2 불순물 영역(SD2)을 갖도록 형성될 수 있다. 각각의 활성 패턴들(AP) 내에서, 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2) 사이에 개재된 비도핑된 영역은 채널 영역(CH)으로 정의될 수 있다.
일 예로, 활성 패턴들(AP)은 PMOSFET 영역(PR) 상에 배치된 제1 내지 제5 활성 패턴들(AP1-AP5)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 그들 사이의 거리가 제1 거리(P1)를 갖도록 형성될 수 있고, 제2 및 제3 활성 패턴들(AP2, AP3)은 그들 사이의 거리가 제2 거리(P2)를 갖도록 형성될 수 있고, 제3 및 제4 활성 패턴들(AP3, AP4)은 그들 사이의 거리가 제2 거리(P2)를 갖도록 형성될 수 있고, 제4 및 제5 활성 패턴들(AP4, AP5)은 그들 사이의 거리가 제3 거리(P3)를 갖도록 형성될 수 있다. 제1 거리(P1), 제2 거리(P2) 및 제3 거리(P3)는 서로 다를 수 있다. 일 예로, 제2 거리(P2)는 제1 거리(P1)보다 클 수 있다. 제3 거리(P3)는 제2 거리(P2)보다 클 수 있다. 인접하는 활성 패턴들(AP)간의 거리는 마스크 패턴들(MP)간의 간격을 조절하여 결정할 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 기판(100)의 전면 상에 게이트 유전막(IL) 및 게이트 전극막(GL)이 순차적으로 형성될 수 있다. 게이트 유전막(IL)은 콘포말하게 형성되어, 스페이서막(SL)의 상면 및 활성 패턴들(AP)의 측벽들을 덮을 수 있다. 게이트 전극막(GL)은 활성 패턴들(AP) 사이의 공간들을 채울 수 있다. 일 예로, 게이트 유전막(IL)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)을 이용하여 형성될 수 있다. 게이트 유전막(IL)은 실리콘 산화막, 실리콘 산화질화막 또는 고유전율 물질을 포함할 수 있다. 게이트 전극막(GL)은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
도 7, 도 8a 및 도 8b를 다시 참조하면, 활성 패턴들(AP)의 제2 불순물 영역들(SD2)이 완전히 노출될 때까지 게이트 유전막(IL) 및 게이트 전극막(GL)을 리세스할 수 있다. 게이트 유전막(IL) 및 게이트 전극막(GL)을 리세스하는 동안 또는 리세스 한 후에 마스크 패턴들(MP)이 제거될 수 있다. 리세스된 게이트 유전막(IL) 및 리세스된 게이트 전극막(GL)을 패터닝하여, 게이트 유전 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다.
활성 패턴들(AP) 및 게이트 전극들(GE)을 덮는 층간 절연막(110)이 형성될 수 있다. 일 예로, 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 층간 절연막(110)을 관통하여, 제2 불순물 영역들(SD2)에 접속되는 제1 활성 콘택들(AC1)이 형성될 수 있다. 층간 절연막(110) 및 스페이서막(SL)을 관통하여, 제1 불순물 영역들(SD1)에 접속되는 제2 활성 콘택들(AC2)이 형성될 수 있다. 층간 절연막(110)을 관통하여, 게이트 전극(GE)에 접속되는 게이트 콘택(GC)이 형성될 수 있다.
제1 활성 콘택들(AC1), 제2 활성 콘택들(AC2) 및 게이트 콘택(GC)은 다마신 공정을 이용하여 형성될 수 있다. 제1 활성 콘택들(AC1), 제2 활성 콘택들(AC2) 및 게이트 콘택(GC)을 형성하는 것은, 층간 절연막(110)을 관통하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 배리어 패턴(BP) 및 도전 패턴(CP)을 형성하는 것을 포함할 수 있다.
도시되진 않았지만, 층간 절연막(110) 상에 제1 활성 콘택들(AC1), 제2 활성 콘택들(AC2) 및 게이트 콘택(GC)과 전기적으로 연결되는 적어도 하나의 배선층이 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 18은 도 17의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 7, 도 8a 및 도 8b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17 및 도 18을 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 더미 패턴들(DP)이 제공될 수 있다. 일 예로, PMOSFET 영역(PR)의 더미 패턴(DP)은 제4 및 제5 활성 패턴들(AP4, AP5) 사이에 배치될 수 있다. 제4 및 제5 활성 패턴들(AP4, AP5)은 하나의 제1 불순물 영역(SD1)을 공유할 수 있다. 제4 및 제5 활성 패턴들(AP4, AP5) 사이의 제1 불순물 영역(SD1) 상에 더미 패턴(DP)이 수직하게 돌출될 수 있다. 더미 패턴(DP)의 상면의 레벨은 활성 패턴들(AP)의 상면들의 레벨보다 낮을 수 있다. 더미 패턴(DP)의 상면의 레벨은 게이트 전극(GE)의 상면의 레벨보다 낮을 수 있다. 더미 패턴(DP)의 상면은 뾰족한 형태 또는 굴곡진 형태를 가질 수 있다. 게이트 전극(GE)은 더미 패턴(DP)을 감싸지 않을 수 있다.
제4 활성 패턴(AP4) 및 더미 패턴(DP) 사이의 거리는 제4 거리(P4)일 수 있다. 더미 패턴(DP) 및 제5 활성 패턴(AP5) 사이의 거리는 제5 거리(P5)일 수 있다. 제4 거리(P4)와 제5 거리(P5)의 합은 제3 거리(P3)일 수 있다. 제4 거리(P4)는 제2 거리(P2)보다 작을 수 있고, 제5 거리(P5)는 제2 거리(P2)보다 작을 수 있다. 제4 거리(P4)와 제5 거리(P5)는 서로 동일하거나 다를 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역의 상면으로부터 수직하게 연장되는 제1 내지 제3 활성 패턴들, 상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 서로 인접하게 배열되고, 상기 제2 활성 패턴은 상기 제1 활성 패턴 및 상기 제3 활성 패턴 사이에 배치되며;
    상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극; 및
    상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극을 포함하되,
    상기 제1 내지 제3 활성 패턴들 각각은 수직적으로 적층된 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 포함하고,
    상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고,
    상기 제2 및 제3 활성 패턴들 사이의 거리는 제2 거리이며,
    상기 제2 거리는 상기 제1 거리보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들은 하나의 상기 제1 불순물 영역을 공유하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극들 및 상기 제1 불순물 영역들 사이에 개재된 스페이서막을 더 포함하되,
    상기 제1 불순물 영역들 각각은 그의 상부에 리세스를 갖고,
    상기 스페이서막은 상기 리세스를 채우는 반도체 소자.
  4. 제3항에 있어서,
    각각의 상기 제1 및 제2 게이트 전극들 및 각각의 상기 제1 내지 제3 활성 패턴들 사이에 개재된 게이트 유전 패턴을 더 포함하되,
    상기 게이트 유전 패턴은 상기 스페이서막의 상면과 접하는 반도체 소자.
  5. 제3항에 있어서,
    평면적 관점에서, 적어도 하나의 제1 불순물 영역은 상기 제1 게이트 전극을 넘어 일 방향으로 연장되는 부분을 갖고,
    상기 반도체 소자는, 상기 스페이서막을 관통하여, 상기 적어도 하나의 제1 불순물 영역의 상기 부분에 접속되는 활성 콘택을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 내지 제3 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 바 형태를 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판의 상부에 제공된 소자 분리막을 더 포함하되,
    상기 소자 분리막은 상기 제2 활성 패턴과 상기 제3 활성 패턴 사이에 배치되고,
    상기 소자 분리막의 바닥면의 레벨은 상기 제1 불순물 영역들의 바닥면들의 레벨보다 더 낮은 반도체 소자.
  8. 제7항에 있어서,
    상기 채널 영역은 상기 제1 불순물 영역의 상부 상에 배치되고,
    상기 소자 분리막의 상면의 레벨은 상기 제1 불순물 영역의 하부의 상면의 레벨보다 높은 반도체 소자.
  9. 제1항에 있어서,
    상기 제3 활성 패턴과 상기 제1 방향으로 인접하게 배치되는 제4 활성 패턴을 더 포함하되,
    상기 제3 및 제4 활성 패턴들 사이의 거리는 제3 거리이며,
    상기 제3 거리는 상기 제2 거리보다 큰 반도체 소자.
  10. 제9항에 있어서,
    상기 제3 및 제4 활성 패턴들 사이에 배치된 더미 패턴을 더 포함하되,
    상기 더미 패턴의 상면의 레벨은 상기 제1 내지 제4 활성 패턴들의 상면들의 레벨보다 더 낮고,
    상기 제3 활성 패턴 및 상기 더미 패턴 사이의 거리는 제4 거리이며,
    상기 제4 활성 패턴 및 상기 더미 패턴 사이의 거리는 제5 거리이고,
    상기 제2 거리는 상기 제4 거리보다 크고,
    상기 제2 거리는 상기 제5 거리보다 큰 반도체 소자.
  11. 기판 상의 제1 활성 패턴, 제2 활성 패턴, 제3 활성 패턴 및 제4 활성 패턴;
    상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극;
    상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극; 및
    상기 제4 활성 패턴의 측벽들을 둘러싸는 제3 게이트 전극을 포함하되,
    상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고,
    상기 제3 및 제4 활성 패턴들은 상기 제1 방향으로 서로 인접하며,
    각각의 제1 내지 제4 활성 패턴들은, 상기 제1 내지 제3 게이트 전극들 위로 수직하게 돌출된 상부 불순물 영역을 포함하고,
    상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고,
    상기 제3 및 제4 활성 패턴들 사이의 거리는 제2 거리이며,
    상기 제2 거리는 상기 제1 거리보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 및 제2 활성 패턴들은 하나의 하부 불순물 영역을 공유하는 반도체 소자.
  13. 제11항에 있어서,
    상기 제3 활성 패턴의 하부 불순물 영역과 상기 제4 활성 패턴의 하부 불순물 영역 사이에 개재된 소자 분리막을 더 포함하는 반도체 소자.
  14. 제11항에 있어서,
    제1 내지 제4 활성 패턴들의 하부 불순물 영역들을 덮는 스페이서막을 더 포함하되,
    상기 스페이서막은 제1 내지 제4 활성 패턴들의 채널 영역들을 노출하고,
    상기 제1 내지 제3 게이트 전극들은 상기 스페이서막 상에 제공되어, 상기 채널 영역들을 감싸는 반도체 소자.
  15. 제11항에 있어서,
    상기 제3 및 제4 활성 패턴들 사이에 배치된 더미 패턴을 더 포함하되,
    상기 더미 패턴의 상면의 레벨은 상기 제1 내지 제4 활성 패턴들의 상면들의 레벨보다 더 낮고,
    상기 제3 활성 패턴 및 상기 더미 패턴 사이의 거리는 제3 거리이며,
    상기 제4 활성 패턴 및 상기 더미 패턴 사이의 거리는 제4 거리이고,
    상기 제2 거리는 상기 제3 거리보다 크고,
    상기 제2 거리는 상기 제4 거리보다 큰 반도체 소자.
  16. 기판의 상부에 베이스 영역들을 정의하는 소자 분리막을 형성하는 것;
    상기 베이스 영역들을 불순물로 도핑하여, 제1 불순물 영역들을 형성하는 것;
    상기 기판의 전면 상에 반도체층을 형성하는 것;
    상기 반도체층의 상부를 불순물로 도핑하여, 제2 불순물 영역들을 형성하는 것;
    상기 반도체층을 패터닝하여, 상기 베이스 영역들 상에 제1 내지 제3 활성 패턴들을 형성하는 것;
    상기 제1 및 제2 활성 패턴들의 측벽들을 둘러싸는 제1 게이트 전극을 형성하는 것; 및
    상기 제3 활성 패턴의 측벽들을 둘러싸는 제2 게이트 전극을 형성하는 것을 포함하되,
    상기 제1 및 제2 활성 패턴들 사이의 거리는 제1 거리이고,
    상기 제2 및 제3 활성 패턴들 사이의 거리는 제2 거리이며,
    상기 제2 거리는 상기 제1 거리보다 큰 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 내지 제3 활성 패턴들은 제1 방향을 따라 서로 인접하게 배열되고,
    상기 제2 활성 패턴은 상기 제1 활성 패턴 및 상기 제3 활성 패턴 사이에 배치되는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 내지 제3 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 바 형태를 갖도록 형성되는 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 반도체층은 상기 제1 불순물 영역들 상의 결정 영역들 및 상기 소자 분리막 상의 비정질 영역을 포함하고,
    상기 반도체층을 패터닝하는 것은, 상기 비정질 영역을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 및 제2 활성 패턴들은 상기 베이스 영역들 중 제1 베이스 영역 상에 형성되고,
    상기 제3 활성 패턴은 상기 베이스 영역들 중 제2 베이스 영역 상에 형성되는 반도체 소자의 제조 방법.
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