KR101681396B1 - 고전압 트랜지스터와 그 제조방법, 고전압 트랜지스터를 포함하는 시스템 온 칩 및 고전압 트랜지스터를 포함하는 이동 컴퓨팅 장치 - Google Patents

고전압 트랜지스터와 그 제조방법, 고전압 트랜지스터를 포함하는 시스템 온 칩 및 고전압 트랜지스터를 포함하는 이동 컴퓨팅 장치 Download PDF

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로버트 차우
벤자민 추-쿵
길버트 듀이
잭 카발리에로스
매튜 브이. 메츠
닐로이 무커지
라비 필라리세티
마르코 라도사블예비치
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Abstract

트랜지스터들은 고전압 및 고주파수 동작에 적절하다. 나노와이어는 기판 상에 수직으로 또는 수평으로 배치된다. 나노와이어의 세로 길이는 제1 반도체 재료의 채널 영역, 채널 영역의 제1 단과 전기적으로 결합된 소스 영역, 채널 영역의 제2 단과 전기적으로 결합된 드레인 영역, 및 채널 영역과 드레인 영역 사이에 배치된 외인성 드레인 영역으로 정의된다. 외인성 드레인 영역은 제1 반도체보다 더 넓은 밴드갭을 갖는다. 게이트 도체 및 게이트 절연체를 포함하는 게이트 스택은 채널 영역을 동축으로 완전히 둘러싸고, 드레인 및 소스 컨택트들은 유사하게 드레인 및 소스 영역들을 동축으로 완전히 둘러싼다.

Description

고전압 트랜지스터와 그 제조방법, 고전압 트랜지스터를 포함하는 시스템 온 칩 및 고전압 트랜지스터를 포함하는 이동 컴퓨팅 장치{A HIGH VOLTAGE TRANSISTOR AND A METHOD OF FORMING THE SAME, AND A SYSTEM ON CHIP COMPRISING A HIGH VOLTAGE TRANSISTOR AND A MOBILE COMPUTING DEVICE COMPRISING THE SAME}
본 발명의 실시예들은 일반적으로 마이크로전자 장치들 및 제조에 관한 것으로, 특히 고전압 FET들(field effect transistors)에 관한 것이다.
SOC(Systems on a chip)는 지난 수십 년 동안 다수의 능력들로 구현되었다. SOC 해결법들은 보드 레벨 구성요소 집적에 의해 일치될 수 없는 스케일링의 장점을 제공한다. 아날로그 및 디지털 회로들은 혼합 신호 능력들을 제공하는 SOC의 형태를 제공하기 위해 동일한 기판 상에 오랫 동안 집적되었지만, 스마트폰들 및 태블릿들과 같은 이동 컴퓨팅 플랫폼들에 대한 SOC 해결법들은 이러한 장치들이 전형적으로 고전압, 고전력, 및 고주파수 중 하나 이상으로 동작하는 구성요소들을 포함하기 때문에 달성하기 어렵다. 그와 같이, 종래의 이동 컴퓨팅 플랫폼들은 전형적으로 GHz 반송 주파수들에서 충분한 전력 증폭을 발생시키는 GaAs HBT들(heterojunction bipolar transistors)과 같은 III-V 족 화합물 반도체들 및 전압 변환 및 전력 분배(스텝 업 및/또는 스텝 다운 전압 변환 등을 포함하는 배터리 전압 조절)를 관리하는 LDMOS(laterally diffused silicon MOS) 기술을 이용한다. 그 다음, CMOS 기술을 구현하는 종래의 실리콘 전계 효과 트랜지스터들은 이동 컴퓨팅 플랫폼 내의 로직 및 제어 기능들에 이용되는 제3 장치 기술을 수반한다.
이동 컴퓨팅 플랫폼에 이용되는 복수의 트랜지스터 기술들은 장치의 확장성을 전체적으로 제한하고 따라서 더 큰 기능성, 더 높은 레벨들의 집적, 더 낮은 비용들, 더 작은 폼 팩터들 등에 대한 장벽이다. 따라서, 이러한 3개의 장치 기술 중 2개 이상에서 통합하는 이동 컴퓨팅 공간에 대한 SOC 해결법은 매력적이지만, SOC 해결법에 대한 하나의 장벽은 낮은 특정 온 저항(Specific On Resistance)(Ron), 및 충분히 높은 BV(breakdown voltage)(즉, 가장 큰 드레인-소스 전압(VDS), 트랜지스터는 드레인-게이트 영역에서 애벌란시 및/또는 밴드-밴드 터널링을 통해 항복의 도래 전에 유지될 수 있음) 둘 다를 갖는 트랜지스터 기술의 결핍이다.
고전압 평면 FET들 내의 균형들은 일반적으로 Ron 대 BV를 나타내는 도 1a에 도시될 수 있다. 발리가의 제한은 평면 FET가 제조되는 평면을 형성하는 다양한 재료들에 대해 제시된다. 도 1a로부터 알 수 있는 바와 같이, Ron을 개선하기 위해 높은 이동도 재료를 선택하는 것은 전형적으로 InAs와 같은 가장 높은 캐리어 이동도 재료들이 낮은 고유 항복 필드를 갖기 때문에 감소된 BV를 야기한다. 고유 항복 필드는 반도체의 밴드갭의 기능이어서, 0.36eV만의 에너지 갭을 갖는 InAs(~25,000 cm2/V-s)와 같은 높은 이동도 재료는 0.04 MV/cm만의 고유 항복 필드를 갖는다. GaN(Eg=3.18eV)과 같은 높은 밴드갭 반도체는 3.3 MV/cm의 높은 고유 항복 필드를 갖는 한편, 대략 2000 cm2/V-s 이하의 더 낮은 이동도를 갖는다. 주어진 밴드갭에 대해, 트랜지스터의 항복 전압은 저농도 도핑 드레인-게이트 영역(Lgd)을 갖는 전형적인 평면 고전압 FET(예를 들어, LDMOS 장치)를 예시하는 도 1b의 단면도에 도시된 바와 같이, 게이트-드레인 분리(Lgd)의 함수이다.
도 1b를 더 참조하면, Ron 제한은 주어진 BV에서 트랜지스터가 달성할 수 있는 가장 낮은 온 상태 저항이고 Ron이 더 낮을수록, 전력 손실이 감소되기 때문에 트랜지스터가 더 유리해지며, 더 큰 구동 전류가 제공될 수 있고, Fmax(즉, 단위 전력 이득 주파수, 또는 최대 발진)가 더 높아진다. Ron은 도 1b에 예시된 바와 같이, 소스 및 드레인 접촉 저항들(Rcc), 채널 저항(Rch), 및 드레인-게이트 드리프트 저항(Rdrift)을 포함한다. Rdrift는 큰 전압들, 더 낮은 전압들(예를 들어, <100V)에서 현저하지만, Rcc 및 Rch는 Rdrift와 더 비교가능해진다. 따라서, 주어진 채널 길이에 대한 감소된 Rch를 갖는 장치는 바람직한 항복 특성들이 유지되는 한 주어진 재료에 대한 발리가(Baliga)의 제한에 더 가까워질 수 있다. 따라서, 그러한 장치는 많은 회로 응용들, 특히 RF 집적 회로(RFIC) 및/또는 전력 관리 집적 회로(PMIC)를 이동 컴퓨팅 플랫폼 내의 로직 및 제어 기능들과 집적하는 SOC 해결법에 크게 유리할 것이다.
본 발명의 실시예들은 제한이 아닌 예로서 예시되고, 도면들과 관련하여 고려될 때 이하의 상세한 설명을 참조하여 더 완전히 이해될 수 있다.
도 1a는 다양한 반도체 재료들에 대한 BV 대 특정 온 저항의 그래프이다.
도 1b는 저농도 도핑 드레인-게이트 영역을 갖는 전형적인 평면 고전압 FET의 단면도이다.
도 2a는 일 실시예에 따른 비평면 고전압 트랜지스터의 등축도이다.
도 2b는 일 실시예에 따른 비평면 고전압 트랜지스터의 등축도이다.
도 3은 일 실시예에 따른 비평면 고전압 트랜지스터를 제조하는 방법을 예시하는 흐름도이다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 도 3에 예시된 방법의 일 실시예에 따라 제조된 비평면 고전압 트랜지스터의 등축도들이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 도 3에 예시된 방법의 일 실시예에 따라 제조된 비평면 고전압 트랜지스터의 등축도들이다.
도 6은 본 발명의 일 실시예에 따른 이동 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다.
이하의 설명에서, 다수의 상세들이 진술되지만, 본 발명은 이러한 특정 상세들 없이 실시될 수 있다는 점이 당업자에게 분명할 것이다. 일부 경우들에서, 공지된 방법들 및 장치들은 본 발명의 모호함을 회피하기 위해 상세하게 보다는 오히려 블록도 형태로 도시된다. 본 명세서 도처에서 "일 실시예"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 다양한 곳에서 구 "일 실시예에서"의 출현들은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들이 상호 배타적이지 않은 곳에서 제2 실시예와 결합될 수 있다.
"결합된" 및 "연결된"의 용어들은 그들의 파생어들과 함께, 구성요소들 사이의 구조적 관계들을 설명하기 위해 본 명세서에 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어들로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 표시하기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접 또는 간접적으로(그들 사이의 다른 개재 요소들과) 물리적으로 또는 전기적으로 접촉하는 것을 표시하고, 및/또는 2개 이상의 요소들이 (예를 들어, 인과 관계에서와 같이) 서로 협력하거나 상호작용하는 것을 표시하기 위해 사용될 수 있다.
본 명세서에 사용되는 바와 같은 "위에", "아래에", "사이에", 및 "상에"의 용어들은 다른 층들에 대한 하나의 재료 층의 상대 위치를 언급한다. 그와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 더욱이, 2개의 층들 사이에 배치된 하나의 층은 2개의 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 층 "상의" 제1 층은 제2 층과 직접 접촉한다.
채널 영역에 높은 이동도를 갖는 제1 반도체 재료를 이용하는 한편, 장치 채널과 드레인 컨택트 사이의 외인성 드레인 영역에 더 높은 밴드갭을 갖는 제2 반도체 재료의 추가 통합을 통해 높은 BV를 제공함으로써, 채널 저항(Rch)을 감소시키는 반도체 장치들 및 제조 기술들의 실시예들이 본 명세서에 설명된다. 예시적 실시예들에서, 게이트 구조들은 본 명세서에 나노와이어로 지칭되는 것을 형성하기 위해 채널 영역의 모든 측면들을 둘러싼다(wrap around). 수평 및 수직 나노와이어 구조들 둘 다는 비평면 실시예들의 맥락에서 본 발명의 넓은 적용을 간결하게 증명하기 위해 대체 실시예들로 예시된다. 그러나, 평면 장치들은 설명된 이득들의 적어도 일부를 Rch 및 BV에서 달성하기 위해 제1 및 제2 반도체 재료들을 유사하게 이용할 수 있다는 점이 더 주목된다. 따라서, 나노와이어 장치들의 맥락에서 본 명세서에 설명되는 기술들 중 하나 이상에 대한 평면 구현들은 숙련공에 의해 쉽게 달성될 수 있다는 점이 이해되어야 한다.
도 2a는 일 실시예에 따른 비평면 고전압 트랜지스터(200)의 등축도이다. 일반적으로, 고전압 트랜지스터(200)는 MOSFET(metal oxide semiconductor field effect transistor), 또는 HEMT(high electron mobility transistor)와 같지만, 이들에 제한되지 않는 임의의 소수 또는 다수 캐리어 게이트 전압 제어 장치일 수 있다. 따라서, 도 2a에 예시된 예시적 실시예가 HEMT이지만, 본 기술에 알려진 고전압 트랜지스터(200)에 대한 수정들은 관련 성질을 예시적 HEMT 실시예와 공유하는 MOSFET를 구현하기 위해 수행될 수 있다. 유사하게, 다른 공지된 게이트 전압 제어 장치들은 본 발명의 범위를 벗어나는 것 없이 구현될 수도 있다.
고전압 트랜지스터(200)는 기판 층(205)의 상단 표면과 평행한 평면 상에 있지만 측면 배향 나노와이어(210A)를 형성하기 위해 본체를 형성하는 결정 반도체와 다른 개재 재료 또는 기판 층(205)을 형성하는 재료에 의해 상단 기판 표면으로부터 물리적으로 분리되는 적어도 하나의 비평면 결정 반도체 본체를 포함한다. 본 명세서에 설명되는 실시예들에 대해, 나노와이어의 횡단면 외형은 원통형 및 평행육면체 반도체 본체들을 형성하기 위해 나노와이어(210A)의 두께(즉, z 차원으로의)가 나노와이어(210A)의 폭(즉, y 차원으로의)과 대략 같을 수 있거나 나노와이어(210A)의 두께 및 폭이 서로 상당히 다를 수 있도록(즉, 리본 등과 물리적으로 유사하도록) 원형으로부터 직사각형으로 상당히 변화될 수 있다. 예시적 실시예들에 대해, 나노와이어(210A)의 가장 좁은 폭은 5와 50 나노미터(nm) 사이이다.
도 2a에 더 예시된 바와 같이, 고전압 트랜지스터(200)의 세로 길이(L)는 소스 영역(220A), 드레인 영역(230A), 그들 사이에 배치된 외인성 드레인 영역(235A), 및 채널 영역(245A) 사이에서 분할된다. 세로 길이(L)를 따라, 다른 밴드갭의 복수의 반도체 재료들이 낮은 Ron 및 높은 BV를 달성하기 위해 채널 영역(245A) 및 외인성 드레인 영역(235A) 내에 이용된다. 채널 및 외인성 드레인 영역들(245A, 235A)을 위해 선택된 반도체 재료들이 구현에 따라 변화될 수 있지만, 외인성 드레인 영역(235A)은 채널 영역(245A)의 것보다 더 높은 밴드갭의 반도체 재료를 포함하는 것이다. 본 명세서에 더 설명된 바와 같이, 어떤 실시예들에서, 나노와이어 아키텍처 및 제조 기술들은 외인성 드레인 영역(235A)이 필드 유도 항복 메커니즘들에 더 큰 저항을 갖도록 채널 영역(245A)에 이용되는 제1 반도체 재료의 밴드갭을 선택적으로 증가시키기 위해 채널 영역(245A) 내에 희생되는 반도체를 통합하도록 강화된다. 다른 실시예들에서, 나노와이어 아키텍처 및 제조 기술들은 적어도 채널 영역(245A)에 이용되는 제1 반도체 재료를 외인성 드레인 영역(235A) 내의 더 높은 밴드갭의 재성장 재료로 선택적으로 대체하도록 강화된다. 또 다른 실시예들에서, 나노와이어 아키텍처 및 제조 기술들은 공통 결정 구조 및 배향(즉, 단결정)을 모두 갖는 개별 반도체 재료들로부터 채널 영역, 외인성 드레인 영역, 및 심지어 소스 영역 각각을 형성하도록 강화된다.
고전압 트랜지스터(200)는 기판 층(205) 상에 배치된다. 일 실시예에서, 기판 층(205)은 절연 또는 반절연이고/이거나 그 위에 배치된 절연 또는 반절연 층을 가지며, 그것 위에 나노와이어(210A)가 배치된다. 하나의 그러한 실시예에서, 기판 층(205)은 지지 기판 상에 성장되거나(도 1a에 도시됨) 도너 기판(도시되지 않은 지지 및 도너 기판들)에 전사되는 반도체의 상단 층이다. 특정 실시예에서, 기판 층(205)은 반도체 층이 에피택셜 성장되는 실리콘 지지 기판을 포함하지만, 지지 기판은 대체 재료들일 수도 있으며, 대체 재료들은 게르마늄, 안티몬화 인듐, 텔루르화 납, 비소화 인듐, 인화 인듐, 비소화 갈륨, 또는 안티몬화 갈륨, 탄소(SiC), 및 사파이어를 포함하지만, 이들에 제한되지 않는 실리콘과 결합될 수 있거나 결합되지 않을 수 있다. 다른 실시예에서, 트랜지스터(200)가 배치되는 기판 층(205)은 유전체 층이어서, 기판 층(205)은 예를 들어 기판 층(205)에 나노와이어(210A)가 형성되는 반도체의 하나 이상의 층들을 전사함으로써 형성될 수 있는 BoX(buried oxide)이다.
채널 영역(245A) 내에서, 나노와이어(210A)는 다결정 재료보다 훨씬 더 큰 장범위 규칙(much greater long range order)을 갖는다. 예시적 실시예에서, 채널 영역(245A)은 실질적으로 단결정이지만 저레벨의 결정 결함들은 불완전한 에피택셜 성장 공정의 아티택트들로 존재할 수 있다. 채널 영역(245A) 내에서, 나노와이어(210A)는 원소 반도체 또는 화합물 반도체를 형성하는 하나 이상의 반도전성 원소들일 수 있다. 일반적으로, 채널 영역(245A) 내의 반도체 재료는 비교적 높은 캐리어 이동도를 갖는다. 실시예들에서, 채널 영역(245A)은 최소 불순물 산란에 대한 실질적으로 언도핑된 반도체(즉, 초소화된 불순물 농도)인 것이다. 제1 예시적 HEMT 실시예에서, 채널 영역(245A)은 질화 인듐(InN)으로 본질적으로 이루어진다. GaN 채널과 비교하여, Ron은 더 큰 캐리어 이동도(1900 cm2/Vs와 비교하여 2700 cm2/Vs) 때문에 ~30%만큼 감소될 수 있다(InN은 또한 소스 및 드레인 영역들(220A, 230A)에 사용됨). 제2 예시적 HEMT 실시예에서, 채널 영역(245A)은 질화 알루미늄 인듐(AlxIn1 - xN) 또는 질화 알루미늄 갈륨(AlxxGa1-xN)과 같은 InN 또는 GaN의 임의의 삼원 합금들을 포함하며, x는 1 미만이다. 제3 예시적 HEMT 실시예에서, 채널 영역(245A)은 비소화 인듐(InAs)으로 본질적으로 이루어진다. 제4 예시적 HEMT 실시예에서, 채널 영역은 GaAs로 본질적으로 이루어진다. 제1 예시적 MOSFET 실시예에서, 채널 영역(245A)은 실리콘(Si)으로 본질적으로 이루어진다. 제2 예시적 MOSFET 실시예에서, 채널 영역(245A)은 게르마늄(Ge)으로 본질적으로 이루어진다.
HEMT 실시예들에 대해, 적어도 채널 영역(245A) 내에서, 나노와이어(210A)는 나노와이어(210A)의 측벽들, 상단, 및/또는 하단 표면들 중 하나 이상 위에 배치되는 결정 반도체 층(240)으로 커버된다. 예시적 실시예에서, 결정 반도체 층(240)은 나노와이어(210A) 상에 직접 배치된다. 결정 반도체 층(240)은 채널 영역(245A) 내에 헤테로인터페이스(heterointerface)를 형성하기 위해 채널 영역(245A) 내의 나노와이어(210A)에 이용되는 제1 반도체 재료보다 더 넓은 밴드갭을 갖는 재료이다. 예를 들어 채널 영역(245)이 GaN인 일 실시예에서, 결정 반도체 층(240)은 AlN, AlInN 또는 AlInGaN이다. 바람직하게는, 결정 반도체 층(240)은 실질적으로 단결정이고(즉, 임계 두께 아래의 두께를 가짐) 채널 영역(245A) 내의 나노와이어(210A)에 이용되는 반도체 재료에 격자 정합된다. 하나의 유리한 실시예에서, 나노와이어(210A) 상에 배치되는 결정 반도체 층(240)은 외인성 드레인 영역(235A)(예를 들어, 212A)에 이용되는 제2 반도체 재료이지만, 게이트 스택(250A)의 완전한 둘러쌈을 허용하기 위해 더 얇아진다. 예시적 실시예에서, 결정 반도체 층(240)은 2차원 전자 가스(2DEG)가 벽에 인접하여 형성될 수 있도록 나노와이어(210A)의 벽들 상에 형성된 전하 유도 층이다. 결정 반도체 층(240)은 나노와이어(210A)의 대향 벽 상에 퇴적되는 바와 같이 후방 장벽으로서의 역할을 더 할 수 있다. 대안 실시예들에서, 결정 반도체 층(240)은 2차원 전자 가스(2DEG)가 상단 표면에 인접하여 형성되고 후방 장벽이 하단 표면에 인접하여 형성될 수 있도록 나노와이어들(210A)의 상단 및 하단 상에 형성된다. 후방 장벽 및 전하 유도 층 둘 다는 게이트 스택(250)에 의해 게이팅될 수 있다. 도 2a에 더 예시된 바와 같이, 결정 반도체 층(240)은 또한 외인성 드레인 영역(235) 내의 반도체를 커버한다. 외인성 드레인 영역(235) 내에서 결정 반도체 층(240)은 전하 유도 층으로서의 역할을 한다.
채널 영역(245A) 내에서 파선들에 의해 도 2a에 더 예시된 바와 같이, 게이트 절연체 및 게이트 도체를 포함하는 게이트 스택(250A)은 채널 영역(245A)을 조절하기 위해 나노와이어(210)를 동축으로 완전히 둘러싼다. 게이트 스택(250A)는 게이트 도체와 나노와이어(210A) 사이의 누설 전류를 감소시키기 위해 게이트 도체 아래에 배치된 게이트 유전체 재료에 의해 나노와이어(210A)로부터 전기적으로 절연되는 게이트 도체를 포함한다. 일반적으로, 게이트 유전체 재료는 FET 게이트 유전체들에 대한 기술분야에 알려진 임의의 재료 중 하나 이상을 포함할 수 있고, 산화 가돌리늄(Gd2O3), 산화 하프늄(HfO2)과 같은 하이 K 산화물들, HfSiO, TaSiO, AlSiO와 같은 하이 K 규산염들, 및 HfON과 같은 하이 K 질화물들과 같지만, 이들에 제한되지 않는 하이 K 유전체(즉, 질화 실리콘(Si3N4)보다 더 큰 유전 상수를 가짐)인 것이 바람직하다. 실시예들에서, 게이트 스택(250A)은 채널 영역(245A) 내의 나노와이어(210A)의 모든 주변 표면(측벽들, 상단 및 하단)을 따라 도전성 게이트(전극) 재료 층을 포함한다. 일반적으로, 게이트 도체는 트랜지스터 게이트 전극들에 대한 기술분야에 알려진 임의의 재료일 수 있다. 일 실시예에서, 게이트 도체는 원하는 임계 전압(Vt)(예를 들어, 0V 등보다 더 큼)을 획득하기 위해 선택될 수 있는 일 함수 금속을 포함한다. 예시적 전도성 게이트 재료들은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 게르마늄(Ge), 백금(Pt), 금(Au), 루테늄(Ru), 팔라듐(Pd), 이리듐(Ir), 그들의 합금들 및 그것의 규화물들, 탄화물들, 질화물들, 인화물들, 및 탄화질화물들을 포함한다.
나노와이어(210A)는 소스 영역(220A) 내의 나노와이어(210A)를 동축으로 완전히 둘러싸는 소스 컨택트(222A) 내에 내장된 소스 영역(220A)을 더 포함한다. 어떤 실시예들에서, 소스 영역(220A) 내의 나노와이어(210A)는 채널 영역(245A) 내에서와 동일한 단결정화도를 유지한다. 예시적 실시예에서, 소스 영역(220A) 내에서, 나노와이어(210A)는 적어도 채널 영역(245A)에 존재하는 동일한 높은 이동도, 좁은 밴드갭 반도체 재료를 포함한다. 예를 들어, InN은 제1 예시적 HEMT 실시예에 있고 Si는 제1 예시적 MOSFET 실시예에 있다. 그러나, 소스 영역(220A) 내의 반도체는 n형 불순물(즉, N+)과 같은, 도펀트의 농도를 더 포함할 수 있다. 소스 컨택트(222A)는 나노와이어(210A)와 기판 층(205) 사이의 갭을 채우기 위해 소스 영역(220A) 내의 나노와이어(210A)를 동축으로 둘러싼다. 일 실시예에서, 소스 컨택트(222A)는 금속화 층을 포함한다. 소스 컨택트(222A)는 나노와이어(210A)와 다른 조성의 에피택셜 성장 반도체를 더 포함할 수 있다. 그러한 반도체는 오믹 금속화에 대한 접촉 저항을 최소화하거나 터널 접합(예를 들어, 소스 영역(220A) 내의 나노와이어(210A)를 둘러싸는 p+ 층)을 제공하기 위한 것일 수 있다. 울트라 스티프(ultra steep) 턴 온 및 오프(즉, 개선된 임계값 아래의 성능)에는 감소된 오프 상태 누설 전류를 위해 그러한 터널 접합이 제공될 수 있다.
나노와이어(210A)는 드레인 영역(230A) 내의 나노와이어(210A)를 동축으로 완전히 둘러싸는 드레인 컨택트(232A) 내에 내장된 드레인 영역(230A)을 더 포함한다. 어떤 실시예들에서, 드레인 영역(230A) 내의 나노와이어(210A)는 채널 영역(245A) 내에서와 동일한 단결정화도를 유지한다. 예시적 실시예에서, 드레인 영역(230A) 내에서, 나노와이어(210A)는 적어도 채널 영역(245A)에 존재하는 동일한 높은 이동도, 좁은 밴드갭 반도체 재료(예를 들어, 제1 예시적 HEMT 실시예에서의 InN 및 제1 예시적 MOSFET 실시예에서의 Si)를 포함한다. 그러나, 드레인 영역(230A) 내의 반도체는 n형 불순물(즉, N+)과 같은, 소스 영역(220A) 내에서와 같이, 고농도의 도펀트를 더 포함할 수 있다. 드레인 컨택트(232A)는 나노와이어(210A)와 기판 층(205) 사이의 갭을 채우기 위해 드레인 영역(230A) 내의 나노와이어(210A)를 동축으로 둘러싼다. 소스 컨택트(222A)와 같이, 드레인 컨택트(232A)의 실시예들은 금속화 층을 포함하며 나노와이어(210A)와 다른 조성의 에피택셜 성장 반도체를 더 포함할 수도 있다.
도 2a에 도시된 바와 같이, 소스 컨택트(222A)는 소스 컨택트(222A)로부터 게이트 스택(250A) 내의 게이트 도체를 분리하는 유전체 스페이서(255)의 두께에 상응하는 제1 세로 길이만큼 채널 영역(245A)으로부터 이격되어 있다. 드레인 컨택트(232A)는 외인성 드레인 영역(235A)에 상응하는 제2 세로 길이만큼 채널 영역(245A)으로부터 이격되어 있다. 외인성 드레인 영역(235A)의 세로 길이는 그것이 도 1b에 예시된 Lgd에 기능적으로 상응하므로 원하는 BV의 함수이다. 일부 실시예들에서, 외인성 드레인 영역(235A)은 스페이서(255)의 세로 길이만을 가질 수 있지만, 유리하게 더 높은 BV는 외인성 드레인 영역(235A)이, 소스 컨택트(222A)와 채널 영역(245A) 사이의 간격보다 더 큰 세로 길이를 가질 때 달성될 수 있다.
외인성 드레인 영역(235A)은 제1 반도체보다 더 넓은 밴드갭을 갖는 제2 반도체 재료를 포함한다. 실시예들에서, 이러한 제2 반도체 재료는 적어도 채널 영역(245A)에 없고, 예시적 실시예에서, 또한 소스 및 드레인 영역들(220A, 230A)에 없다. 외인성 드레인 영역(235A) 내의 제2 반도체 재료는 채널 영역(245A) 내의 나노와이어(210A)에 이용되는 재료에 따라 변화될 수 있다. InN의 채널 영역을 갖는 예시적 실시예에 대해, 외인성 드레인 영역(235A)은 GaN의 제2 반도체 재료를 포함한다. 외인성 드레인 영역(235A)이 GaN을 포함하는 경우, 10V 이상의 BV는 작은 Lgd 치수들로 달성가능하다. GaAs의 채널 영역을 갖는 예시적 실시예에 대해, 외인성 드레인 영역(235A)은 AlGaAs의 제2 반도체 재료를 포함한다. InAs의 채널 영역을 갖는 예시적 실시예에 대해, 외인성 드레인 영역(235A)은 InAlAs의 제2 반도체 재료를 포함한다. Ge의 채널 영역을 갖는 예시적 실시예에 대해, 외인성 드레인 영역(235A)은 SiGe, Si, 또는 III-V 재료의 제2 반도체 재료를 포함한다. Si의 채널 영역을 갖는 예시적 실시예에 대해, 외인성 드레인 영역(235A)은 SiC의 제2 반도체 재료를 포함한다. Si 채널의 경우, Ron은 더 큰 캐리어 이동도(140 cm2/Vs와 비교하여 1350 cm2/Vs) 때문에 ~99%(대 SiC)만큼 감소될 수 있지만, 10V BV는 여전히 외인성 드레인 영역(235A)에 이용되는 SiC로 달성될 수 있다. 추가 실시예들에서, 외인성 드레인 영역(235A) 내의 반도체 재료들 중 하나 이상은 불순물(예를 들어, n형)로 저농도 도핑된다.
하나의 예시적 실시예에서, 외인성 드레인 영역(235A)은 제1 및 제2 반도체 재료들의 밴드갭들에 중간인 밴드갭을 제공하기 위해 제1 및 제2 반도체 재료들의 합금이다. 도 2a의 개방 화살표들에 의해 예시된 바와 같이, 외인성 드레인 영역(235A) 내에서, 제1 및 제2 반도체 재료들의 합금은 무질서 다층 구조의 형태이다. 다층 구조는 외인성 드레인 영역(235A)을 통해 연장되고 채널 영역(245A)을 드레인 영역(230A)에 결합하며, 더 넓은 밴드갭 제2 반도체 재료(212A 및 212B)의 대향 층들 사이에 샌드위치되는 나노와이어(210A)의 좁은 밴드갭 제1 반도체 재료를 포함한다. 제2 반도체 재료(212A 및 212B)에 인접한 나노와이어(210A)의 대향 측면들의 경우, 좋은 합금 균일성은 나노와이어(210A)의 채널 및 드레인 영역들(245A, 230A)에 물리적으로 결합된 외인성 드레인 영역(235A)의 부분 내에서 달성될 수 있다. 특히, 나노와이어(210A)를 형성하기 위해 반도체 본체만이 언더커트될 필요가 있지만, 예시된 다층 구조를 외인성 드레인 영역(235A) 내에 달성하기 위해, 제2 반도체 재료(212B)는 외인성 드레인 영역(235A)에만 더 존재하는 것이다(즉, 채널 영역(245A)에 없음). 따라서, 반도체 재료(212B) 때문에, 외인성 드레인 영역(235A)의 상단 표면은 기판 층(205)으로부터 나노와이어(210A)의 상단 표면보다 더 높은 높이로 상승된다.
일 실시예에서, 도 2a에 도시된 바와 같이, 고전압 트랜지스터(200)는 주어진 풋프린트에 대한 더 큰 전류 운반 능력(예를 들어, 더 큰 구동 전류들)을 기판 층(205) 위에 달성하기 위해 나노와이어들(210A 및 210B)의 수직 스택을 포함한다. 임의의 수의 나노와이어들(210)은 나노와이어 각각의 세로 축이 실질적으로 기판 층(205)의 상단 표면과 평행한 상태에서, 제조 제한들에 따라, 수직으로 적층될 수 있다. 예시적 실시예에서, 나노와이어들(210A, 210B) 각각은 채널 영역(245A) 내의 동일한 제1 반도체 재료이다. 추가 실시예들에서, 나노와이어들(210A 및 210B) 각각은 게이트 스택(250A)에 의해 동축으로 둘러싼다. 예시적 실시예에서, 적어도 게이트 스택(250A)의 게이트 유전체 층은 나노와이어들(210A 및 210B) 사이에 배치되는 것이지만, 게이트 도체는 또한 나노와이어들(210A, 210B) 각각의 채널 영역들 사이에 존재하는 것이 바람직하다.
예시된 실시예에서, 복수의 나노와이어들(210A, 210B) 각각은 외인성 드레인 영역(235A) 내의 반도체 재료에 의해 함께 물리적으로 결합된다. 예시적 실시예에서, 제2 반도체 재료(212B)는 외인성 드레인 영역(235A) 내의 다층 구조 및 채널 영역(245A) 내의 것보다 더 큰 물리적 높이(z 차원)를 다시 갖는 외인성 드레인 영역(235A) 내의 반도체를 유지하기 위해 나노와이어들(210A 및 210B)을 제2 나노와이어(210B) 위에 더 배치되는 제2 반도체 재료(212C)와 물리적으로 조인(join)한다. 복수의 나노와이어들(210A, 210B)을 포함하는 실시예들에 대해, 드레인 영역 내의 고전압 트랜지스터(200)는 복수의 드레인 영역들을 가지며, 하나는 나노와이어들의 수직 스택 내의 각각의 나노와이어에 대한 것이다. 예시적 실시예에서, 드레인 영역들 각각은 드레인 컨택트(232A)가 나노와이어들(210A, 210B) 사이의 갭들을 채우는 드레인 영역들 각각을 동축으로 완전히 둘러싸는 상태에서 제1 반도체를 포함한다. 소스 컨택트(232A)는 실질적으로 동일한 방식으로 소스 영역들을 동축으로 완전히 둘러싸고 있다.
대체 실시예에서, 채널 영역(245A) 내에 나노와이어(210A)를 형성하는 제1 반도체 재료는 외인성 드레인 영역(235A)에 완전히 없을 수 있다. 그러한 일 실시예에 대해, 제2 반도체 재료들(212A, 212B)을 나노와이어(210A)와 합금하는 것보다는 오히려, 나노와이어(210A)는 제3 반도체 재료로서 외인성 드레인 영역(235A) 내에 선택적으로 재성장되며, 이는 일 실시예에서 제2 반도체 재료(212A)와 동일하고, 다른 실시예에서 전적으로 상이한 반도체 재료이다. 그와 같이, 높은 밴드갭 반도체들 또는 Al, Ga, 및 Zn과 같은 확산 원소들은 외인성 드레인 영역에 존재하는 III 족 반도체 재료(예를 들어, GaAs, InN, InAs 등)의 밴드갭을 증가시키기 위해 외인성 드레인 영역(235A)에 통합될 수 있다. 재성장 재료가 제2 재료와 상이한 경우에, 다층 구조가 여전히 형성될 수 있다(예를 들어, 재성장 재료가 여전히 제2 반도체 재료들(212A, 212B)보다 더 작은 밴드갭을 갖는 경우에). 동일한 결정인 제2 반도체 재료들(212A, 212B)은 재성장 반도체 재료가 충분한 결정 품질인 것을 보장하기 위해 시드 층들로서의 역할을 할 수 있다.
도 2b는 일 실시예에 따른 비평면 고전압 트랜지스터(201)의 등축도이다. 고전압 트랜지스터(201)에 대해, 반도체 나노와이어는 세로 길이(L)가 z 차원(기판 층(205)과 직교함)을 따르고 폭(W)이 나노와이어에 의해 점유되는 기판 층(205)의 영역을 정의하도록 기판 층(205)에 대해 수직으로 배향된다. 측면 배향 트랜지스터(200)에 대해서는, 고전압 트랜지스터(201)는 채널 영역(245B) 내의 제1 반도체 재료 층(211C)이 외인성 드레인 영역(235B) 내의 제2 반도체 재료 층(211B)(제1 반도체 재료 층(211C)보다 더 높은 밴드갭을 가짐)보다 더 높은 캐리어 이동도를 제공하는 상태에서 세로 길이(L)를 따라 복수의 상이한 반도체 재료 층들을 포함한다. 예시적 실시예에서, 제1 및 제2 반도체 재료 층들(211C, 211B)은 에피택셜 스택의 일부이다.
트랜지스터(201)에 대해, 에피택셜 기술은 장치의 다양한 부분들을 정의한다. 적어도 외인성 드레인 영역(235B) 및 채널 영역(245B)을 포함하는 에피택셜 스택은 드레인 영역(230B), 외인성 드레인 영역(235B), 채널 영역(245B), 및 소스 영역(220B) 각각에 대한 다른 조성의 에피택셜 반도체 층을 더 포함할 수 있다. 스페이서 유전체들은 제조 동안 단락을 방지하기 위해 나노와이어의 에피택셜 영역들 주위에 전기적 절연의 밴드들을 형성한다. 예를 들어, 스페이서 유전체(256)는 소스 영역(220B)을 둘러싸므로 재성장 반도체(211E) 및/또는 그 위에 배치된 오믹 금속화는 채널 영역(245B)으로부터 이격되어 있다.
세로 길이(L)가 충분히 작은 경우, 에피택셜 스택 내의 다양한 재료들의 임의의 격자 불일치에 의해 부과되는 제한들에 따라, 나노와이어는 전체 세로 길이(L)를 따라, 또는 채널 영역(245B)을 통해 적어도 위로 단결정일 수 있다. 또한, 예시적 실시예는 기판 층(205) 상에서, 드레인 영역(230B)이 "아래에" 있는 상태로 나노와이어를 갖지만, 다른 실시예들은 "소스 다운"될 채널 영역(245A) 주위에서 나노와이어를 전도시킨다는 점이 이해되어야 한다. 이러한 형태에서, 트랜지스터(201)는 성장 공정에 의해 (예를 들어, 5-10 Å으로) 확실히 조절될 수 있는 에피택셜 층 두께에 의해 정의되는 채널 길이 및 Lgd(즉, 세로 길이(L)의 부분들)와 같은 임계 치수들을 갖는다. 더욱이, 에피택셜 층 성장이 나노와이어의 길이들을 정의하는 경우, 재료 조성은 밴드갭 및 이동도 구별하기 위해 쉽게 조정될 수 있다. 전류 구동은 나노와이어의 단면을 정의하는 리소그래피 패턴화에 의해 연속적으로 스케일링될 수도 있다.
일반적으로, 제1 및 제2 반도체 재료 층들(211C, 211B)은 트랜지스터(200)의 채널 영역(245A) 및 외인성 드레인 영역(235A) 각각에 대해 설명되는 것들 중 어느 하나일 수 있다. 특정 실시예에서, 외인성 드레인 영역(235B)은 제2 반도체 재료 층(211B)(예를 들어, SiC, SiGe, InAlAs, AlGaAs, GaN 등)에 대한 것인 한편 채널 영역(245B)은 제1 반도체 재료 층(211C)(예를 들어, Si, Ge, InN, GaAs, InAs)에 대한 것이다. 트랜지스터(201)에 대해, III 족 질화물들은 주어진 BV에 대해 요구되는 바와 같이, 외인성 드레인 영역의 두께가 100 nm 이상인 것을 허용하는 상당히 일치된 격자 파라미터들을 이용할 수 있는 광범위한 밴드갭 및 이동도가 주어지면 특히 유리하다. 외인성 드레인 영역(235B)은 특정 실시예에서 수직 나노와이어 배향이 트랜지스터(201)에 이용되는 상태에서 (예를 들어, 트랜지스터(200)의 예시적 실시예에 이용되는 것과 같이) 제1 및 제2 반도체 재료들(211C, 211B) 둘 다를 포함하는 무질서 다층 구조를 포함할 수 있지만, 세로 길이(L)의 상이한 부분을 따라 원하는 밴드갭을 갖는 재료들을 선택적으로 성장시키는 것은 비교적 쉽다. 트랜지스터(200)와 같이, 드레인 영역(230B) 및 소스 영역(220B)은 채널 영역(245B)과 동일한 반도체 재료, 또는 상이한 에피택셜 재료일 수 있다. 또한 트랜지스터(200)에 대해 설명된 바와 같이, 소스 컨택트(222B)는 p+ 터널링 층 및/또는 고농도 도핑된(예를 들어, n+) 낮은 밴드갭 캡핑 층과 같은 소스 영역(220) 상에 배치된 반도체(210E)를 포함할 수 있다. 저저항 오믹 접촉 금속은 소스 컨택트(222B)에 더 포함될 수 있다.
트랜지스터(200)에 대한 것과 같이, 트랜지스터(201)는 채널 영역(245B) 내의 나노와이어를 동축으로 완전히 둘러싸는 게이트 스택(250B)을 포함한다. 유사하게, 소스 및 드레인 컨택트들(222B 및 232B)은 또한 소스 및 드레인 영역들(220B, 230B) 각각을 동축으로 둘러싸고 있다. 게이트 스택(250B)과 드레인(230B) 사이에서 제1 유전체 스페이서(도시되지 않음)는 드레인 컨택트(232B) 상에 배치되고 제1 세로 길이를 따라 외인성 드레인 영역(235B)을 동축으로 완전히 둘러싼다. 제2 유전체 스페이서는 게이트 스택(250B) 상에 배치되고, 소스 컨택트(232B)가 제2 유전체 스페이서 상에 배치된 상태에서 제2 세로 길이를 따라 소스 영역(220B)을 동축으로 완전히 둘러싼다.
트랜지스터들(200 및 201) 각각에 대한 제조 공정의 핵심적인 부분들의 간단한 설명이 이제 제공된다. 도 3은 일 실시예에 따른 비평면 고전압 트랜지스터들(200 및 201)을 제조하는 방법(300)을 예시하는 흐름도이다. 방법(300)은 핵심적인 동작들을 강조하지만, 도 3에 강조되는 각각의 동작은 더욱 많은 프로세스 시퀀스들을 수반할 수 있고, 어떤 순서도 동작들의 번호화 및 도 3의 동작들의 상대 위치 결정에 의해 암시되지 않는다는 점이 이해되어야 한다. 도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 방법(300)의 일 실시예에 따라 제조되는 비평면 고전압 트랜지스터(200)의 등축도들이다. 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 및 도 5g는 방법(300)의 일 실시예에 따라 제조되는 비평면 고전압 트랜지스터(201)의 등축도들이다.
방법(300)은 임의의 표준 CVD(chemical vapor deposition), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy), 또는 유사한 성장 기술(표준 전구체들, 온도들 등을 가짐)을 사용하여 기판 층(205) 상에 단결정 반도체 재료들의 스택을 에피택셜 성장시키는 동작(301)에서 시작한다. 적어도 제1 반도체 재료 및 제1 반도체 재료보다 더 큰 밴드갭을 갖는 제2 반도체 재료는 에피택셜 스택의 일부로 성장된다.
동작(303)에서, 나노와이어는 에피택셜 스택을 임의의 공지된 플라즈마 또는 에피택셜 스택의 일부로 성장된 특정 재료들에 대한 기술분야에 알려진 습식 화학적 에치 기술에 의해 에칭함으로써 (예를 들어, 적어도 폭으로) 정의된다. 동작(305)에서, 드레인 컨택트는 제1 반도체 재료와 같은 좁은 밴드갭 반도체를 둘러싸서 형성된다. 동작(310)에서, 소스 컨택트는 나노와이어의 세로 소스 길이를 따라, 제1 반도체 재료와 같은 좁은 밴드갭 반도체를 동축으로 완전히 둘러싼다. 동작(315)에서, 게이트 도체는 나노와이어의 세로 채널 길이를 따라 제1 반도체를 동축으로 완전히 둘러싸고 제2 반도체 재료를 포함하는 외인성 드레인 영역만큼 드레인 컨택트로부터 이격되어 있다. 그 다음, 장치는 예를 들어 종래의 상호 연결 기술들을 사용하여 동작(320)에서 완성된다.
도 4a에 도시된 바와 같이, 동작(303)의 일 실시예에서, 핀 구조(410)는 제2 반도체 층들(212A, 212B, 212C)과 교대하는 제1 반도체 층들(210A, 210B)의 에피택셜 스택으로 에칭된다. 도시된 바와 같이, 제1 반도체 층들(210A, 210B) 각각은 제2 반도체 층들(212A, 212B) 위 및 아래 둘 다에 배치된다. 층 두께들(T1-T5)은 원하는 나노와이어 치수들에 의존하고 또한 게이트 스택에 의해 두께들(T1, T3)을 백필(backfill)하는 능력에 의존한다. 두께들(T2, T4)을 백필하는 능력은 외인성 드레인 영역(235A)이 재성장 나노와이어 재료를 포함하는 곳에 적절할 수도 있다. 또한 도 4a에 도시된 바와 같이, 절연체 층(407)은 예를 들어 얕은 트렌치 분리 기술에 의해 기판 층(205) 위의 핀 구조(410)의 어느 한 측면 상에 형성된다.
도 4b에 도시된 바와 같이, 동작들(305, 310 및 315)의 실시예들은 핀 구조(410) 상에 배치된 희생 게이트(412)를 형성하는 것을 수반한다. 하나의 그러한 실시예에서, 희생 게이트(412)는 종래의 리소그래피 및 플라즈마 에치 공정에 의해 블랭킷 퇴적되고 패턴화되는 희생 게이트 산화물 층 및 희생 폴리실리콘 게이트 층으로 구성된다. 스페이서들은 희생 게이트(412)의 측벽들 상에 형성될 수 있고 층간 유전체 층은 희생 게이트(412)를 커버하기 위해 형성될 수 있다. 층간 유전체 층은 대체 게이트, 또는 게이트 라스트(gate-last) 공정에 대한 희생 게이트(412)를 노출시키기 위해 연마될 수 있다. 도 4c를 참조하면, 희생 게이트(412)가 제거되어, 스페이서들(255) 및 ILD(interlayer dielectric layer)(420, 421)의 일부를 남긴다. 도 4c에 더 도시된 바와 같이, 제2 반도체 층들(212A, 212B, 및 212C)은 희생 게이트(412)에 의해 본래 커버되는 채널 영역에서 제거된다. 그 다음, 제1 반도체 재료의 개별 나노와이어들(210A 및 210B)이 남는다.
그 다음, 도 4d에 도시된 바와 같이, 게이트 스택(250A)은 채널 영역(245A) 내의 나노와이어들(210A, 210B)을 동축으로 둘러싸서 형성된다. 도 4d는 제2 반도체 재료를 선택적으로 에칭함으로써 형성된 갭을 백필하기 위해 게이트 유전체 및 게이트 전극 재료들의 퇴적 후의 게이트 스택(250A)을 예시한다. 즉, 게이트 스택(250A)은 층간 유전체 층(420, 421) 사이의 트렌치에 형성된다. 부가적으로, 도 4d는 게이트 스택(250A)의 형성 후에 층간 유전체 층(420)의 후속 제거의 결과를 도시한다. 층간 유전체 층(421)의 일부는 (예를 들어, 층간 유전체의 리소그래피 정의된 마스크 에치에 의해) 외인성 드레인 영역(235A) 내에 유지된다.
그 다음, 게이트 스택(250A) 및 층간 유전체 층(421)에 의해 보호되지 않는 제2 반도체 층들(212A 및 212B)의 부분들은 제1 반도체과 기판 층(205) 사이에 갭을 형성하기 위해 제1 반도체 재료에 대해 선택적으로 제거된다. 이어서, 제1 반도체의 개별 부분들은 도 4d에 도시된 바와 같이, 소스 및 드레인 영역들(220 및 230)에 남는다. 그 다음, 소스 및 드레인 컨택트들(222A, 및 232A)(도 2a에 예시된 바와 같음)은 소스 및 드레인 영역들(220, 230) 내에 형성된 갭들을 백필함으로써 형성될 수 있다. 하나의 그러한 실시예에서, 접촉 금속은 CVD, ALD(atomic layer deposition), 또는 금속 리플로우에 의해 컨포멀하게(conformally) 퇴적된다.
외인성 드레인 영역(235A) 내의 제1 및 제2 반도체들의 합금이 요구되지 않는 도 4e에 의해 예시된 일 실시예에서, ILD(421)의 나머지 부분은 스페이서들(255A), 게이트 스택(250A), 및 소스, 드레인 컨택트들(222A, 232A)에 대해 선택적으로 제거된다. 그 다음, 제1 반도체 재료(210A, 210B)는 제2 반도체 재료 위에(및 아래에) 갭을 형성하기 위해 제2 반도체 재료 층(212A, 212B, 212C)에 대해 선택적으로 제거될 수 있다. 이어서, 적어도 제1 반도체 재료(210A, 210B)보다 더 큰 밴드갭을 갖는(그리고 아마 또한 제2 반도체보다 더 큰) 결정 반도체 재료는 갭에서 에피택셜 재성장될 수 있다. 대안적으로, 또는 부가적으로, Al, Ga, 또는 Zn과 같은 확산 원소들은 ILD(421)의 나머지 부분이 제거된 후에 외인성 드레인 영역(235A) 내의 제1 반도체(210A, 210B) 상에 퇴적되고 제1 반도체로 통합될 수 있다.
실시예들에서, 외인성 드레인 영역(235A) 내에 존재하는 재료들을 합금하기 위해 열 어닐링이 수행된다. 예를 들어, 제1 반도체 재료(210A, 210B) 및 제2 반도체 재료들(212A, 212B, 및 212C)은 충분한 지속 시간 및 온도의 열 어닐링에 의해 혼합될 수 있다. 대안적으로, 열 어닐링은 제1 및/또는 제2 반도체 재료를 첨가된 확산 원소들(예를 들어, Al, Ga, 또는 Zn)과 혼합할 수 있다. 하나의 그러한 실시예에서, 열 어닐은 소스 및 드레인 컨택트들의 성장과 동시에 일어난다(예를 들어, 동작들(305 및 310)).
도 5a에 도시된 바와 같이, 동작(301)의 다른 실시예는 도 4a의 대체 층 구조보다는 오히려, 세로 길이(L)의 각각의 기능 부분에 대해 조정되는 반도체 재료 층들을 기판 층(205) 상에 에피택셜 성장시키는 것을 수반한다. 예시적 실시예에서, 고레벨의 불순물, 예를 들어 n형 도펀트를 갖는 제1 반도체 재료의 제1 층(211A)은 두께(T1)로 성장된다. 제1 층(211A) 상에서, 제2 반도체 재료 및 낮은 불순물 레벨(예를 들어, n형 도펀트)의 제2 층(211B)은 원하는 고전압 능력(예를 들어, 10V의 BV에 대한 Lgd)을 제공하기 위해 선택된 두께(T2)로 에피택셜 성장된다. 다음에, 제3 층(211C)은 두께(T3)로 제2 층 상에 에피택셜 성장된다. 예시적 실시예에서, 제3 층(211C)은 제1 반도체 재료이지만, 가장 높은 캐리어 이동도에 대해 언도핑된다. 두께(T3)는 원하는 채널 길이(Lg)를 제공하기 위해 선택된다. 제3 층(211C) 상에서, 제4 층(211D)은 두께(T4)로 에피택셜 성장된다. 일 실시예에서, 제4 층(211D)은 높은 불순물 레벨(예를 들어, n형 도펀트)을 갖는 제1 반도체이다. 저농도 도핑 개재 층은 외인성 소스 영역(도시되지 않음)에 제공될 수도 있다. 예시적 실시예에서, 제5 층(211E)은 두께(T5)로 에피택셜 성장된다. 제5 층(211E)은 접촉 저항을 감소시키는 단계형 층일 수 있거나, 예시적 실시예에서 터널 접합을 형성하는 제1 반도체의 p+ 불순물 도핑 층이다.
도 5a에 더 도시된 바와 같이, 동작(303)은 폭(W1 및 W2)의 수직 나노와이어(560)를 에피택셜 스택으로 에칭하는 것을 수반한다. 폭들(W1 및 W2)은 나노와이어 치수들이 구현에 따라, 어떻게 상당히 변화될 수 있는지만을 예시하기 위해 도 2b와 상당히 다르다. 도시된 바와 같이, 층들(211E, 211D, 211C, 및 211B)은 동일한 마스크에 의해 에칭되고 더 큰 제2 마스크는 오버레이되고 제1 층(211A)은 컨택트 랜딩(contact landing)을 포함하기 위해 에칭된다. 또한 도 5b에 도시된 바와 같이, 분리 층(520)은 기판 층(205) 상에 그리고 나노와이어(560) 주위에 형성된다. 도 5c에 예시된 바와 같이, 드레인 컨택트(232B)는 제1 층(211A) 주위에 형성된다. 예를 들어, 금속은 금속을 두께(T1)와 대략 같거나, 이 두께보다 약간 더 작은 나노와이어 측벽 상의 높이로 리세스하기 위해 나노와이어(560) 위에 퇴적되고 이방성 에칭(예를 들어, 금속 스페이서 에치)될 수 있다.
도 5d에 도시된 바와 같이, 동작(305)은 유전체 재료를 나노와이어(560) 상에 그리고 드레인 컨택트(232B) 상에 퇴적하는 것을 수반한다. 그 다음, 유전체 재료는 나노와이어(560)를 둘러싸는 제1 유전체 스페이서(540)를 형성하기 위해 이방성 에칭된다. 제1 유전체 스페이서(540)는 드레인 컨택트(232B) 상에 배치되고 제2 에피택셜 층(211B)의 두께와 대략 같은 높이를 갖는다.
도 5e에 도시된 바와 같이, 동작(315)의 일 실시예는 게이트 절연체를 나노와이어(560) 위에 그리고 제1 유전체 스페이서(540) 상에 퇴적하는 것을 수반한다. 게이트 도체는 게이트 절연체 상에 더 퇴적되고 적어도 게이트 도체는 게이트 스택(250B)으로의 기능을 하는 나노와이어(560)를 둘러싸는 게이트 도체 스페이서를 형성하기 위해 이방성 에칭된다. 게이트 도체는 T3와 대략 같은 높이를 갖기 위해 이방성 에치에 의해 세로 길이(L) 아래로 리세스된다. 마스크 부분(도시되지 않음)은 게이트 컨택트를 나노와이어(560)의 세로 길이(L)와 직교하는 평면에 제공하기 위해 이용될 수 있다. 그 다음, 게이트 도체 스페이서에 의해 보호되지 않는 게이트 절연체는 제4 반도체 층(211D)을 노출시키기 위해 에칭된다.
도 5f에 도시된 바와 같이, 동작(310)의 실시예는 유전체 재료를 나노와이어(560) 상에 그리고 게이트 스택(250B) 상에(즉, 게이트 도체 스페이서 상에) 퇴적하는 것을 수반한다. 유전체 재료는 나노와이어(560)를 둘러싸고 게이트 스택 상에 배치되는 제2 유전체 재료 스페이서(550)를 형성하기 위해 이방성 에칭된다. 제2 유전체 재료 스페이서(550)는 T4 미만의 높이로 리세스 에칭된다. 그 다음, 도 5g에 예시된 바와 같이, 소스 컨택트(222B)는 나노와이어(560) 상에 그리고 제2 유전체 재료 스페이서(550) 상에 형성된다. 그 다음, 도 5h에 도시된 바와 같이, 동작(320)은 드레인 및 소스 비아들(555, 556)의 형성으로 시작한다.
도 6은 본 발명의 일 실시예에 따른 이동 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다. 이동 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 송신 각각을 위해 구성된 임의의 휴대용 장치일 수 있다. 예를 들어, 이동 컴퓨팅 플랫폼(700)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 어느 하나일 수 있고 예시적 실시예에서 사용자 입력의 수신을 허용하는 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), SOC(710), 및 배터리(713)를 포함한다. 예시된 바와 같이, SOC(710)의 통합의 레벨이 더 클수록, 충전 사이에 가장 긴 동작 수명을 위한 배터리(713)에 의해 점유되거나, 가장 큰 기능성을 위한 고체 상태 드라이브와 같은 메모리(도시되지 않음)에 의해 점유될 수 있는 이동 컴퓨팅 플랫폼(700) 내에 폼 팩터가 더 많아진다.
그것의 응용들에 따라, 이동 컴퓨팅 플랫폼(700)은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(예컨대 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이들에 제한되지 않는 다른 구성요소들을 포함할 수 있다.
SOC(710)는 확대도(720)로 더 예시된다. 실시예에 따라, SOC(710)는 전력 관리 집적 회로(PMIC)(715), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(725), 그것의 컨트롤러(711), 및 하나 이상의 중앙 프로세서 코어(720, 730) 중 2개 이상이 제조되는 기판(500)(즉, 칩)의 일부를 포함한다. RFIC(725)는 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 하나를 구현할 수 있다. 플랫폼(700)은 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
당업자에 의해 이해되는 바와 같이, 이러한 기능적으로 다른 회로 모듈들 중에서, CMOS 트랜지스터들은 전형적으로 PMIC(715) 및 RFIC(725)를 제외하고 배타적으로 이용되며, 이는 전형적으로 LDMOS 및 III-V HBT 또는 HEMT 기술들 각각을 이용한다. 그러나, 본 발명의 실시예들에서, PMIC(715) 및 RFIC(725)는 본 명세서에 설명된 고전압 트랜지스터들(예를 들어, 고전압 트랜지스터(200))을 이용한다. 추가 실시예들에서, 본 명세서에 설명된 고전압 트랜지스터들을 이용하는 PMIC(715) 및 RFIC(725)는 기판(500) 상의 PMIC(715) 및/또는 RFIC(725)와 모놀리식으로 집적되는 실리콘 CMOS 기술로 제공된 컨트롤러(711) 및 프로세서 코어들(720, 730) 중 하나 이상과 집적된다. PMIC(715) 및/또는 RFIC(725) 내에서, 본 명세서에 설명된 고전압, 고주파수 가능 트랜지스터들은 CMOS에 배타적으로 이용될 필요가 없지만, 오히려 실리콘 CMOS는 PMIC(715) 및 RFIC(725) 각각에 더 포함될 수 있다는 점이 이해될 것이다. 예를 들어, 고전압 트랜지스터(200)가 실리콘 채널 영역 및 SiC 외인성 드레인 영역을 이용하는 경우, 비평면 CMOS 트랜지스터는 ILD(421)의 모두가 보호(마스크)되는 것보다는 오히려 제거되는 것을 제외하고 도 4a-도 4e에 도시된 바와 같이 실질적으로 제조될 수 있다.
본 명세서에 설명된 고전압 트랜지스터들은 고전압 스윙(swing)이 존재하는 곳에(예를 들어, PMIC(715) 내의 배터리 전력 조절, DC-DC 변환 등) 특히 이용될 수 있다. 예시를 위해, 스마트폰 내의 배터리 전압은 전형적으로 3-5V의 범위이다. 그러나, 본 명세서에 설명된 트랜지스터들은 신뢰성있는 동작을 보장하기 위해 충분한 마진으로 동작하도록 그 전압 범위(즉 적어도 7-10V)의 2-3배를 유지할 수 있다. 예시된 바와 같이, 예시적 실시예에서, PMIC(715)는 배터리(713)에 결합된 입력을 갖고 전류 공급을 SOC(710) 내의 모든 다른 기능 모듈들에 제공하는 출력을 갖는다. 추가 실시예에서, 부가 IC들이 이동 컴퓨팅 플랫폼(700) 내에 제공되지만 SOC(710)에서 벗어나서 제공되는 경우에, PMIC(715) 출력은 전류 공급을 SOC(710)에서 벗어나 있는 모든 이러한 부가 IC들에 더 제공한다. 더 예시된 바와 같이, 예시적 실시예에서, RFIC(715)는 안테나에 결합된 출력을 갖고 RF 아날로그 및 디지털 베이스밴드 모듈(도시되지 않음)과 같은 SOC(710) 상의 통신 모듈들에 결합된 입력을 더 가질 수 있다. 대안적으로, 그러한 통신 모듈들은 SOC(710)로부터의 IC 오프 칩 상에 제공되고 송신을 위한 SOC(710)에 결합될 수 있다. 이용된 제1 반도체 재료에 따라, 본 명세서에 제공된 고전압 트랜지스터들(예를 들어, 200 또는 201)은 적어도 10배의 반송 주파수(예를 들어, 3G 또는 GSM 셀룰러 통신을 위해 설계된 RFIC(725)에서의 1.9 GHz), 또는 >20GHz의 Ft(0dB 전류 이득에서의 차단 주파수)를 갖는 전력 증폭기 트랜지스터로부터 요구되는 큰 PAE(power added efficiency)를 더 제공할 수 있다. 본 명세서에 설명된 트랜지스터들에 의해 달성되는 낮은 Ron의 경우, 20GHz 초과의 Fmax는 20GHz 초과의 Ft 및 적어도 7-10V의 BV와 동시에 달성될 수도 있다.
상기 설명은 예시적이고, 비제한적이라는 점이 이해되어야 한다. 예를 들어, 도면들 내의 흐름도들은 본 발명의 어떤 실시예들에 의해 수행되는 특정 순서의 동작들을 도시하지만, 그러한 순서는 요구되지 않을 수 있다는(예를 들어, 대안 실시예들은 동작들을 상이한 순서로 수행하고, 어떤 동작들을 결합하고, 어떤 동작들을 오버랩하는 등 할 수 있다는) 점이 이해되어야 한다. 더욱이, 많은 다른 실시예들은 상기 설명을 판독하고 이해하면 당업자들에게 분명할 것이다. 본 발명은 특정 예시적 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 사상 및 범위 내의 수정 및 변경으로 실시될 수 있다는 점이 인식될 것이다. 따라서, 본 발명의 범위는 그러한 청구항들에 권리가 부여되는 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (27)

  1. 고전압 트랜지스터로서,
    기판 상에 배치된 나노와이어 - 상기 나노와이어의 세로 길이는,
    제1 반도체 재료를 포함하는 채널 영역;
    상기 채널 영역의 제1 단과 전기적으로 결합되고, 상기 제1 반도체 재료를 포함하는 소스 영역; 및
    상기 채널 영역의 제2 단과 전기적으로 결합되고, 상기 제1 반도체 재료를 포함하며, 상기 제1 반도체 재료와 상기 제1 반도체 재료의 위와 아래에 상기 제1 반도체 재료보다 더 넓은 밴드갭을 갖는 제2 반도체 재료를 포함하는 외인성 드레인 영역(extrinsic drain region)에 의해 상기 채널 영역으로부터 분리된 드레인 영역을 더 포함함 - ;
    상기 채널 영역 주위를 동축으로 완전히 둘러싼 게이트 절연체 및 게이트 도체를 포함하는 게이트 스택;
    상기 드레인 영역 주위를 동축으로 완전히 둘러싼 드레인 컨택트; 및
    상기 소스 영역 주위를 동축으로 완전히 둘러싼 소스 컨택트
    를 포함하는 고전압 트랜지스터.
  2. 제1항에 있어서, 상기 소스 컨택트는 제1 세로 길이만큼 상기 채널 영역으로부터 이격되어 있고, 상기 드레인 컨택트는 상기 제1 세로 길이보다 더 큰 제2 세로 길이만큼 상기 채널 영역으로부터 이격되어 있는 고전압 트랜지스터.
  3. 제1항에 있어서, 상기 드레인 영역은 상기 제1 반도체 재료로 이루어지는 고전압 트랜지스터.
  4. 제1항에 있어서, 상기 제1 반도체 재료는 InN이고 상기 제2 반도체 재료는 GaN인 고전압 트랜지스터.
  5. 제1항에 있어서, 상기 제1 반도체 재료는 GaAs이고 상기 제2 반도체 재료는 AlGaAs이거나, 상기 제1 반도체 재료는 InAs이고 상기 제2 반도체 재료는 InAlAs이거나, 상기 제1 반도체 재료는 Ge이고 상기 제2 반도체 재료는 Si인 고전압 트랜지스터.
  6. 삭제
  7. 제1항에 있어서, 상기 외인성 드레인 영역의 상단 표면은 상기 나노와이어의 상단 표면보다 상기 기판으로부터 더 높은 높이에 배치되는 고전압 트랜지스터.
  8. 제1항에 있어서, 상기 나노와이어는 복수의 나노와이어들의 수직 스택 내에 배치되며, 상기 복수의 나노와이어들 각각은 상기 외인성 드레인 영역 내의 상기 제2 반도체 재료에 의해 함께 물리적으로 결합되고, 상기 복수의 나노와이어들의 상기 채널 영역들 각각은 상기 제1 반도체 재료로 이루어지고 적어도 상기 게이트 절연체에 의해 동축으로 둘러싸인, 고전압 트랜지스터.
  9. 제8항에 있어서, 상기 드레인 영역 내의, 상기 복수의 나노와이어들 각각은 상기 제1 반도체 재료를 포함하고, 상기 드레인 컨택트는 상기 복수의 나노와이어들 각각의 주위를 축방향으로 완전히 둘러싼 고전압 트랜지스터.
  10. 제9항에 있어서, 상기 복수의 나노와이어들 각각의 세로 축은, 상기 복수의 나노와이어들 각각의 채널 영역들 사이의 영역을 채우는 상기 게이트 도체의 일부와 상기 기판에 대해 평행한, 고전압 트랜지스터.
  11. 제1항에 있어서, 상기 채널 영역은 상기 드레인 영역 상에 배치되고, 상기 소스 영역은 p+ 터널 접합을 포함하는 고전압 트랜지스터.
  12. 제1항에 있어서, 상기 제1 및 제2 반도체 재료들은 에피택셜 스택을 포함하며, 상기 나노와이어는 상기 기판으로부터 직교하여 연장되는 세로 축을 갖고, 상기 외인성 드레인 영역은 상기 제2 반도체 재료로 이루어지는 고전압 트랜지스터.
  13. 제12항에 있어서, 상기 외인성 드레인 영역 상에 배치된 제1 유전체 스페이서를 더 포함하는, 고전압 트랜지스터.
  14. 기판 상에 고전압 트랜지스터를 형성하는 방법으로서,
    상기 기판 상에 반도체 재료들의 스택을 에피택셜 성장시키는 단계 - 상기 스택은 적어도 제1 반도체 재료 및 상기 제1 반도체 재료보다 더 큰 밴드갭을 갖는 제2 반도체 재료를 포함함 - ;
    나노와이어를 정의하기 위해 상기 스택을 에칭하는 단계;
    상기 나노와이어의 세로 드레인 길이를 따라 상기 제1 반도체 재료 주위를 동축으로 완전히 둘러싼 드레인 컨택트를 형성하는 단계;
    상기 나노와이어의 세로 소스 길이를 따라 상기 제1 반도체 재료 주위를 동축으로 완전히 둘러싼 소스 컨택트를 형성하는 단계;
    상기 나노와이어의 세로 채널 길이를 따라 상기 제1 반도체 재료 주위를 동축으로 완전히 둘러싼 게이트 도체를 형성하는 단계 - 상기 게이트 도체는 상기 제1 반도체 재료와 상기 제1 반도체 재료의 위와 아래에 상기 제2 반도체 재료를 포함하는 외인성 드레인 영역만큼 상기 드레인 컨택트로부터 이격되어 있음 -
    를 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  15. 제14항에 있어서, 상기 스택을 에칭하는 단계는 상기 나노와이어의 세로 길이를 에칭하는 단계를 더 포함하고, 상기 게이트 도체를 형성하는 단계, 상기 드레인 컨택트를 형성하는 단계, 및 상기 소스 컨택트를 형성하는 단계는,
    상기 세로 채널, 소스, 및 드레인 길이들 각각을 따라 상기 제1 반도체 재료와 상기 기판 사이에 갭을 형성하기 위해 상기 제1 반도체 재료에 대해 선택적으로 상기 제2 반도체 재료를 제거하는 단계를 더 포함하며;
    상기 게이트 도체를 형성하는 단계는 상기 갭을 게이트 절연체 및 게이트 도체에 의해 상기 세로 채널 길이를 따라 백필(backfill)하는 단계를 더 포함하고 - 상기 게이트 절연체는, 상기 게이트 절연체가 상기 게이트 도체를 상기 나노와이어로부터 전기적으로 절연시키도록, 상기 게이트 도체 아래에 배치됨 - ;
    상기 드레인 컨택트를 형성하는 단계, 및 상기 소스 컨택트를 형성하는 단계는 상기 갭을 오믹 금속에 의해 상기 세로 소스 및 드레인 길이들을 따라 백필하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  16. 제14항에 있어서, 상기 제2 반도체 재료 위에 갭을 형성하기 위해 상기 제2 반도체 재료에 대해 선택적으로 상기 제1 반도체 재료를 제거하는 단계 및 상기 제1 반도체 재료보다 더 큰 밴드갭을 갖는 결정 반도체 재료를 상기 갭에서 에피택셜 재성장시키는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  17. 제14항에 있어서,
    상기 외인성 드레인 영역 내에 남아 있는 상기 제1 및 제2 반도체 재료들을 혼합(intermix)하기 위해 열 어닐링하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  18. 제14항에 있어서,
    상기 외인성 드레인 영역 내의 상기 제1 반도체 재료 상에, Al, Ga, 또는 Zn을 포함하는 그룹으로부터 선택된 확산 원소를 선택적으로 퇴적하는 단계; 및
    상기 제1 반도체 재료를 상기 확산 원소와 혼합하기 위해 열 어닐링하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  19. 제14항에 있어서, 상기 반도체 재료들의 스택을 에피택셜 성장시키는 단계는,
    상기 기판 상에, 상기 제1 반도체 재료 및 고레벨의 n형 도펀트로 이루어진 제1 층을 에피택셜 성장시키는 단계;
    상기 제1 층 상에, 상기 제2 반도체 재료 및 저레벨의 n형 도펀트로 이루어진 제2 층을 에피택셜 성장시키는 단계;
    상기 제2 층 상에, 상기 제1 반도체 재료로 이루어지고 도핑되지 않은 제3 층을 에피택셜 성장시키는 단계; 및
    상기 제3 층 상에, 상기 제1 반도체 재료 및 고레벨의 소스 영역 도펀트로 이루어진 제4 층을 에피택셜 성장시키는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  20. 제19항에 있어서, 상기 소스 영역 도펀트는 터널 접합을 형성하기 위해 p형 도펀트를 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  21. 제19항에 있어서, 상기 스택을 에칭하는 단계는 상기 나노와이어를 정의하기 위해 상기 제1, 제2, 제3 및 제4 층들의 각각을 통해 에칭하는 단계를 더 포함하고, 드레인 컨택트를 형성하는 단계는,
    상기 나노와이어 상에 드레인 컨택트 재료를 퇴적하는 단계; 및
    상기 제1 층의 두께와 같은 높이를 갖는 드레인 컨택트 재료 스페이서를 형성하기 위해 상기 드레인 컨택트 재료를 이방성 에칭하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  22. 제21항에 있어서, 상기 게이트 도체를 형성하는 단계는,
    상기 나노와이어 상에 그리고 상기 드레인 컨택트 재료 상에 유전체 재료를 퇴적하는 단계;
    상기 나노와이어를 둘러싸는 제1 유전체 스페이서를 형성하기 위해 상기 유전체 재료를 이방성 에칭하는 단계 - 상기 제1 유전체 스페이서는 상기 드레인 컨택트 재료 상에 배치되며; 상기 제1 유전체 스페이서는 상기 제2 층의 두께와 같은 높이를 가짐 - ;
    상기 나노와이어 상에 그리고 상기 제1 유전체 스페이서 상에 게이트 절연체를 퇴적하는 단계;
    상기 게이트 절연체 상에 상기 게이트 도체를 퇴적하는 단계;
    상기 게이트 도체를 상기 제3 층과 같은 높이로 이방성 에칭하는 단계; 및
    상기 게이트 도체에 의해 보호되지 않는 상기 게이트 절연체를 제거하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  23. 제22항에 있어서, 상기 소스 컨택트를 형성하는 단계는,
    상기 나노와이어 상에 그리고 상기 게이트 도체 상에 유전체 재료를 퇴적하는 단계;
    상기 나노와이어를 둘러싸고 상기 게이트 도체 상에 배치되는 제2 유전체 재료 스페이서를 형성하기 위해 상기 유전체 재료를 이방성 에칭하는 단계 - 상기 제2 유전체 재료 스페이서는 상기 제4 층의 두께 미만인 높이를 가짐 - ; 및
    상기 나노와이어 상에 그리고 상기 제2 유전체 재료 상에 상기 소스 컨택트를 퇴적하는 단계를 더 포함하는, 기판 상에 고전압 트랜지스터를 형성하는 방법.
  24. 시스템 온 칩(SOC)으로서,
    스위칭 전압 조절기 또는 스위칭 모드 DC-DC 변환기 중 적어도 하나를 포함하는 전력 관리 집적 회로(PMIC); 및
    차단 주파수(Ft) 및 최대 발진 주파수(Fmax)로 동작 - 상기 차단 주파수(Ft) 및 상기 최대 발진 주파수(Fmax) 양자 모두 적어도 20 GHz이고, 적어도 2 GHz의 반송파 주파수를 생성함 - 하도록 동작가능한 전력 증폭기를 포함하는 RF 집적 회로(RFIC) - 를 포함하고,
    상기 PMIC 및 상기 RFIC 양자는 동일한 기판 상에 모놀리식으로 집적되고, 상기 PMIC 또는 상기 RFIC 중 적어도 하나는 제1항의 고전압 트랜지스터를 포함하는, 시스템 온 칩.
  25. 제24항에 있어서,
    상기 기판 상에 집적되는 상기 PMIC 또는 상기 RFIC 중 적어도 하나에 대한 컨트롤러를 더 포함하고, 상기 컨트롤러는 실리콘 전계 효과 트랜지스터들에 의해 제조되는 CMOS 기술을 포함하는 시스템 온 칩.
  26. 이동 컴퓨팅 장치로서,
    터치스크린;
    배터리;
    안테나; 및
    제24항의 상기 SOC - 상기 PMIC는 상기 배터리에 결합되고 상기 RFIC는 상기 안테나에 결합됨 -
    를 포함하는 이동 컴퓨팅 장치.
  27. 제26항에 있어서, 제1 및 제2 프로세서 코어를 더 포함하고, 각각의 코어는 상기 터치스크린, 상기 PMIC 및 상기 RFIC에 동작가능하게 결합되며, 상기 제1 및 제2 프로세서 코어들은 실리콘 전계 효과 트랜지스터들에 의해 제조되는 CMOS 기술을 포함하는 이동 컴퓨팅 장치.
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