CN116601774A - 一种存储器、环栅场效应晶体管以及制备方法 - Google Patents

一种存储器、环栅场效应晶体管以及制备方法 Download PDF

Info

Publication number
CN116601774A
CN116601774A CN202180080029.3A CN202180080029A CN116601774A CN 116601774 A CN116601774 A CN 116601774A CN 202180080029 A CN202180080029 A CN 202180080029A CN 116601774 A CN116601774 A CN 116601774A
Authority
CN
China
Prior art keywords
gate
field effect
effect transistor
memory
nanowire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180080029.3A
Other languages
English (en)
Inventor
范鲁明
刘燕翔
许俊豪
贝尼斯坦特·弗朗西斯·莱昂内尔
侯朝昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN116601774A publication Critical patent/CN116601774A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请提供一种存储器、环栅场效应晶体管以及制备方法。该存储器可以包括：存储矩阵、至少一根源极线、至少一根字线和至少一根位线；存储矩阵包括多个环栅场效应晶体管；至少一根字线连接多个环栅场效应晶体管的栅极，至少一根源极线连接多个环栅场效应晶体管的源极，至少一根位线连接多个环栅场效应晶体管的漏极；其中，环栅场效应晶体管的纳米线的材料为硅锗(SiGe)。在本申请中，对于下一代逻辑工艺(如GAA工艺)来说，通过在存储器中使用与逻辑工艺相同工艺制作的环栅场效应晶体管组成的存储阵列，使得存储器能够与逻辑工艺相兼容。

Description

一种存储器、环栅场效应晶体管以及制备方法 技术领域
本申请涉及半导体器件领域，特别涉及一种存储器、环栅场效应晶体管以及制备方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)通常作为内存，用于暂存中央处理器(central processing unit，CPU)中用于运算的数据以及CPU与硬盘等外部存储器交换的数据。
随着制作CPU的逻辑工艺节点的微缩，场效应晶体管开始逐渐从平面场效应晶体管向三维场效应晶体管过渡，如鳍式场效应晶体管(finFET，fin field-effect transistor)。但是，逻辑工艺在finFET技术的发展也接近极限。目前业界公认的下一代逻辑工艺技术，环栅(gate-all-around，GAA)工艺渐渐成熟，那么，存储器如何与逻辑工艺兼容是一个亟待解决问题。
发明内容
本申请提供了一种存储器、环栅场效应晶体管以及制备方法，以兼容制作逻辑工艺，并实现高容量存储。
第一方面，本申请提供一种存储器，该存储器可以为嵌入式存储器(即与逻辑器件(如处理器)集成在一起的存储器)，如DRAM、SRAM等。该存储器可以包括：存储矩阵、至少一根源极线、至少一根字线和至少一根位线；存储矩阵包括多个环栅场效应晶体管；至少一根字线连接多个环栅场效应晶体管的栅极，至少一根源极线连接多个环栅场效应晶体管的源极，至少一根位线连接多个环栅场效应晶体管的漏极；其中，多个环栅场效应晶体管中每一个环栅场效应晶体管的纳米线的材料为硅锗(SiGe)。
在本申请中，对于下一代逻辑工艺(如GAA)来说，通过在存储器中使用与逻辑工艺相同工艺制作的环栅场效应晶体管组成的存储阵列，使得存储器的制作工艺能够与逻辑工艺相兼容。进一步地，由于环栅场效应晶体管是三维结构，如此可以实现存储器的高容量存储。
进一步地，由于环栅场效应晶体管中的纳米线由硅锗制成，使得环栅场效应晶体管更容易产生带带隧穿现象，进而更利于存储状态的保持和区分，以提高存储器的存储性能。
在一些可能的实施方式中，当环栅场效应晶体管截止时，若位线被施加第一电 压，则环栅场效应晶体管的存储状态为第一状态；若位线被施加第二电压，则环栅场效应晶体管的存储状态为第二状态；其中，第一状态用于表示环栅场效应晶体管的沟道内形成有空穴团，第二状态用于表示环栅场效应晶体管的沟道内已移除空穴团。
在实际应用中，上述环栅场效应晶体管可以为环栅式N型场效应晶体管，也可以为环栅式P型场效应晶体管。
示例性的，对于环栅式N型场效应晶体管来说，假设源极线被施加基准电压(如0V)，当字线被施加正电压时，环栅场效应晶体管导通，此时，环栅场效应晶体管处于开启状态；当字线被施加0V或负电压时，环栅场效应晶体管截止，此时，环栅场效应晶体管处于关闭状态。
对于环栅P型场效应晶体管来说，当字线被施加0V或负电压时，环栅场效应晶体管导通，此时，环栅场效应晶体管处于开启状态；当字线被施加正电压时，环栅场效应晶体管截止，此时，环栅场效应晶体管处于关闭状态。
在一些可能的实施方式中，当环栅场效应晶体管(如N型环栅场效应晶体管)截止时，若位线被施加正电压(即第一电压)时，则环栅场效应晶体管因带带遂穿现象，电子被漏极收集，在衬底形成空穴团，此时，环栅场效应晶体管的存储状态为第一状态(可以理解的，第一状态用于表示环栅场效应晶体管的沟道内形成有空穴团；若位线被施加0V或负电压(即第二电压)，则环栅场效应晶体管的存储状态为第二状态(可以理解的，第二状态用于表示环栅场效应晶体管的沟道内已移除空穴团)。
在一些可能的实施方式中，存储矩阵中位于同一行的环栅场效应晶体管共用一根字线，存储矩阵中位于同一列的环栅场效应晶体管共用一根位线。
在一些可能的实施方式中，上述环栅场效应晶体管，包括：衬底；形成于衬底上的绝缘层；堆叠形成于绝缘层背离衬底一侧的纳米线；包裹纳米线的栅极结构(即为环栅场效应晶体管的栅极)；以及，形成于栅极结构与纳米线之间的氧化层。
在本申请中，栅极结构与每一个纳米线之间还形成有氧化层(也可以称为栅极介电层)。氧化层可以隔离沟道与衬底，产生浮体效应，使得电荷存储于沟道内，进而实现数据存储。
在一些可能的实施方式中，纳米线沿第一方向延伸，并贯穿环栅场效应晶体管的源区、漏区以及沟道区。
在一些可能的实施方式中，源极结构(即为环栅场效应晶体管的源极)形成于源区，漏极结构(即为环栅场效应晶体管的漏极)形成于漏区。
在一些可能的实施方式中，环栅场效应晶体管还包括：多个绝缘结构，多个绝缘结构中的第一绝缘结构设置于源区和沟道区之间，多个绝缘结构中的第二绝缘结构设置于沟道区与漏区之间。
在一些可能的实施方式中，多个绝缘结构中的每一个绝缘结构横跨在纳米线上。
第二方面，本申请提供一种电子设备，该电子设备可以包括：如上述第一方面及其可能的实施方式中任一项所述的存储器。
在一些可能的实施方式中，上述电子设备还可以包括：由环栅场效应晶体管构成的逻辑器件；逻辑器件与存储器耦合。
在本申请中，由于逻辑器件与存储器均采用GAA工艺制作，使得存储器的制作工艺能够与逻辑工艺相兼容。
在一些可能的实施方式中，逻辑器件采用逻辑工艺(如GAA)制作，那么，逻辑器件中也包括多个环栅场效应晶体管，这些环栅场效应晶体管中的纳米线可以采用硅(Si)这一材料制成，与存储器中的各个环栅场效应晶体管中的纳米线材料(即硅锗(SiGe))是不同的，如此，使得逻辑器件具有漏电小、功耗低等特性，而存储器则更容易发生带带遂穿现象，存储性能更佳。
进一步地，上述逻辑器件中环栅场效应晶体管的纳米线的数量可以大于存储器中环栅场效应晶体管的纳米线的数量，也就是说，逻辑器件中各环栅场效应晶体管中的沟道数量大于存储器中各环栅场效应晶体管中的沟道数量；或者，上述逻辑器件中环栅场效应晶体管的纳米线的数量可以小于存储器中环栅场效应晶体管的纳米线的数量，也就是说，逻辑器件中各环栅场效应晶体管中的沟道数量小于存储器中各环栅场效应晶体管中的沟道数量。
可以理解地，对于一个环栅场效应晶体管来说，沟道数越少，功耗越低；而沟道数越多，读写速度越快，数据保存时间越长。
在本申请中，上述电子设备可以为未经封装的裸芯片，还可以为电子器件。此外，电子设备也可以为集成电路产品(例如系统级芯片(system on chip，SOC))，其中，该集成电路产品中除了包括本申请实施例所述的存储器外，还可以包括逻辑器件，逻辑器件与存储器通过如片内高速总线接口耦合，使得读写数据信号在芯片内部的传输距离短，系统延时很低。
进一步，逻辑器件与存储器集成于同一裸芯片，进而逻辑器件与存储器可以封装于一个SOC。
第三方面，本申请提供一种环栅场效应晶体管，包括：衬底；形成于衬底上的绝缘层；堆叠形成于绝缘层背离衬底一侧的纳米线，纳米线的材料为硅锗(SiGe)；包裹纳米线的栅极结构(即为环栅场效应晶体管的栅极)；以及，形成于栅极结构与纳米线之间的氧化层。
在一些可能的实施方式中，纳米线沿第一方向延伸，并贯穿环栅场效应晶体管的源区、漏区以及沟道区。
在一些可能的实施方式中，源极结构(即为环栅场效应晶体管的源极)形成于源区，漏极结构(即为环栅场效应晶体管的漏极)形成于漏区。
在一些可能的实施方式中，环栅场效应晶体管还包括：多个绝缘结构，多个绝缘结构中的第一绝缘结构设置于源区和沟道区之间，多个绝缘结构中的第二绝缘结构设置于沟道区与漏区之间。
在一些可能的实施方式中，多个绝缘结构中的每一个绝缘结构横跨在纳米线上。
第四方面，本申请提供一种环栅场效应晶体管的制备方法，该方法用于制备上述第三方面所述的环栅场效应晶体管。该方法包括：提供一衬底，在衬底上沉积第一绝缘材料，以形成绝缘层；在绝缘层上方依次交替沉积第一半导体材料和第二半导体材料，第一半导体材料为硅(Si)，第二半导体材料为硅锗(SiGe)；刻蚀第一半导体材料以形成多个纳米线；在纳米线上形成栅极结构(即为环栅场效应晶体管的栅极)，其中，栅极结构包裹至少一个纳米线。
在一些可能的实施方式中，上述方法还包括：在衬底和纳米线上沉积第二绝缘材料；刻蚀第二绝缘材料，以形成相互分离的多个绝缘结构，多个绝缘结构中的每个绝缘结构横跨在纳米线上，以将纳米线分隔成多个部分。
在一些可能的实施方式中，多个绝缘结构包括两个相对设置的绝缘结构；在纳米线上形成栅极结构，包括：在两个相对设置的绝缘结构之间沉积栅极材料，以形成栅极结构。
应当理解的是，本申请的第二至四方面与本申请的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例中所需要使用的附图进行说明。
图1为本申请实施例提供的存储单元对应的电路图；
图2为本申请实施例提供的单个存储单元的结构示意图；
图3为本申请实施例中的无电容DRAM的结构示意图；
图4为本申请实施例中的无电容DRAM的存储状态示意图；
图5为本申请实施例提供的存储器的结构示意图；
图6为本申请实施例提供的环栅场效应晶体管的结构示意图；
图7为本申请实施例提供的衬底的示意图；
图8为本申请实施例提供的环栅场效应晶体管中所生长的半导体结构的示意图；
图9为本申请实施例提供的环栅场效应晶体管的整体结构示意图；
图10为本申请实施例提供的环栅场效应晶体管的剖视图；
图11为本申请实施例提供的沟道区暴露出纳米线的结构示意图；
图12为本申请实施例提供的环栅场效应晶体管的电路结构示意图；
图13为本申请实施例提供的环栅场效应晶体管的制备方法流程图；
图14A至图14H为本申请实施例提供的环栅场效应晶体管制备过程中的各结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文所提及的"第一"、"第二"以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，"一个"或者"一"等类似词语也不表示数量限制，而是表示存在至少一个。
在本申请实施例中，“示例性的”或者“例如”等词用于表示例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个环栅场效应晶体管是指两个或两个以上的环栅场效应晶体管。
首先，对本申请实施例中的几个概念进行解释。
浮体效应(floating body effect)是指把硅(Si)放到绝缘体上做成的晶体管，晶体管相对绝缘衬底形成一个电容，电荷在电容上积累。
带带遂穿(band to band tunneling)是指没有足够能量从价带跃迁到导带的电子可以直接从价带隧穿到导带的现象，也称为齐纳击穿。
DRAM的工作原理是通过对电容进行充放电，来实现数据的读写。DRAM中每个存储单元用于存储一个位(bit)的数据。图1为本申请实施例提供的一种存储单元对应的电路图，参见图1所示，单个存储单元1可以由一个晶体管T(transistor)加上一个电容C(capacity)构成，即1T1C结构。其中，晶体管T用于控制电路的导通，电容C用于存储电荷，电荷C置于晶体管T和金属连线的中间。通常存储单元采用圆筒状结构。
仍参见图1所示，在存储单元1中，电容C一般包括第一极板2、第二极板3和设置在第一极板和第二极板之间的绝缘层4。其中，第一极板2和第二极板3的材料通常为金属；绝缘层4的材料一般为高介电常数的绝缘材料，如氧化镧(LaO)、氧化铝(AlO)、 氧化锆(ZrO)、氧化钛(TiO)、氧化硅(SiO)等，绝缘层4同时也是电荷存储层。
在一些可能的实施例中，制作CPU的逻辑工艺和制作DRAM的逻辑工艺是不同的，DRAM通常与CPU设置在不同的裸芯片(die)上，以作为CPU的外部存储器，使得DRAM与CPU的数据交互速度受到限制。
为了解决上述问题，本申请实施例提供一种嵌入式DRAM(embedded DRAM)，嵌入式DRAM与CPU集成于同一裸芯片，使得DRAM与CPU之间的数据交互速度大大提升。
在一些可能的实施方式中，嵌入式DRAM可以利用制作CPU的逻辑工艺制作，以兼容逻辑工艺。示例性的，针对一个存储单元，图2为本申请实施例提供的单个存储单元的结构示意图，参见图2所示，首先，在衬底101上制作晶体管T，接着制作至少一层金属层102，其中晶体管T和金属层102之间以及相邻的金属层之间均通过绝缘层103隔开。在制作金属层102的同时，利用绝缘层103上的通孔1031和金属层上的通孔1021，叠加形成电容C对应的通孔，在电容C对应的通孔内部沉积绝缘层材料和上下极板材料，形成1T1C结构中的电容C。该电容C和晶体管T电连接形成1T1C的单个存储单元。
在实际制作过程中，上述存储单元中的电容是利用多层绝缘层上的通孔和金属互联层上的通孔堆叠形成，其中，每层绝缘层上的通孔和每层金属互联层中的通孔均需要使用光刻工艺制作。而在制作通孔时，由于光刻机台存在对准偏差，多个堆叠的通孔需要多次对准，多次对准会带来累计偏差，则要求形成的电容的尺寸较大，以保证多层绝缘层上的通孔和多层金属互联层上的通孔对齐。但是，随着CPU的工艺节点的不断微缩和存储容量密度的不断提升，单个电容的尺寸越来越小，有些甚至只有几十纳米，此时无法保证多层绝缘层上的通孔和多层金属互联层上的通孔对齐，故无法使用制作CPU的逻辑工艺来制作嵌入式DRAM，进而无法实现嵌入式DRAM与CPU的制作工艺相兼容。
进一步地，为了避免因电容尺寸导致嵌入式DRAM与CPU的制作工艺无法兼容，本申请实施例提出一种无电容DRAM。图3为本申请实施例中的无电容DRAM的结构示意图，参见图3所示，通过采用绝缘衬底10上的硅11(silicon on insulator，SOI)形成无电容的DRAM。通过在SOI上制作晶体管(以NMOS为例)，此时，晶体管相对绝缘衬底10形成一个电容(即浮体效应)，在源极S、漏极D以及栅极G施加不同的电压，在漏极D附近产生碰撞离化(impact ionization)或者带带隧穿，进而利用晶体管的沟道存储或者释放电荷，从而实现读写数据的功能。例如，图4为本申请实施例中的无电容DRAM的存储状态示意图，参见图4中的(a)所示，在栅极G被施加正电压，漏极D被施加正电压的情况下，在漏极D附近产生碰撞离化，形成空穴团，晶体管被写入“1”；参见图4中(b)所示，在栅极G被施加正电压，漏极D被施加正电压的情况下，漏极D 附近的空穴团被移除，晶体管被写入“0”；参见图4中(c)所示，晶体管在漏极D附近产生带带隧穿，形成空穴团，在栅极G被施加0伏或负电压，漏极D被施加正电压的情况下，晶体管被写入“1”；参见图4中(d)所示，当栅极G被施加0伏或负电压，漏极D被施加负电压的情况下，漏极D附近的空穴团被移除，晶体管被写入“0”。
但是，由于采用衬底来存储电荷，存在漏电流，使得电荷保持时间有限，故而上述无电容DRAM需要定期刷新来保持电荷。但SOI的成本较高，制作上述无电容DRAM的工艺无法实现产业化。
由上述可以，嵌入式DRAM如何与逻辑工艺兼容是一个亟待解决问题。
那么，为了解决上述问题，本申请实施例提供一种存储器，该存储器可以为嵌入式DRAM，还可以为SRAM等，该存储器可以与逻辑器件(如处理器)集成于同一die，以实现存储器与逻辑器件之间数据的高速交互。
图5为本申请实施例提供的一种存储器的结构示意图，参见图5所示，存储器可以包括：存储矩阵51、至少一根源极线(source line，SL)52、至少一根字线(word line，WL)53和至少一根位线(bit line，BL)54。存储矩阵51包括多个环栅场效应晶体管511，一个环栅场效应晶体管511可以理解为存储矩阵51中的一个存储单元，用于存储一bit数据。上述多个环栅场效应晶体管511可以组成m×n的存储矩阵，m、n为正整数。
可选的，至少一根字线53可以与多个环栅场效应晶体管511的栅极连接，至少一根源极线52与多个环栅场效应晶体管511的源极，至少一根位线54可以与多个环栅场效应晶体管511的漏极连接。进一步地，存储矩阵51中位于同一行的环栅场效应晶体管511共用一根字线53，位于同一列的环栅场效应晶体管51共用一根位线54。
在实际应用中，上述环栅场效应晶体管可以为环栅式N型场效应晶体管，也可以为环栅式P型场效应晶体管。
示例性的，对于环栅式N型场效应晶体管来说，假设源极线被施加基准电压(如0V)，当字线53被施加正电压时，环栅场效应晶体管511导通，此时，环栅场效应晶体管511处于开启状态；当字线53被施加0V或负电压时，环栅场效应晶体管511截止，此时，环栅场效应晶体管511处于关闭状态。
对于环栅P型场效应晶体管来说，当字线53被施加0V或负电压时，环栅场效应晶体管511导通，此时，环栅场效应晶体管511处于开启状态；当字线53被施加正电压时，环栅场效应晶体管511截止，此时，环栅场效应晶体管511处于关闭状态。
在一些可能的实施方式中，当环栅场效应晶体管511(如N型环栅场效应晶体管)截止时，若位线54被施加正电压(即第一电压)时，则环栅场效应晶体管511因带带遂穿现象，电子被漏极收集，在衬底形成空穴团，此时，环栅场效应晶体管511的存储状态为第一状态(可以理解的，第一状态用于表示环栅场效应晶体管511的沟道内形成有空穴 团；若位线54被施加0V或负电压(即第二电压)，则环栅场效应晶体管511的存储状态为第二状态(可以理解的，第二状态用于表示环栅场效应晶体管511的沟道内已移除空穴团)。
在实际应用中，为了判定环栅场效应晶体管511的存储状态，可以将源极线52设定为0V，字线53和位线54被施加正电压，且字线53和位线54的电压差大于环栅场效应晶体管511的开启电压阈值，此时，环栅场效应晶体管511导通，环栅场效应晶体管511的漏极有电流。当环栅场效应晶体管511处于状态“1”时，因为空穴降低了沟道的势垒高度，使得环栅场效应晶体管511的开启电压下降，所以，此时的漏极电流大于环栅场效应晶体管511处于状态“0”时的漏极电流。那么，通过漏极电流的大小就可以区分存储状态。
在本申请实施例中，对于下一代逻辑工艺(如GAA)来说，在存储器中通过使用与逻辑工艺相同工艺制作的环栅场效应晶体管组成的存储阵列，使得存储器能够与逻辑工艺相兼容。进一步地，由于环栅场效应晶体管是三维结构，如此可以实现存储器的高容量存储。
下面对上述环栅场效应晶体管的具体结构进行说明。
图6为本申请实施例提供的一种环栅场效应晶体管的结构示意图，参见图6所示，环栅场效应晶体管600包括：衬底61、绝缘层62、堆叠设置的多个纳米线63、包裹纳米线63的栅极结构64(即为环栅场效应晶体管的栅极)以及形成于栅极结构64与纳米线63之间的氧化层65。
其中，图7为本申请实施例提供的衬底的示意图，参见图7所示，衬底61通过刻蚀形成半导体凸起61a，衬底61的上表面被半导体凸起61a分隔成互不连通的多个部分，如部分61b和部分61c。
示例性的，衬底61通常采用的半导体材料，具体可以包括但不限于：硅(Si)、氮化镓(GaN)、砷化镓(GaAs)、氮化铝(AlN)、碳化硅(SiC)、磷化铟(InP)、硒化锌(ZnSe)或其他VI族、III-V族或II-VI族半导体材料。
需要说明的是，在本申请实施例中，假设半导体凸起61a的长度方向记为第一方向X，宽度方向记为第二方向Y，高度方向记为第三方向Z。
在一些可能的实施例中，仍参考图6所示，半导体凸起61a贯穿环栅场效应晶体管60的源区A1、沟道区A2和漏区A3。源区A1和漏区A3可以为在衬底61上、形成如图8所示的半导体结构66的区域，该半导体结构66中具有掺杂物，以分别形成源极结构(即为环栅场效应晶体管的源极)或漏极结构(即为环栅场效应晶体管的漏极)；此外，源区A1和漏区A3内通常还形成有诸如图9所示的接触金属67，该接触金属67用于引出源极或漏极。其中，半导体结构66和接触金属67的材料、形状等可以参考下文中的 具体描述。沟道区A2位于源区A1和漏区A3之间，可以为沉积栅极材料以形成栅极结构64的区域。
绝缘层62沉积于衬底61的上表面，即图7中所示的部分61b和部分61c之上，以形成浅槽隔离。绝缘层62的材料包括但不限于：氧化硅、蓝宝石或者他们的组合的任何材料。绝缘层62沿第三方向Z的厚度h1可以与半导体凸起61a由衬底61向外凸起的高度h2相等，也就是说，可以参考图10所示，图10为本申请实施例提供的沿图6所示的AA’截取的环栅场效应晶体管60的剖视图，沿第三方向Z，半导体凸61a远离衬底61一侧的表面61a'与绝缘层62远离衬底61一侧的表面62'平齐(即高度相等)。
仍参见图6所示，上述堆叠设置的多个纳米线63互不接触，相邻两个纳米线63之间具有一定间距。这些纳米线63可以设置于半导体凸起61a远离衬底61的一侧且与半导体凸起61a以及衬底61均不接触。每一个纳米线63的材料可以与形成衬底61的材料相同。每一个纳米线63沿第一方向X延伸且贯穿环栅场效应晶体管60的源区A1、沟道区A2和漏区A3。
示例性的，上述每两个纳米线63之间的间距可以为11nm，此时，每一个纳米线63沿第三方向Z的厚度可以为7nm。在具体工艺实践中，为了保障位于源区A1和漏区A3的纳米线63的应力以生长源极半导体材料和漏极半导体材料，纳米线63位于源区A1的部分和位于漏区A2的部分外延生长出半导体材料之后，可以减薄纳米线63位于沟道区A2部分沿第三方向Z的厚度，以实现增大沟道区每两个纳米线63之间的距离的目的。例如，可以将纳米线63位于沟道区A2部分沿第三方向Z的厚度减薄至4nm。当然，本申请实施例不限于此，根据实际产品的需要确定。例如，还可以将纳米线63位于沟道区A2部分沿第三方向Z的厚度减薄至5nm或者6nm，此时，位于沟道区A2的每两个纳米线63的距离可以为13nm或者12nm。
需要说明的是，在实际产品中，如图6所示的环栅场效应晶体管60中，纳米线63位于源区A1的部分和位于漏区A3的部分分别生长有源极结构和漏极结构(如图8所示的半导体结构66)，为了纳米线63、栅极结构64等结构进行更好的说明，在图6中未示出纳米线63上生长的源极结构和漏极结构。
在一些可能的实施例中，上述纳米线63还可以替换为纳米片。
在一些可能的实施方式中，如图11所示，图11中示意性的示出了沟道区A2未设置栅极结构之前暴露出纳米线63的结构示意图。其中，各个纳米线63可以具有相同的尺寸。纳米线63向半导体凸起61a的正投影落入半导体凸起61a的表面61a'覆盖的区域范围内，或者纳米线63向半导体凸起61a的正投影与半导体凸起61a的表面61a'重合。
在具体工艺实践中，沟道区A2还未沉积栅极材料之前，每两个纳米线63之间以及最靠近半导体凸起61a的纳米线63与半导体凸起61a之间存在空隙。当沟道区沉积栅极 材料后，每两个纳米线63之间的空隙以及纳米线63与半导体凸起61a之间的空隙中均填充有栅极材料，如图10所示。在形成空隙之前，每两个纳米线63之间和最靠近衬底61的纳米线63与半导体凸起61a之间均形成有半导体结构(可以理解为牺牲层(sacrifice))，该半导体结构所采用的材料与形成纳米线63的半导体材料不同。例如，形成纳米线63的半导体材料为硅锗(SiGe)，形成半导体结构的材料为Si。当半导体结构被刻蚀后，栅极材料沉积在图6所示的沟道区A2时，除了填充至每两个纳米线63之间外，部分栅极材料会沉积在半导体凸起61a的表面61a'。
在一些可能的实施方式中，上述栅极结构64可以形成于沟道区A2，如图6所示。栅极结构64包裹纳米线63位于沟道区A2的部分。这里，包裹的意思是指纳米线63沿第一方向X延伸的各个面均被栅极材料覆盖，从而使得环栅场效应晶体管60形成环栅结构，即GAA。
示例性的，栅极结构64可以包括形成N型场效应晶体管的N栅金属层，或者包括形成P型场效应晶体管的P栅金属层。其中，N栅金属层的材料可以包括但不限于：钛(Ti)、银(Ag)、铝(Al)、钛铝氮(TiAlN)、钽碳氮(TaCN)、钽硅氮(TaSiN)、锰(Mn)等；P栅金属层的材料可以包括但不限于：钛氮(TiN)、钽氮(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)等。
进一步地，栅极结构64与每一个纳米线63之间还形成有氧化层65(也可以称为栅极介电层)。氧化层65可以隔离沟道与衬底，产生浮体效应，使得电荷存储于沟道内，进而实现数据存储。在具体工艺中，在沟道区A2沉积栅极材料之前，氧化层65沉积于沟道区A2的半导体凸起61a、绝缘层62以及纳米线63上，包裹纳米线63并填充每两个纳米线63之间以及纳米线63与半导体凸起61a的间隙。该氧化层65可以为高介电常数(HK，High-K)介电层，其具体材料可以包括但不限于：氧化镧(LaO)、氧化铝(ALO)、氧化锆(ZrO)、氧化钛(TiO)、氧化硅(SiO)等材料。栅极结构64(即栅极金属层)沉积于氧化层65之上。
在一些可能的实施方式中，仍参见图6所示，上述环栅场效应晶体管60还可以包括多个绝缘结构68。该多个绝缘结构68可以设置于源区A1和沟道区A2之间、以及沟道区A2和漏区A3之间。环栅场效应晶体管60中的绝缘结构68沉积于上述绝缘层62、半导体凸起61a以及纳米线63之上，该绝缘结构68沿第二方向Y横跨半导体凸起11以及纳米线63。从图6中可以看出，在第三方向Z上，绝缘结构68的高度大于纳米线63堆叠的高度。其中，形成绝缘结构68的材料可以包括但不限于：氧化硅、氮化硅、碳化硅、氮氧化硅或其任意组合的材料。此外，该绝缘结构68还可以为多层材料形成的结构，例如靠近沟道区的一侧为氧化硅层，远离沟道区一侧为氮化硅层，本申请实施例不做具体限定。进一步地，栅极结构64的顶面与绝缘结构68顶面平齐，如图9所示。
在本申请实施例中，源极结构和漏极结构可以是在位于源区A1和漏区A3的纳米线63上外延生长半导体材料形成的。该半导体材料例如可以为诸如锗(Ge)或硅(Si)的单元素半导体材料，也可以为锗和硅的混合半导体材料，也可以为砷化镓(GaAs)、砷化镓铝(AlGaAs)的化合物半导体材料，也可以为诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。在进行外延生长半导体材料时，可以采用原位掺杂的方式形成源极结构和漏极结构。例如，可以原位掺杂硼离子以形成P型环栅场效应晶体管，或者原位掺杂磷离子或砷离子，以形成N型环栅场效应晶体管。其中，在位于源区A1和漏区A3的纳米线63上外延生长的半导体材料所形成的半导体结构66如图9所示。
进一步的，参见图9所示，环栅场效应晶体管60还包括接触金属69，接触金属67沉积于外延生长的半导体结构66之上，该接触金属69用于引出源极和漏极。如图9所示，接触金属67的底部与半导体结构66接触(例如包裹半导体结构66的顶面)，接触金属67的顶面与绝缘层62平齐。接触金属69通过设置于绝缘层62上的通孔与栅极结构64接触，以引出栅极。接触金属67和接触金属69的材料例如可以包括但不限于：金属铜、镍、铝或者其任意组合形成的合金等。
在一些可能的实施方式中，上述环栅场效应晶体管可以等效为多个并联的场效应晶体管。每一个纳米线与源极结构、漏极结构以及栅极结构等形成一个场效应晶体管。示例性的，假设，参见图12所示，环栅场效应晶体管60包括3个纳米线，那么，环栅场效应晶体管60可以等效为三个并联的场效应晶体管120，这三个场效应晶体管120共用SL52、WL53以及BL54，以此来增强BL54上的电流大小，进而更容易检测环栅场效应晶体管的存储状态。
由上述可知，对于下一代逻辑工艺(如GAA)来说，在存储器中通过使用与逻辑工艺相同工艺制作的环栅场效应晶体管(即GAA)组成的存储阵列，使得存储器能够与逻辑工艺相兼容。进一步地，由于环栅场效应晶体管是三维结构，如此可以实现存储器的高容量存储。进一步地，由于环栅场效应晶体管中沟道采用硅锗，使得环栅场效应晶体管更容易产生带带隧穿，进而更利于存储状态的保持和区分。
基于相同的发明构思，本申请实施例还提供一种电子设备，该电子设备包括如上所述的各实施例所示的存储器。具体的，该电子设备可以为未经封装的裸芯片，还可以为电子器件，本申请实施例所示的存储器可以被封装于管壳内。该管壳可以包括但不限于塑封管壳、金属管壳(例如金壳、镍壳)等，在管壳的外表面引出环栅场效应晶体管的源极、漏极和栅极。此外，电子设备也可以为集成电路产品(例如系统级芯片(system on chip，SOC))，其中，该集成电路产品中除了包括本申请实施例所述的存储器外，还可以包括由环栅场效应晶体管构成的逻辑器件，逻辑器件与存储器可以通过如片内高速总线接口耦合，使得读写数据信号在芯片内部的传输距离短，系统延时很低。进一步，逻 辑器件与存储器集成于同一裸芯片，进而逻辑器件与存储器封装于SOC。
示例性的，逻辑器件可以通用中央处理器(CPU)、图像处理器(GPU)、微处理器、特定应用集成电路(ASIC)、现场可编程逻辑门阵列(field programmable gate array，FPGA)等。
在本申请实施例中，上述逻辑器件采用逻辑工艺(如GAA工艺)制作，逻辑器件中包括多个环栅场效应晶体管，这些环栅场效应晶体管中的纳米线可以采用硅(Si)这一材料制成，与存储器中的各个环栅场效应晶体管中的纳米线材料(即硅锗(SiGe))是不同的，如此，使得逻辑器件具有漏电小、功耗低等特性，而存储器则更容易发生带带遂穿现象，存储性能更佳。
进一步地，上述逻辑器件中环栅场效应晶体管的纳米线的数量可以大于存储器中环栅场效应晶体管的纳米线的数量，也就是说，逻辑器件中各环栅场效应晶体管中的沟道数量大于存储器中各环栅场效应晶体管中的沟道数量；或者，上述逻辑器件中环栅场效应晶体管的纳米线的数量可以小于存储器中环栅场效应晶体管的纳米线的数量，也就是说，逻辑器件中各环栅场效应晶体管中的沟道数量小于存储器中各环栅场效应晶体管中的沟道数量。可以理解地，对于一个环栅场效应晶体管来说，沟道数越少，功越低；而沟道数越高，读写速度越快，数据保存时间越长。
基于相同的发明构思，基于如上所述的各环栅场效应晶体管的结构，本申请实施例还提供一种制作环栅场效应晶体管的方法，下面以所制作出的环栅场效应晶体管的结构如图9所示为例，结合图13所示的流程1300，对制作环栅场效应晶体管的工艺流程进行详细描述。该工艺流程1300包括如下步骤：
S1301，提供一衬底，在衬底上形成半导体凸起。
该衬底可以为半导体材料，该半导体材料具体可以包括但不限于：硅(Si)、氮化镓(GaN)、砷化镓(GaAs)、氮化铝(AlN)、碳化硅(SiC)、磷化铟(InP)、硒化锌(ZnSe)或其他VI族、III-V族或II-VI族半导体材料。
具体工艺中，可以在衬底61上形成图案化的掩膜层，以该图案化的掩膜层作为掩膜，对衬底61进行刻蚀，未被刻蚀的部分形成半导体凸起61a，如图7所示。具体可以采用干刻或湿刻等各种刻蚀方法对上述衬底61进行刻蚀以形成半导体凸起61a。
然后，在衬底61上位于半导体凸起61a两侧的部分沉积绝缘材料，形成绝缘层62，如图14A所示。
具体的，半导体凸起61a两侧所沉积的绝缘材料沿第三方向Z的厚度等于半导体凸起11由衬底61向外凸起的高度。
S1302，在半导体凸起上依次交替沉积硅锗SiGe(即第一半导体材料)和硅Si(第二半导体材料)。
通过步骤1202，可以形成半导体结构21(由第二半导体材料形成)和纳米线63(由第一半导体材料形成)依次层叠设置的结构，如图14B所示。
S1303，在半导体凸起、半导体结构和绝缘层上形成伪栅结构和绝缘结构。
具体的，可以在半导体凸起61a和层叠设置的半导体结构21和纳米线63的中部沉积多晶硅等半导体材料，以形成伪栅结构22。需要说明的是，由于后续需要对该多晶硅材料进行刻蚀后沉积金属栅，这里将沉积的多晶硅材料形成的栅极称为伪栅。
然后，在伪栅结构22的侧壁形成绝缘结构68。该绝缘结构68的材料可以包括但不限于：氮化硅、碳化硅、氮氧化硅等。其中，该绝缘结构68可以通过电介质沉积和刻蚀工艺来完成。该绝缘结构68可以包括横跨半导体凸起61a和层叠的半导体结构21和纳米线63的两部分，其中一部分用来阻隔形成源极的源区A1和伪栅结构22、另外一部分用来阻隔形成漏极的漏区A2和伪栅结构22。如图14C所示。
S1304，在半导体凸起和纳米线暴露出的部分生长半导体结构。
具体的，在形成伪栅结构22和绝缘结构68后，可以对暴露出的半导体结构21进行刻蚀，使得暴露出的每两个纳米线63之间存在有空隙，以用于生长半导体材料，如图14D所示。然后，在位于绝缘结构68包裹的部分的半导体结构21和纳米线63沿第二方向Y的左右两侧设置内部绝缘材料。在实际应用中，可以在除衬底61之外各暴露出的部分覆盖绝缘材料，使得绝缘材料顺着每两个纳米线63之间的缝隙流入绝缘结构68包裹的部分中。然后，刻蚀覆盖纳米线63的绝缘材料，从而使得绝缘材料包裹的半导体结构21和纳米线63形成绝缘结构68。
最后，在暴露出的半导体凸起61a和纳米线63上生长半导体材料，以形成半导体结构66。所形成的半导体结构66如图14E所示。半导体材料例如可以为诸如锗(Ge)或硅(Si)的单元素半导体材料，也可以为砷化镓(GaAs)、砷化镓铝(AlGaAs)的化合物半导体材料，也可以为诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。
在一些可能的实现方式中，可以采用原位掺杂的方法生长半导体材料，然后对半导体材料进行高温退火，以形成半导体结构66。
在另一些可能的实现方式中，可以采用非掺杂的方式首先生长半导体材料，然后采用离子注入的方法将离子注入半导体材料中，半导体材料掺杂有离子后，对半导体材料进行高温退火，以形成半导体结构66。
当所形成的环栅场效应晶体管器件为P型，则上述掺杂的离子可以为硼离子等三价离子；当所形成的环栅场效应晶体管器件为N型，则上述掺杂的离子可以为磷离子等五价离子。
S1305，在源区和漏区分别沉积绝缘材料，以形成绝缘结构。
具体的，该绝缘材料可以包括但不限于：氧化硅或者氮氧化物等材料。可以通过诸 如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等技术沉积绝缘材料。
进一步地，可以通过化学机械抛光(CMP)工艺去除多余的绝缘材料，以形成绝缘结构23。该绝缘结构23与伪栅结构22远离衬底的一面平齐，如图14F所示。绝缘结构23沉积于外延生长的半导体结构66的周围，以对半导体结构66进行保护。此外，伪栅结构22裸露的外表面也覆盖有绝缘材料，以形成如图9所示的绝缘结构24对伪栅结构22进行保护。绝缘结构24可以与形成绝缘结构23的绝缘材料相同。其中，沿第三方向Z，绝缘结构23的底面与绝缘层62接触。
S1306，刻蚀伪栅结构，以暴露出位于沟道区的和半导体结构。
在绝缘结构23和伪栅结构22上形成图案化的掩膜层，对图14F所示的伪栅结构22进行刻蚀，从而暴露出位于沟道区的纳米线63和半导体结构21。此外，对伪栅结构22刻蚀后，底部绝缘层62暴露出来。
S1307，刻蚀沟道区的半导体结构(即采用硅Si形成的牺牲层)，以使得各纳米线之间存在空隙。
S1308，刻蚀暴露出的纳米线，以使位于沟道区的纳米线部分的厚度减小。
具体工艺中，在暴露出的纳米线63部分可以形成图案化的掩膜层，采用干刻、湿等方法对纳米线63进行刻蚀。位于沟道区的纳米线63刻蚀后的结构如图14G所示。
由于本申请实施例中，对纳米线63并不是完全刻蚀，其刻蚀的目的是减小纳米线63沿第三方向Z的厚度。由此，在具体实施过程中，可以采用原子层刻蚀(ALE)方法对纳米线63进行刻蚀。这样一来，可以精确控制纳米线63的刻蚀量，从而可以在减少纳米线63沿第三方向Z的厚度的同时，还可以减少纳米线63沿第二方向Y的刻蚀量。
S1309，在沟道区形成栅极结构。
在具体工艺中，可以首先在沟道区沉积HK介电层。HK介电层的具体材料可以包括但不限于：Lao、ALO、ZrO、TiO、SiO等材料。
然后，采用PVD、CVD等方法在HK介电层上沉积金属，然后采用CMP工艺去除多余的金属材料，以使得金属与绝缘结构68远离衬底的一面平齐，从而形成栅极结构64，如图14H所示。该金属材料可以包括形成N型场效应晶体管的N栅金属材料，或者包括形成P型场效应晶体管的P栅金属材料。其中，N栅金属材料可以包括但不限于：Ti、Ag、Al、TiAlN、TaCN、TaSiN、Mn等；P栅金属材料可以包括但不限于：TiN、TaN、Ru、Mo、Al、WN等。
S1310，刻蚀绝缘结构，沉积金属材料，形成接触金属以引出源极和漏极。
刻蚀半导体结构66之上的绝缘结构23，以暴露出半导体结构66远离基板的上表面。
然后，在暴露出的半导体结构66上沉积金属材料，采用CMP工艺去除多余的金属材料，形成接触金属67。该接触金属67与半导体结构66不相接触的一面可以与绝缘结构63平齐。
S1311，在栅极结构暴露出的表面覆盖绝缘结构，以形成绝缘结构。
在栅极结构64暴露出的表面上沉积绝缘材料，该绝缘材料完全覆盖栅极结构64的表面，形成绝缘结构24，从而对栅极结构64进行保护。
S1312，刻蚀绝缘层以引出栅极。
刻蚀覆盖栅极结构64的绝缘层24，以形成贯穿绝缘层24上下表面的通孔。在绝缘层24远离栅极结构64的表面以及通孔中沉积金属材料，形成接触金属。接触金属70通过设置于绝缘层24上的通孔与栅极结构64接触，以引出栅极。
经过S1301-S1312后，所制备的环栅场效应晶体管如图9所示。
需要说明的是，如图13所示的工艺流程1300所制备的环栅场效应晶体管，可以应用于上述实施例所述的存储器，还可以应用于诸如IO等部件中以提高开关速度。在其他的实现方式中，所制备的环栅场效应晶体管还可以应用于诸如处理器内核等部件中时，可以省略步骤1308所示的工艺步骤，以简化工艺流程。
上述实施例中，对各个实施例的描述各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所述，仅为本申请示例性的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。

Claims (20)

  1. 一种存储器，其特征在于，包括：存储矩阵、至少一根源极线、至少一根字线和至少一根位线；
    所述存储矩阵包括多个环栅场效应晶体管；
    所述至少一根字线连接所述多个环栅场效应晶体管的栅极，所述至少一根源极线连接所述环栅场效应晶体管的源极，所述至少一根位线连接所述环栅场效应晶体管的漏极；
    其中，所述多个环栅场效应晶体管中每个环栅场效应晶体管的纳米线的材料为硅锗SiGe。
  2. 根据权利要求1所述的存储器，其特征在于，所述存储矩阵中位于同一行的环栅场效应晶体管共用所述至少一根字线中的一根字线，所述存储矩阵中位于同一列的环栅场效应晶体管共用所述至少一根位线中的一根位线。
  3. 根据权利要求1或2所述的存储器，其特征在于，所述环栅场效应晶体管，包括：
    衬底；
    形成于所述衬底上的绝缘层；
    堆叠形成于所述绝缘层背离所述衬底一侧的纳米线；
    包裹所述纳米线的栅极结构；以及，
    形成于所述栅极结构与所述纳米线之间的氧化层。
  4. 根据权利要求3所述的存储器，其特征在于，所述纳米线沿第一方向延伸，并贯穿所述环栅场效应晶体管的源区、漏区以及沟道区。
  5. 根据权利要求3或4所述的存储器，其特征在于，所述源极形成于所述源区，所述漏极形成于所述漏区。
  6. 根据权利要求4或5所述的存储器，其特征在于，所述环栅场效应晶体管还包括：多个绝缘结构，所述多个绝缘结构中的第一绝缘结构设置于所述源区和所述沟道区之间，所述多个绝缘结构中的第二绝缘结构设置于所述沟道区与所述漏区之间。
  7. 根据权利要求6所述的存储器，其特征在于，所述多个绝缘结构中的每一个绝缘结构横跨在所述纳米线上。
  8. 根据权利要求1至9任一项所述的存储器，其特征在于，所述存储器为动态随机存取存储器DRAM。
  9. 一种电子设备，其特征在于，包括：如权利要求1至8任一项所述存储器以及由环栅场效应晶体管构成的逻辑器件，其中，所述逻辑器件与所述存储器耦合。
  10. 根据权利要求9所述的电子设备，其特征在于，所述逻辑器件中环栅场效应 晶体管的纳米线的材料为硅Si。
  11. 根据权利要求9或10所述的电子设备，其特征在于，所述逻辑器件中环栅场效应晶体管的纳米线的数量大于所述存储器中环栅场效应晶体管的纳米线的数量；或者，
    所述逻辑器件中环栅场效应晶体管的纳米线的数量小于所述存储器中环栅场效应晶体管的纳米线的数量。
  12. 根据权利要求9至11任一项所述的电子设备，其特征在于，所述逻辑器件与所述存储器集成于同一裸芯片。
  13. 一种环栅场效应晶体管，其特征在于，包括：
    衬底；
    形成于所述衬底上的绝缘层；
    堆叠形成于所述绝缘层背离所述衬底一侧的纳米线，所述纳米线的材料为硅锗SiGe；
    包裹所述纳米线的栅极结构；以及，
    形成于所述栅极结构与所述纳米线之间的氧化层。
  14. 根据权利要求13所述环栅场效应晶体管，其特征在于，所述纳米线沿第一方向延伸，并贯穿所述环栅场效应晶体管的源区、漏区以及沟道区。
  15. 根据权利要求14所述的环栅场效应晶体管，其特征在于，源极结构形成于所述源区，漏极结构形成于所述漏区。
  16. 根据权利要求14或15所述的环栅场效应晶体管，其特征在于，所述环栅场效应晶体管还包括：多个绝缘结构，所述多个绝缘结构中的第一绝缘结构设置于所述源区和所述沟道区之间，所述多个绝缘结构中的第二绝缘结构设置于所述沟道区与所述漏区之间。
  17. 根据权利要求16所述的环栅场效应晶体管，其特征在于，所述多个绝缘结构中的每一个绝缘结构横跨在所述纳米线上。
  18. 一种环栅场效应晶体管的制备方法，其特征在于，所述方法包括：
    提供一衬底，在所述衬底上沉积第一绝缘材料，以形成绝缘层；
    在所述绝缘层上方依次交替沉积第一半导体材料和第二半导体材料，所述第一半导体材料为硅Si，所述第二半导体材料为硅锗SiGe；
    刻蚀所述第一半导体材料以形成多个纳米线；
    在所述纳米线上形成栅极结构，其中，所述栅极结构包裹所述至少一个纳米线。
  19. 根据权利要求18所述的制备方法，其特征在于，所述方法还包括：
    在所述衬底和所述纳米线上沉积第二绝缘材料；
    刻蚀所述第二绝缘材料，以形成相互分离的多个绝缘结构，所述多个绝缘结构中的每个绝缘结构横跨在所述纳米线上，以将所述纳米线分隔成多个部分。
  20. 根据权利要求19所述的制备方法，其特征在于，所述多个绝缘结构包括两个相对设置的绝缘结构；
    所述在所述纳米线上形成栅极结构，包括：
    在所述两个相对设置的绝缘结构之间沉积栅极材料，以形成所述栅极结构。
CN202180080029.3A 2021-01-13 2021-01-13 一种存储器、环栅场效应晶体管以及制备方法 Pending CN116601774A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/071482 WO2022151044A1 (zh) 2021-01-13 2021-01-13 一种存储器、环栅场效应晶体管以及制备方法

Publications (1)

Publication Number Publication Date
CN116601774A true CN116601774A (zh) 2023-08-15

Family

ID=82447685

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180080029.3A Pending CN116601774A (zh) 2021-01-13 2021-01-13 一种存储器、环栅场效应晶体管以及制备方法

Country Status (4)

Country Link
US (1) US20230352552A1 (zh)
EP (1) EP4261889A4 (zh)
CN (1) CN116601774A (zh)
WO (1) WO2022151044A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101779031B1 (ko) * 2011-12-19 2017-09-18 인텔 코포레이션 수직 트랜지스터와 그 제조방법, 및 고전압 트랜지스터
DE112013006527T5 (de) * 2013-03-15 2015-10-15 Intel Corporation Nanodrahttransistor mit Unterschicht-Ätzstopps
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US10157992B2 (en) * 2015-12-28 2018-12-18 Qualcomm Incorporated Nanowire device with reduced parasitics
CN110875315A (zh) * 2018-08-31 2020-03-10 长鑫存储技术有限公司 存储器及半导体器件
CN109599335A (zh) * 2018-12-27 2019-04-09 中国科学院微电子研究所 环栅纳米线晶体管及其制备方法
CN112151386B (zh) * 2020-09-27 2023-01-06 中国科学院微电子研究所 堆叠纳米线环栅器件及其制作方法

Also Published As

Publication number Publication date
EP4261889A1 (en) 2023-10-18
EP4261889A4 (en) 2024-03-13
WO2022151044A1 (zh) 2022-07-21
US20230352552A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
TWI697998B (zh) 具不同驅動電流的環閘場效電晶體的積體電路結構及方法
US11309319B2 (en) Structures and SRAM bit cells integrating complementary field-effect transistors
CN105470260B (zh) 三维半导体器件及其制造方法
CN111448661B (zh) 包含双偶极阻挡电介质层的三维平面存储器装置及其制造方法
CN109285836A (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
TWI715671B (zh) 具有嵌入式介電質間隔物的奈米線電晶體
CN104393046B (zh) 三维半导体器件及其制造方法
CN109285838A (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
TWI608548B (zh) 使用選擇性再生的頂部接點的半導體裝置及其製造方法
CN106206600B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN109461738A (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
CN104134668B (zh) 存储器件及其制造方法和存取方法
CN105283961B (zh) Cmos可兼容的多晶硅化物熔丝结构及其制造方法
CN113540115A (zh) 三维存储器件及其形成方法
US11631690B2 (en) Three-dimensional memory device including trench-isolated memory planes and method of making the same
US20210358937A1 (en) Three-dimensional memory device containing auxiliary support pillar structures and method of making the same
CN109768087A (zh) 半导体器件、其制造方法、集成电路及电子设备
EP3811408B1 (en) Semiconductor device and method of fabrication thereof
US20210408289A1 (en) Nanowire transistors and methods of fabrication
EP4020558A1 (en) Arrays of double-sided dram cells including capacitors on the frontside and backside of a stacked transistor structure
US11398497B2 (en) Three-dimensional memory device containing auxiliary support pillar structures and method of making the same
CN111527604B (zh) 三维存储器件以及其制作方法
US20230019692A1 (en) 3d hybrid memory using horizontally oriented conductive dielectric channel regions
EP4261889A1 (en) Memory, gate-all-around field-effect transistor, and producing method
CN115867038A (zh) 存储器器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination