CN104134668B - 存储器件及其制造方法和存取方法 - Google Patents

存储器件及其制造方法和存取方法 Download PDF

Info

Publication number
CN104134668B
CN104134668B CN201310160970.3A CN201310160970A CN104134668B CN 104134668 B CN104134668 B CN 104134668B CN 201310160970 A CN201310160970 A CN 201310160970A CN 104134668 B CN104134668 B CN 104134668B
Authority
CN
China
Prior art keywords
layer
backgate
fin
dielectric layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310160970.3A
Other languages
English (en)
Other versions
CN104134668A (zh
Inventor
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310160970.3A priority Critical patent/CN104134668B/zh
Priority to US14/888,651 priority patent/US9735287B2/en
Priority to PCT/CN2013/076482 priority patent/WO2014176807A1/zh
Publication of CN104134668A publication Critical patent/CN104134668A/zh
Application granted granted Critical
Publication of CN104134668B publication Critical patent/CN104134668B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

本申请公开了一种存储器件及其制造方法和存取方法。一示例存储器件可以包括：衬底；在衬底上形成的背栅；晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所述栅堆叠与鳍相交；以及在背栅的底面和侧面上形成的背栅介质层，其中，在栅堆叠的一侧，背栅介质层在面对鳍的区域处具有减薄部分。

Description

存储器件及其制造方法和存取方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种存储器件及其制造方法和存取方法。
背景技术
浮栅晶体管结构一种常见的闪存器件实现方式。然而，随着器件的不断小型化，浮栅中能够存储的电荷越来越少。这导致器件的阈值电压波动并因此导致误差。此外，由于浮栅晶体管结构需要两层栅介质层，因此难以进一步小型化，因为总的栅介质厚度较大。
发明内容
本公开的目的至少部分地在于提供一种存储器件及其制造方法和存取。
根据本公开的一个方面，提供了一种存储器件，包括：衬底；在衬底上形成的背栅；晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所述栅堆叠与鳍相交；以及在背栅的底面和侧面上形成的背栅介质层，其中，在栅堆叠的一侧，背栅介质层在面对鳍的区域处具有减薄部分。
根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底中形成背栅槽；在背栅槽的底壁和侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；在背栅槽的一端选择性去除部分背栅以露出部分背栅介质层，将露出的背栅介质层部分减薄，并重新填充导电材料；对衬底进行构图，以形成与背栅介质层邻接的鳍；以及在衬底上形成栅堆叠，所述栅堆叠与所述鳍相交，其中，减薄的背栅介质层部分位于栅堆叠一侧与鳍相对处。
根据本公开的再一方面，提供了一种对上述存储器件进行存取的方法，包括：通过字线施加导通电压，以使晶体管导通，使晶体管的漏极电浮置，并通过位线向晶体管的源极施加第一偏置，使载流子从源极流向漏极且隧穿通过背栅介质层的减薄部分进入并因此存储于背栅中，以在该存储器件中存储第一状态；以及通过字线施加导通电压，以使晶体管导通，使晶体管的漏极电浮置，并通过位线向源极施加第二偏置，使背栅中存储的载流子隧穿通过背栅介质层的减薄部分并因此释放，以在该存储器件中存储第二状态，其中，晶体管在第一状态下的阈值电压不同于在第二状态下的阈值电压。
根据本发明的示例性实施例，两个鳍之间夹有背栅，从而整体上构成一种三明治鳍(sandwich Fin，或者简称为sFin)。以这种sFin为基础，可以制造三明治鳍式场效应晶体管(sFinFET)。在制造过程中，背栅可以充当鳍的支撑结构，有助于改善结构的可靠性。背栅可以电浮置从而充当浮栅(floating gate)，从而得到一种浮(背)栅sFinFET结构。这种浮(背)栅sFinFET结构可以构成存储器件如闪存。
另外，浮(背)栅的体积相对较大(特别是相对于常规浮栅晶体管结构中的浮栅)，从而可以降低其中储存的电荷的波动，并因此改善存储器件的可靠性。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-4是示出了根据本公开一个实施例的存储器件的透视图，其中图2是示出了图1所示的存储器件沿A1-A1′线切开后的透视图，图3是示出了图1所示的存储器件沿A2-A2′线切开后的透视图，图4是示出了图1所示的存储器件沿B-B′线切开后的透视图；
图5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示意图；
图28是示出了根据本公开另一实施例的存储器件的存取原理的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种存储器件。该存储器件可以包括具有浮栅配置的晶体管，其中由背栅充当浮栅。根据一有利示例，该晶体管可以包括在衬底上在背栅的相对两侧形成的鳍。这样，背栅和鳍形成三明治鳍(sFin)结构。晶体管还可以包括在衬底上形成的栅堆叠，该栅堆叠与鳍(以及它们之间的背栅)相交。从而，该晶体管可以配置为sFinFET。栅堆叠在鳍中限定了沟道区(形成于鳍中与栅堆叠相交的部分)，并因此限定了源/漏区(至少部分地形成于鳍中位于沟道区相对两侧的部分，并且还可以包括例如下面详细描述的在鳍的表面上生长的半导体层)。为了避免栅堆叠和背栅之间的干扰，它们之间可以形成有电介质层并因此电隔离。
另外，背栅的底面和侧面上可以形成有背栅介质层。背栅介质层在栅堆叠的一侧面对鳍的区域处可以具有减薄部分。即，该区域处至少一部分的厚度可以小于背栅其余部分中的厚度。sFinFET的沟道中的载流子(例如，对于n型器件为电子，对于p型器件为空穴)在一定动能(表现为晶体管上施加的一定偏置)下可以隧穿通过背栅介质层的减薄部分而进入并因此存储于背栅中。因此，背栅介质层的这种减薄部分可以充当“浮栅介质层”，相应地背栅可以充当“浮栅”。在此，隧穿例如可以包括直接隧穿或者Fowler-Nordheim隧穿。这样，背栅与背栅介质层一起构成了针对sFinFET的浮栅配置。
另外，由于背栅介质层其余部分处的厚度要大于减薄部分处的厚度，因此相对于减薄部分而言要难以发生隧穿效应。根据一有利示例，可以使得在载流子能够隧穿通过减薄部分时在背栅介质层的其他部分处不能够发生隧穿效应。例如，这可以通过在晶体管上施加适当的偏置，使得载流子的能量尽管足以隧穿通过减薄部分但不足以隧穿通过其余部分来实现。
根据一示例，背栅介质层的减薄部分可以位于sFinFET的漏区一侧。这样，当sFinFET导通时，载流子可以通过鳍(其中形成沟道区)从其源区流向漏区。在漏区一侧，载流子可以(在背栅介质层的减薄部分处)隧穿通过浮栅介质层，而进入并因此存储于浮(背)栅中。另一方面，当sFinFET导通时，如果在源区上施加一定的偏置，可以使得浮(背)栅中存储的载流子(如果存在的话)排出。这样，该存储器件可以表现出(至少)两种状态：浮(背)栅中存储有电荷，浮(背)栅中没有存储电荷(例如，可以将浮(背)栅中存储有电荷的状态认为是逻辑“1”，而将浮(背)栅中没有存储电荷的状态认为是逻辑“0”；反之亦然)。
另一方面，由于背栅与sFinFET的鳍之间的相邻设置，背栅中的电荷会影响sFinFET的阈值电压。这样，根据背栅中存储电荷与否，sFinFET可以表现出不同的阈值电压并因此表现出不同的电学特性。因此，可以根据sFinFET的电学特性，来读出存储器件的状态(或者，“数据”)。
根据一些示例，背栅介质层可以包括在背栅的底面和侧面上依次形成的第一介质层和第二介质层。第一介质层在上述减薄部分处可以具有开口。这样，减薄部分处可以包括单独的第二介质层，而其余部分处可以包括第一介质层和第二介质层的叠层。
在一些示例中，为了电隔离栅堆叠与衬底，该存储器件可以包括在衬底上形成的隔离层，这种隔离层露出sFin中鳍的一部分(该部分用作sFinFET的真正鳍，即限定了沟道的宽度)，而栅堆叠形成于隔离层上。由于鳍的底部被隔离层遮挡，所以栅堆叠难以对鳍的底部进行有效控制，从而可能造成源漏之间经由鳍底部的漏电流。为抑制这种漏电流，sFinFET可以包括位于鳍的露出部分下方的穿通阻挡部(PTS)。例如，该PTS可以基本上位于sFin的鳍中被隔离层遮挡的部分中。
根据一些示例，为了增强器件性能，可以应用应变源/漏技术。例如，源/漏区可以包括与鳍不同材料的半导体层，从而可以向沟道区施加应力。例如，对于p型器件，可以施加压应力；而对于n型器件，可以施加拉应力。
根据本公开的一些示例，存储器件可以如下来制作。例如，可以在衬底中形成背栅槽，通过向该背栅槽中填充导电材料如金属、掺杂的多晶硅等来形成背栅。另外，在填充背栅槽之前，可以在背栅槽的侧壁和底壁上形成背栅介质层。而且，可以对背栅介质层进行构图，以使其一部分减薄。例如，背栅介质层的构图可以通过在背栅槽的一端选择性去除部分背栅以露出部分背栅介质层，将背栅介质层的露出部分减薄，并重新填充导电材料来进行。接下来，可以对衬底进行构图，来形成与背栅介质层邻接的鳍。例如，可以如此对衬底进行构图，使得在背栅槽的侧壁(更具体地，背栅槽侧壁上形成的背栅介质层)上留有衬底的(鳍状)部分。然后，可以在衬底上形成与鳍相交的栅堆叠。
为了便于背栅槽和鳍的构图，根据一有利示例，可以在衬底上形成构图辅助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽(以下称作“第一构图”)；另外，可以图案转移层为掩模，来构图鳍(以下称作“第二构图”)。
这样，鳍通过两次构图形成：在第一构图中，形成鳍的一个侧面；而在第二构图中，形成鳍的另一个侧面。在第一构图中，鳍尚与衬底的主体相连并因此得到支撑。另外，在第二构图中，鳍与背栅相连并因此得到支撑。结果，可以防止鳍的制造过程中坍塌，并因此可以更高的产率来制造较薄的鳍。
在第二构图之前，可以在背栅槽中形成电介质层，以覆盖背栅。该电介质层一方面可以使背栅(例如与栅堆叠)电隔离，另一方面可以防止第二构图对背栅造成影响。
另外，为了便于构图，根据一有利示例，可以按侧墙形成工艺，来在构图辅助层的侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模数量。
根据一示例，衬底可以包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成构图辅助层之前，还可以在衬底上形成停止层。对于构图辅助层的构图(以在其中形成开口)可以停止于该停止层。例如，刻蚀保护层可以包括氮化物(如，氮化硅)，图案转移层可以包括氮化物，停止层可以包括氧化物(如，氧化硅)。
另外，根据本公开的一些示例，可以先在形成有sFin的衬底上形成隔离层，该隔离层露出sFin(特别是其中的鳍)的一部分。然后，可以在隔离层上形成与sFin相交的栅堆叠。为了形成上述的PTS，可以在形成隔离层之后且在形成栅堆叠之前，进行离子注入。由于sFin的形状因子及其顶部存在的各电介质层(例如，图案转移层等)，PTS可以基本上形成于sFin的鳍中被隔离层遮挡的部分中。之后，还可以去除sFin中鳍顶部的电介质层(例如，图案转移层等)。这样，随后形成的栅堆叠可以与鳍露出的侧面及顶面接触。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1是示出了根据本公开一个实施例的存储器件的透视图，且图2是示出了图1所示的存储器件沿A1-A1′线切开后的透视图，图3是示出了图1所示的存储器件沿A2-A2′线切开后的透视图，图4是示出了图1所示的存储器件沿B-B′线切开后的透视图。
如图1所示，该存储器件包括衬底100。衬底100可以包括体半导体衬底如Si、Ge，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。
该存储器件还可以包括在衬底上形成的sFin结构。具体地，该sFin结构可以包括在衬底上形成的两个鳍104以及夹于它们之间的背栅120。鳍104的宽度例如为约3-28nm，且与背栅120之间夹有第一介质层116和第二介质层150。另外，第一介质层116和第二介质层150还可以形成于背栅120的底面，使得背栅120与衬底100隔开。第一介质层116和第二介质层150可以包括各种合适的电介质材料，例如它们可以包括高K电介质，或者一个可以包括高K电介质而另一个可以包括氧化物。根据一有利示例，第一介质层116可以包括氧化物(例如氧化硅)，其厚度例如为约1-3nm；而第二介质层150可以包括高K电介质材料，如HfO2，其厚度例如为约2-25nm。第一介质层和第二介质层150的叠层构成背栅介质层。背栅120可以包括各种合适的导电材料，如掺杂的多晶硅、TiN、W或其组合，其宽度(图中纸面内水平方向上的维度)例如为约5-30nm。背栅120的顶面可以与各鳍104的顶面基本上持平或高于鳍的顶面。
衬底100中可以形成有阱区(未示出)。背栅120可以进入该阱区中，从而可以经由背栅介质层(包括第一介质层116和第二介质层150)与该阱区形成耦合电容。这可以增大背栅储存电荷的容量，并因此可以降低背栅中储存电荷的波动并因此改善存储器件的可靠性。
在图1的示例中，鳍104与衬底100一体，由衬底100的一部分形成。但是，本公开不限于此。例如，鳍104可通过在衬底100上外延的另外半导体层形成。
图1中还示出了位于背栅120顶面上的电介质层124。电介质层124例如可以包括氮化物(如氮化硅)。电介质层124可以将背栅120与衬底100正面(图1中上表面)形成的其余部件(例如，栅堆叠)电隔离。
另外，图1中还示出了位于鳍104顶部的电介质层106(例如，氧化物)和114(例如，氮化物)。这些电介质层是在该存储器件的制造过程中残留的，它们可以留于鳍104顶部，或者可以根据需要去除。
如图1和2所示，该存储器件还可以包括在衬底100上形成的栅堆叠。栅堆叠可以包括栅介质层138和栅导体层140。例如，栅介质层138可以包括高K栅介质如HfO2，厚度为1-5nm；栅导体层140可以包括金属栅导体。另外，栅介质层138还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层138和栅导体140之间，还可以形成功函数调节层(图中未示出)。另外，栅堆叠两侧形成有栅侧墙130。例如，栅侧墙130可以包括氮化物，厚度为约5-20nm。背栅120通过其顶面上的电介质层124与栅堆叠隔离。
另外，在图1的示例中，该存储器件还包括在衬底上形成的隔离层102，栅堆叠通过该隔离层102与衬底100隔离。例如，隔离层102可以包括氧化物(如，氧化硅)。这里需要指出的是，在某些情况下，例如衬底100为SOI衬底的情况下，可以不需要单独形成隔离层102。鳍104例如可以通过SOI衬底中的SOI半导体形成，而SOI衬底的埋入绝缘层可以充当这种隔离层。
由于栅堆叠的存在，在sFin中限定了沟道区(对应于鳍与栅堆叠相交的部分)和源/漏区(对应于鳍中位于沟道区相对两侧的部分)。在图1所示的存储器件中，源/漏区还包括在鳍的表面上生长形成半导体层132。半导体层132可以包括不同于鳍104的材料，以便能够向鳍104(特别是其中的沟道区)施加应力。例如，在鳍104包括Si的情况下，对于n型器件，半导体层132可以包括Si：C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层132可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另外，半导体层132的存在还展宽了源/漏区，从而有利于后继制造与源/漏区的接触部。
如图2所示，栅堆叠与鳍104(与背栅120相反一侧)的侧面相交。具体地，栅介质层138与鳍104的该侧面接触，从而栅导体层140可以通过栅介质层138控制在鳍104的该侧面上产生导电沟道。因此，该存储器件可以构成双栅器件。另外，在去除鳍104顶部的电介质层106和114的情况下，还可以在鳍104的顶面上也产生导电沟道，从而该存储器件可以构成四栅器件。
如图3和4所示，第二介质层150在栅堆叠的一侧面对鳍104处具有开口150g。在该示例中，开口150g可以位于漏区一侧(栅堆叠另一侧为源区)。如图3和4所示，在漏区一侧的一部分区域中，第二介质层150形成于背栅120的侧壁下部和底壁上，并且开口150g具有矩形形状。另外，在该示例中，开口150g没有遍布整个漏区，而是仅占据漏区的一部分。这里需要指出的是，开口150g可以具有任意合适的形状和位置，只要它们能够便于制造。
这样，在开口150g处，背栅120经由减薄的背栅介质层(包括单独的第一介质层116)与鳍104相对，从而与减薄的背栅介质层(具体地，第一介质层116)一起形成针对由栅堆叠(控制栅)和鳍104构成的FinFET的浮栅配置。
这里需要指出的是，尽管在上述示例中，将背栅介质层示出为第一介质层和第二介质层的叠层，但是本公开不限于此。背栅介质层可以包括任意合适的配置，例如可以包括单独的一层或者三层或更多层的叠层，只要在栅堆叠一侧面对鳍的区域中存在减薄部分。另外，减薄部分可以具有任意合适的形状、大小和设置位置。
图5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示意图。
如图5所示，提供衬底1000，例如体硅衬底。在衬底1000中，例如通过离子注入，形成有阱区1000-1。例如，对于p型器件，可以形成n型阱区；而对于n型器件，可以形成p型阱区。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
在衬底1000上可以依次形成停止层1006、构图辅助层1008和保护层1010。例如，停止层1006可以保护氧化物(如氧化硅)，厚度为约5-25nm；构图辅助层1008可以包括非晶硅，厚度为约50-200nm；保护层1010可以包括氮化物(如氮化硅)，厚度为约5-15nm。这些层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
接着，在保护层1010上可以形成光刻胶1012。例如通过光刻，对光刻胶1012进行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D1例如可以为约15-100nm。
接着，如图6所示，可以光刻胶1012为掩模，依次对保护层1010和构图辅助层1008进行刻蚀，如反应离子刻蚀(RIE)，从而在保护层1010和构图辅助层1008中形成开口。刻蚀可以停止于停止层1006。当然，如果构图辅助层1008与之下的衬底1000之间具有足够的刻蚀选择性，甚至可以去除这种停止层1006。之后，可以去除光刻胶1012。
然后，如图7所示，可以在构图辅助层1008(与开口相对)的侧壁上，形成图案转移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在图6所示结构(去除光刻胶1012)的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的鳍的宽度)。这种淀积例如可以通过原子层淀积(ALD)来进行。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
接下来，如图8所示，可以构图辅助层1008和图案转移层1014为掩模，对衬底1000进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1006和衬底1000进行RIE，来形成背栅槽BG。由于保护层1010的存在，这些RIE不会影响到构图辅助层1008。当然，如果构图辅助层1008的材料与停止层1006和衬底1000的材料之间具有足够的刻蚀选择性，甚至可以去除保护层1010。
根据一有利实施例，背栅槽BG进入到阱区1000-1中。例如，如图8所示，背栅槽BG的底面相比于阱区1000-1的顶面下凹Dcap的深度。Dcap可以在约20-300nm的范围。
随后，如图9(图9(a)为截面图，图9(b)为俯视图)所示，可以在背栅槽BG的侧壁和底壁上依次形成第一介质层1016和第二介质层1050。第一介质层1016可以包括任何合适的电介质材料，如氧化物(如，氧化硅)，厚度为约1-3nm。第二介质层1050可以包括任何合适的电介质材料，优选为高K介质材料如HfO2，厚度为约2-25nm。之后，可以在背栅槽BG中填充导电材料(例如，掺杂的多晶硅，掺杂浓度可以为约1E18cm-3-1E21cm-3)，来形成背栅1020。例如，这种第一介质层1016、第二介质层1050和背栅1020可以如下形成。具体地，依次淀积一层薄的第一电介质材料、一层薄的第二电介质材料和一层厚的导电材料。淀积进行至导电材料完全充满背栅槽BG，然后对淀积的导电材料进行回蚀。回蚀后背栅1020的顶面可以与衬底1000的表面持平或高于衬底1000的表面(在该示例中，衬底1000的表面对应于随后形成的鳍的顶面)。然后可以依次对第二电介质材料和第一电介质材料进行RIE。在此，对电介质材料的RIE可以按照侧墙(spacer)工艺来进行。
接下来，可以对第二介质层1050进行构图，以在其中形成开口。例如，这可以如下进行。具体地，如图10所示，可以在图9所示的结构上形成光刻胶1018，并且将该光刻胶1018构图为包括开口1018o(位于将要形成的栅堆叠一侧)。开口1018o至少露出sFin中的背栅1020的一部分和第二介质层1050的一部分。接着，如图11(示出了沿图10中B2B2′线的截面图)所示，经由开口1018o，对背栅1020进行回蚀，使其下凹，并且对第二介质层1050的露出部分进行选择性刻蚀，使之去除。在如上所述进行构图之后，可以去除光刻胶1018。
然后，可以如图12所示，在背栅槽中重新填充导电材料1020′。重新填充的导电材料1020′可以与背栅1020高度大致相同，且可以与背栅1020的导电材料相同或不同。在以下描述中，为了简化说明，假设导电材料1020′与背栅1020的导电材料相同，例如掺杂的多晶硅，并且将它们统一示出为1020，而不再对它们进行区分。
为了避免背栅1020与随后形成的栅堆叠之间的干扰，可以如图12、13所示，在背栅槽BG中进一步填充电介质层1024，以覆盖背栅1020。例如，电介质层1022可以包括氮化物，且可以通过淀积氮化物然后回蚀来形成。在回蚀过程中，构图辅助层1008顶面上的保护层1010也可以被去除，从而露出构图辅助层1008。
由于上述处理，沿图10中B1B1′线的截面将会呈现如图13所示的形貌。根据一有利示例，在填充电介质层1024之前，可以例如通过选择性刻蚀，去除背栅1020表面上方的第一介质层和第二介质层部分。
从图12和13可以看出，第一介质层1016和第二介质层1050在背栅1020的侧壁和底壁上形成，并构成针对背栅1020的背栅介质层。第二介质层1050被构图为具有开口，使得背栅介质层在该开口处具有减薄的厚度。本领域技术人员应当理解，第二介质层1050中的开口可以具有任意合适的形状、尺寸和位置。
在如上所述形成背栅之后，接下来可以对衬底1000进行构图，来形成鳍。
具体地，如图14所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去除构图辅助层1008，留下图案转移层1014。然后，如图15所示，可以图案转移层1014为掩模，进一步选择性刻蚀如RIE停止层1006和衬底1000。这样，就在背栅1020两侧留下了鳍状的衬底部分1004，它们对应于图案转移层1014的形状。
这里需要指出的是，尽管在图15的示例中，将鳍1004示出为在其中包括阱区1000-1的一部分，但是本公开不限于此。例如，鳍1004中可以不包括阱区1000-1，特别是在如下所述形成穿通阻挡部(PTS)的情况下。另外，根据本公开的示例，为了使得背栅1020(更具体地，背栅中存储的电荷)能够有效地控制鳍1004，在竖直方向上鳍1004的延伸范围优选不超过背栅1020的延伸范围。
这样，就得到了根据该实施例的sFin结构。如图15所示，该sFin结构包括背栅1020以及位于背栅1020相对两侧的鳍1004。另外，在该sFin中，鳍1004的顶面被电介质层(包括停止层1006和图案转移层1014)所覆盖。因此，随后形成的栅堆叠可以与每一鳍各自(与背栅1020相反一侧)的侧面相交，并控制在该侧面中产生沟道，并因此得到双栅器件。
在通过上述流程得到sFin之后，可以sFin为基础，来制造sFinFET。这里需要指出的是，在图15所示的示例中，一起形成了三个sFin。但是本公开不限于此。例如，可以根据需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如图所示的并行设置。
在以下，将说明制造sFinFET的示例方法流程。
为制造sFinFET，可以在衬底1000上形成隔离层。例如，如图16所示，可以在衬底上例如通过淀积形成电介质层1002(例如，可以包括氧化物)，然后对淀积的电介质层进行回蚀，来形成隔离层。通常，淀积的电介质层可以完全覆盖sFin，并且在回蚀之前可以对淀积的电介质进行平坦化，如化学机械抛光(CMP)。根据一优选示例，可以通过溅射来对淀积的电介质层进行平坦化处理。例如，溅射可以使用等离子体，如Ar或N等离子体。
为改善器件性能，特别是降低源漏泄漏，根据本公开的一示例，如图17中的箭头所示，可以通过离子注入来形成穿通阻挡部(PTS)1046。例如，对于n型器件而言，可以注入p型杂质，如B、BF2或In；对于p型器件，可以注入n型杂质，如As或P。离子注入可以垂直于衬底表面。控制离子注入的参数，使得PTS形成于鳍1004位于隔离层1002表面之下的部分中，并且具有期望的掺杂浓度，例如约5E17-2E19cm-3，并且掺杂浓度应高于衬底中阱区1000-1的掺杂浓度。应当注意，由于sFin的形状因子(细长形)及其顶部存在的各电介质层，有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如尖峰退火、激光退火和/或快速退火，以激活注入的掺杂剂。这种PTS有助于减小源漏泄漏。
接下来，可以在隔离层1002上形成与sFin相交的栅堆叠。例如，这可以如下进行。具体地，如图18所示，例如通过淀积，形成栅介质层1026。例如，栅介质层1026可以包括氧化物，厚度为约0.8-1.5nm。在图18所示的示例中，仅示出了形成于sFin顶面和侧面上的栅介质层1026。但是，栅介质层1026也可以包括在隔离层1002的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1028。例如，栅导体层1028可以包括多晶硅。栅导体层1028可以填充sFin之间的间隙，并可以进行平坦化处理例如CMP。
如图19所示，对栅导体层1028进行构图。在图19的示例中，栅导体层1028被构图为与sFin相交的条形。根据另一实施例，还可以构图后的栅导体层1028为掩模，进一步对栅介质层1026进行构图。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图20(图20(b)示出了沿图20(a)中C1C1′线的截面图，图20(c)示出了沿图20(a)中C2C2′线的截面图)所示，可以在栅导体层1028的侧壁上形成栅侧墙1030。例如，可以通过淀积形成厚度约为5-20nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1030。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1030基本上不会形成于sFin的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区，得到sFinFET。
为改善器件性能，根据本公开的一示例，可以利用应变源/漏技术。具体地，如图21(图21(b)示出了沿图21(a)中BB′线的截面图)所示，首选可以选择性去除外露的栅介质层1026。然后，可以通过外延，在鳍1004被栅堆叠露出的部分(对应于源/漏区)的表面上形成半导体层1032。根据本公开的一实施例，可以在生长半导体层1032的同时，对其进行原位掺杂。例如，对于n型器件，可以进行n型原位掺杂；而对于p型器件，可以进行p型原位掺杂。另外，为了进一步提升性能，半导体层1032可以包括不同于鳍1004的材料，以便能够向鳍1004(其中将形成器件的沟道区)施加应力。例如，在鳍1004包括Si的情况下，对于n型器件，半导体层1032可以包括Si：C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层1014可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另一方面，生长的半导体层1032在横向上展宽一定程度，从而有助于随后形成到源/漏区的接触部。
如图21(b)所示，由于第二介质层1050中位于栅堆叠一侧(例如，漏区一侧)的开口，背栅1020可以经由减薄的背栅介质层(即，第一介质层1016)与栅堆叠这一侧的鳍1004部分相对。这样，就得到了一种浮栅配置的存储器件。
在上述实施例中，在形成sFin之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图18中形成的栅介质层1026和栅导体层1028为牺牲栅介质层和牺牲栅导体层(这样，通过结合图18、19描述的操作得到的栅堆叠为牺牲栅堆叠)。接下来，可以同样按以上结合图20描述的操作来形成栅侧墙1030。另外，同样可以按以上结合图21描述的操作，来应用应变源/漏技术。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图22(图22(b)示出了沿图22(a)中C1C1′线的截面图，图22(c)示出了沿图22(a)中C2C2′线的截面图)所示，例如通过淀积，形成电介质层1034。该电介质层1034例如可以包括氧化物。随后，对该电介质层1034进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1030，从而露出牺牲栅导体层1028。
随后，如图23(图23(a)的截面图对应于图22(b)的截面图，图23(b)的截面图对应于图22(c)的截面图)所示，例如通过TMAH溶液，选择性去除牺牲栅导体1028，从而在栅侧墙1030内侧形成了栅槽1036。根据另一示例，还可以进一步去除牺牲栅介质层1026。
然后，如图24(图24(a)对应于图23(a)的截面图，图24(b)对应于图23(b)的截面图，图24(c)对应于图18的截面图)、图25(示出了图24所示结构的俯视图)所示，通过在栅槽中形成栅介质层1038和栅导体层1040，形成最终的栅堆叠。栅介质层1038可以包括高K栅介质例如HfO2，厚度为约1-5nm。另外，栅介质层1038还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层1040可以包括金属栅导体。优选地，在栅介质层1038和栅导体层1040之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的sFinFET。如图24、25所示，该sFinFET包括在衬底1000(或者，隔离层1002)上形成的与sFin(包括背栅1020和鳍1004)相交的栅堆叠(包括栅介质层1038和栅导体层1040)。如图24(c)清楚所示，栅导体层1040可以经由栅介质层1038，控制鳍1004在(与背栅1020相反一侧的)侧面上产生导电沟道，从而该sFinFET是双栅器件。另外，由于第二介质层1050中的开口，背栅1020可以与减薄的背栅介质层(具体地，第一介质层1016)构成浮栅配置。背栅1020可以通过电介质层1024与栅堆叠电隔离。
在如上所述形成sFinFET之后，还可以制作各种电接触。例如，如图26所示，可以在图25所示结构的表面上淀积层间电介质(ILD)层1042。该ILD层1042例如可以包括氧化物。可以对ILD层1042进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通过光刻，形成接触孔，并在接触孔中填充导电材料如金属(例如，W或Cu等)，来形成接触部，例如与栅堆叠的接触部1044-1、与源/漏区之一的接触部1044-2、与阱区1000-1(或者，背栅电容)的接触部1044-3以及与源/漏区中另一个的接触部1044-4。
图27(a)、(b)、(c)分别示出了沿图26中B1B1′线、B2B2′线、B3B3′线的截面图。如图27所示，接触部1044-1穿透ILD层1042，到达栅导体1040，并因此与栅导体1040电接触。该接触部1044-1可以与存储器件的字线相连。接触部1044-2穿透ILD层1042以及电介质层1034，达到一侧的源/漏区(在该示例中为半导体层1032)，并因此与该侧的源/漏区(例如，源区)电接触。该接触部1044-2可以与存储器件的位线相连。接触部1044-3穿透ILD层1042、电介质层1034以及隔离层1002，到达衬底1000(特别是，其中的阱区1000-1)，并因此与背栅电容电接触。接触部1044-4穿透ILD层1042以及电介质层1034，达到另一侧的源/漏区(在该示例中为半导体层1032)，并因此与该侧的源/漏区(例如，漏区)电接触。通过这些电接触，可以施加存储器操作如写入、读取等所需的电信号。
下面，将结合图28(沿图27(b)中D1D1′线的截面图)描述根据本公开实施例的存储器件的工作原理。
当例如通过接触部1044-1向栅极1040施加导通电压而使该存储器件(具体地，其中的sFinFET)导通时，例如通过接触部1044-2向源极施加一定的偏置(“第一偏置”)时，可以存在从源极到漏极的载流子(器件的多数载流子，例如，对于n型器件，为电子；而对于p型器件，为空穴)流动。如果将接触部1044-4电浮置，则在第二介质层1050中的开口1050g处，这些载流子可以隧穿通过第一介质层1016，进入并因此存储于背栅1020(或者，背栅电容)中，如图28中的实线箭头所示。在开口1050g之外的其余位置，由于存在第二介质层1050和第一介质层1016两者，基本不会发生隧穿。在进行这些操作时，可以将接触部1044-3接地。
另一方面，在例如通过接触部1044-1向栅极1040施加导通电压而使该存储器件(具体地，其中的sFinFET)导通同时，例如通过接触部1044-2向源极施加一定的偏置(“第二偏置”，例如高于或等于针对漏极的供电电压Vdd)且将接触部1044-4电浮置时，在第二介质层1050中的开口1050g处，背栅1020(或者，背栅电容)中存储的电荷(如果存在的话)可以隧穿通过第一介质层1016从而被拉出背栅，如图28中的虚线箭头所示。这样，可以对背栅进行放电。在进行这些操作时，可以将接触部1044-3接地。
因此，该存储器件至少可以存储两种状态：背栅中存储有电荷的状态(例如，可以视为逻辑“1”)，以及背栅中没有存储电荷的状态(例如，可以视为逻辑“0”)。背栅中电荷的有无会影响sFinFET的阈值电压(例如，对于n型器件，背栅存储有电子时sFinFET的阈值电压Vtl高于背栅中没有存储电子时sFinFET的阈值电压Vt2)，从而sFinFET可以对外表现出不同的电学特性。可以根据sFinFET的这种电学特性差异，来对存储器件的存储状态进行检测。
例如，可以按如下方式来对该存储器件进行读取。具体地，可以通过接触部1044-2向漏极施加电压V1。通过接触部1044-1施加一定的偏置使sFinFET截止，并将位线预充电至不同于V1的电压V2。然后，可以通过接触部1044-1施加一定的偏置使sFinFET导通。此时，位线上的电压将从V2逐渐向V1接近。取决于sFinFET的阈值电压(Vt1或Vt2)，位线上的电压从V2向V1接近的速度不同。例如，对于n型器件，在逻辑“1”状态下的阈值电压Vt1较高，而在逻辑“0”状态下的阈值电压Vt2较低。因此，在逻辑“1”状态下位线上的电压从V2向V1接近的速度较小，而在逻辑“0”状态下位线上的电压从V2向V1接近的速度较大。可以通过检测这种速度的不同，读取存储器件中存储的状态(或，“数据”)。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (23)

1.一种存储器件，包括：
衬底；
在衬底上形成的背栅；
晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所述栅堆叠与鳍相交；以及
在背栅的底面和侧面上形成的背栅介质层，
其中，在栅堆叠的一侧，背栅介质层在面对鳍的区域处具有减薄部分。
2.根据权利要求1所述的存储器件，其中，所述背栅介质层包括在背栅的底面和侧面上依次形成的第一介质层和第二介质层，其中第一介质层在所述减薄部分处形成开口。
3.根据权利要求1所述的存储器件，其中，衬底中包括阱区，其中背栅进入阱区中20-300nm。
4.根据权利要求1所述的存储器件，其中，背栅的顶面与各鳍的顶面基本上持平或高于鳍的顶面。
5.根据权利要求1所述的存储器件，其中，背栅包括导电材料，且宽度为5-30nm。
6.根据权利要求1所述的存储器件，其中，鳍包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb或InGaSb，且宽度为3-28nm。
7.根据权利要求2所述的存储器件，其中，第一介质层和第二介质层均包括高K电介质，或者第一介质层和第二介质层中一层包括高K电介质，而另一层包括氧化物。
8.根据权利要求7所述的存储器件，其中，第一介质层包括高K电介质，且厚度为2-25nm；第二介质层包括氧化物，且厚度为1-3nm。
9.根据权利要求1所述的存储器件，还包括：
在衬底上形成的隔离层，所述隔离层露出鳍的一部分，其中，栅堆叠通过隔离层与衬底电隔离；以及
在所述鳍被隔离层露出的部分下方形成的穿通阻挡部，所述穿通阻挡部的掺杂浓度高于阱区的掺杂浓度。
10.根据权利要求1所述的存储器件，其中，栅堆叠在鳍中限定了晶体管的沟道区，该晶体管还包括位于沟道区两侧的源区和漏区，其中减薄部分位于漏区一侧。
11.根据权利要求10所述的存储器件，其中，所述源区和漏区还分别包括在每一鳍位于栅堆叠相对两侧的部分的表面上生长的半导体层。
12.一种制造存储器件的方法，包括：
在衬底中形成背栅槽；
在背栅槽的底壁和侧壁上形成背栅介质层；
向背栅槽中填充导电材料，形成背栅；
在背栅槽的一端选择性去除部分背栅以露出部分背栅介质层，将露出的背栅介质层部分减薄，并重新填充导电材料；
对衬底进行构图，以形成与背栅介质层邻接的鳍；以及
在衬底上形成栅堆叠，所述栅堆叠与所述鳍相交，
其中，减薄的背栅介质层部分位于栅堆叠一侧与鳍相对处。
13.根据权利要求12所述的方法，其中，
形成背栅介质层包括：
在背栅槽的底壁和侧壁上依次形成第一介质层和第二介质层，以及
将露出的背栅介质层部分减薄包括：
选择性去除露出的第二介质层部分。
14.根据权利要求12所述的方法，其中，栅堆叠在鳍中限定了晶体管的沟道区，该方法还包括在沟道区两侧形成源区和漏区，其中减薄部分位于漏区一侧。
15.根据权利要求12所述的方法，其中，
形成背栅槽包括：
在衬底上形成构图辅助层，该构图辅助层被构图为具有与背栅槽相对应的开口；
在构图辅助层与开口相对的侧壁上形成图案转移层；
以该构图辅助层及图案转移层为掩模，对衬底进行刻蚀，以形成背栅槽，以及
形成鳍包括：
选择性去除构图辅助层；以及
以图案转移层为掩模，对衬底进行刻蚀，以形成鳍。
16.根据权利要求15所述的方法，其中，衬底包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb或InGaSb，构图辅助层包括非晶硅，以及
该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图辅助层。
17.根据权利要求16所述的方法，还包括：在衬底上形成停止层，构图辅助层形成于该停止层上。
18.根据权利要求17所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物，停止层包括氧化物。
19.根据权利要求15所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成图案转移层。
20.一种对根据权利要求1所述的存储器件进行存取的方法，包括：
通过字线施加导通电压以使晶体管导通，使晶体管的漏极电浮置，并通过位线向晶体管的源极施加第一偏置，使载流子从源极流向漏极且隧穿通过背栅介质层的减薄部分进入并因此存储于背栅中，以在该存储器件中存储第一状态；以及
通过字线施加导通电压以使晶体管导通，使晶体管的漏极电浮置，并通过位线向源极施加第二偏置，使背栅中存储的载流子隧穿通过背栅介质层的减薄部分并因此释放，以在该存储器件中存储第二状态，
其中，晶体管在第一状态下的阈值电压不同于在第二状态下的阈值电压。
21.根据权利要求20所述的方法，其中，所述隧穿包括直接隧穿和/或Fowler-Nordheim隧穿。
22.根据权利要求20所述的方法，还包括：
向漏极施加电压V1；
使晶体管截止；
将位线预充电至不同于电压V1的电压V2；以及
在字线上施加偏置电压使晶体管导通，并检测位线上的电压从V2向V1接近的速度。
23.根据权利要求22所述的方法，其中，晶体管为n型器件，在第一状态下，位线上的电压从V2向V1接近的速度较小，且在第二状态下，位线上的电压从V2向V1接近的速度较大。
CN201310160970.3A 2013-05-03 2013-05-03 存储器件及其制造方法和存取方法 Active CN104134668B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310160970.3A CN104134668B (zh) 2013-05-03 2013-05-03 存储器件及其制造方法和存取方法
US14/888,651 US9735287B2 (en) 2013-05-03 2013-05-30 Memory devices, methods of manufacturing the same, and methods of accessing the same
PCT/CN2013/076482 WO2014176807A1 (zh) 2013-05-03 2013-05-30 存储器件及其制造方法和存取方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310160970.3A CN104134668B (zh) 2013-05-03 2013-05-03 存储器件及其制造方法和存取方法

Publications (2)

Publication Number Publication Date
CN104134668A CN104134668A (zh) 2014-11-05
CN104134668B true CN104134668B (zh) 2017-02-22

Family

ID=51807287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310160970.3A Active CN104134668B (zh) 2013-05-03 2013-05-03 存储器件及其制造方法和存取方法

Country Status (3)

Country Link
US (1) US9735287B2 (zh)
CN (1) CN104134668B (zh)
WO (1) WO2014176807A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406689B2 (en) * 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
CN104425601B (zh) * 2013-08-30 2018-02-16 中国科学院微电子研究所 半导体器件及其制造方法
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
KR20170022481A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9508604B1 (en) * 2016-04-29 2016-11-29 Globalfoundries Inc. Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers
US9806155B1 (en) * 2016-05-05 2017-10-31 International Business Machines Corporation Split fin field effect transistor enabling back bias on fin type field effect transistors
KR102607595B1 (ko) 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108172579B (zh) * 2017-12-27 2019-03-01 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN108493249B (zh) * 2018-03-21 2021-02-02 上海华力集成电路制造有限公司 Soi嵌入式三栅极晶体管及其制造方法
US10847446B2 (en) * 2018-10-24 2020-11-24 Micron Technology, Inc. Construction of integrated circuitry and a method of forming an elevationally-elongated conductive via to a diffusion region in semiconductive material
US11552085B2 (en) * 2020-09-28 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cell and fin arrangements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101068029A (zh) * 2007-06-05 2007-11-07 北京大学 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
DE10303771B3 (de) * 2003-01-30 2004-09-30 Infineon Technologies Ag Stegfeldeffekttransistor (FinFet) und Verfahren zur Herstellung von Stegfeldeffekttransistoren
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US6888199B2 (en) * 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
US7411252B2 (en) * 2005-06-21 2008-08-12 International Business Machines Corporation Substrate backgate for trigate FET
US7960791B2 (en) * 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
US7638843B2 (en) * 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US7646071B2 (en) * 2006-05-31 2010-01-12 Intel Corporation Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
US7619276B2 (en) * 2007-07-30 2009-11-17 International Business Machines Corporation FinFET flash memory device with an extended floating back gate
US20090206405A1 (en) 2008-02-15 2009-08-20 Doyle Brian S Fin field effect transistor structures having two dielectric thicknesses
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
US9922878B2 (en) * 2010-01-08 2018-03-20 Semiconductor Manufacturing International (Shanghai) Corporation Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing
CN102315224B (zh) * 2010-07-07 2014-01-15 中国科学院微电子研究所 使用FinFET的非易失性存储器件及其制造方法
CN102569396B (zh) 2010-12-29 2015-09-23 中国科学院微电子研究所 晶体管及其制造方法
US8716803B2 (en) * 2012-10-04 2014-05-06 Flashsilicon Incorporation 3-D single floating gate non-volatile memory device
US9202931B2 (en) * 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101068029A (zh) * 2007-06-05 2007-11-07 北京大学 一种双鳍型沟道双栅多功能场效应晶体管及其制备方法

Also Published As

Publication number Publication date
WO2014176807A1 (zh) 2014-11-06
US9735287B2 (en) 2017-08-15
CN104134668A (zh) 2014-11-05
US20160104801A1 (en) 2016-04-14

Similar Documents

Publication Publication Date Title
CN104134668B (zh) 存储器件及其制造方法和存取方法
US10256248B2 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
CN105355602B (zh) 三维半导体器件及其制造方法
WO2018231290A1 (en) Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
KR100718255B1 (ko) 디램 장치 및 그 제조 방법
US20110298013A1 (en) Vertical Structure Semiconductor Memory Devices And Methods Of Manufacturing The Same
WO2017142619A1 (en) Integration of word line switches with word line contact via structures
KR20170036878A (ko) 3차원 반도체 메모리 장치
CN105470260A (zh) 三维半导体器件及其制造方法
US20120098048A1 (en) Vertical memory devices and methods of manufacturing the same
US11637119B2 (en) Three-dimensional memory device containing auxiliary support pillar structures and method of making the same
US11672126B2 (en) Three-dimensional memory device and manufacturing method thereof
US20230052477A1 (en) Semiconductor device
JP7462614B2 (ja) 三次元メモリデバイスおよびその製作方法
US20230157028A1 (en) Three-dimensional memory device and manufacturing method thereof
TW202021094A (zh) 立體記憶體件及其製造方法
CN104112748B (zh) 存储器件及其制造方法和存取方法
US11637118B2 (en) Three-dimensional memory device containing auxiliary support pillar structures and method of making the same
US20230389325A1 (en) Memory devices and methods of manufacturing thereof
US11398497B2 (en) Three-dimensional memory device containing auxiliary support pillar structures and method of making the same
CN105514109A (zh) Nand存储串及其制造方法、3d nand存储器
CN104241289B (zh) 存储器件及其制造方法
CN105633141B (zh) Soi器件及其制造方法
CN105633160B (zh) Soi器件及其制造方法
US8921923B2 (en) Method for manufacturing semiconductor memory device and semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant