DE10303771B3

DE10303771B3 - Stegfeldeffekttransistor (FinFet) und Verfahren zur Herstellung von Stegfeldeffekttransistoren

Info

Publication number: DE10303771B3
Application number: DE10303771A
Authority: DE
Inventors: Dirk Manger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2004-09-30
Anticipated expiration: 2023-01-31
Also published as: US7074660B2; US20050014318A1

Abstract

Ein Transistorsteg (2) eines Stegfeldeffekttransistors ist zwischen zwei Kontaktstrukturen (91) angeordnet. Eine den Transistorsteg (2) auf drei Seiten einhüllende Gateelektrode (42) wird vor der Ausbildung der Kontaktstrukturen (91) von den Kontaktstrukturen (91) definierenden Kontaktgräben (32) her durch einen nichtlithographischen Prozess zurückgebildet. Ein Abstand a zwischen der Gateelektrode (42) und den Kontaktstrukturen (91) ist keinen der Überlagerung zweier unabhängiger lithographischer Masken geschuldeten Toleranzen unterworfen. Für eine gegebene Ausdehnung (cdl) der Gateelektrode (42) längs des Transistorstegs (2) lässt sich ein Abstand a zwischen den Kontaktstrukturen (91) minimieren und dadurch die Packungsdichte einer Mehrzahl von Stegfeldeffekttransistoren auf einem Substrat (1) gegenüber herkömmlichen Konzepten deutlich erhöhen.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Stegfeldeffekttransistoren auf einem Substrat sowie einen Stegfeldeffekttransistor.
Stegfeldeffekttransistoren (im Folgenden auch FinFets) sind eine seit längerem bekannte Alternative zu planaren oder vertikalen Feldeffekttransistorstrukturen für Anwendungsbereiche, die Feldeffekttransistoren mit Kanallängen (device length) von weniger als 100 nm erfordern.
In der 1 ist ein Stegfeldeffekttransistor vereinfacht dargestellt. Auf einem Substrat SUB ist ein Steg F aus einem Halbleitermaterial ausgebildet. Der Steg F wird in einem Abschnitt Ch von drei Seiten von einer Gateelektrodenstruktur G eingehüllt. Zwischen der Gateelektrodenstruktur G und dem Steg F ist mindestens im Abschnitt Ch ein in der Figur nicht dargestelltes Gatedielektrikum angeordnet. An den Abschnitt Ch des Stegs F schließen beiderseits Source/Drain-Bereiche S/D, S/D' an. In dem dargestellten Beispiel erweitern sich die Source/Drain-Bereiche S/D, S/D' an beiden Kopfenden des Stegs F, um eine Kontaktierung der Source/Drain-Bereiche zu erleichtern. Daneben sind noch weitere FinFet-Strukturen bekannt, die sich in der Ausbildung der Source/Drain-Bereiche sowie des Steges unterscheiden. Bekannt ist es beispielsweise auch, dass zwischen zwei korrespondierenden Source/Drain-Bereichen eines Stegfeldeffekttransistors mehrere Stege parallel zueinander ausgebildet sind.
Charakteristisches Merkmal von Stegfeldeffekttransistoren ist, dass bereits bei einer niedrigen Gatespannung Majoritätsträger in hohem Grade aus einem Kanalbereich (im Folgenden auch aktives Gebiet), in dem sich im durchgeschalteten Zustand des Stegfeldeffekttransistors ein leitfähiger Kanal ausbildet, entfernt werden. Damit wird im nicht durchgeschalteten Zustand des Stegfeldeffekttransistors ein parasitärer Fluss von Ladungsträgern zu bzw. von den Source/Drain-Bereichen und damit ein Leckstrom über das aktive Gebiet reduziert. Von herkömmlichen planaren und vertikalen Feldeffekttransistorstrukturen bekannte nachteilige Kurzkanaleffekte (short channel effects) treten in geringerem Umfang auf.

Im Aufsatz "FinFET, Scaling to 10 nm Gate-Length", Bin Yu et al., IEDM, 2002, Seiten 251-254, ist ein Verfahren zur Herstellung eines FinFETs angegeben, bei dem Transistorsteg und Gateelektrode in voneinander unabhängigen lithographischen Prozessen strukturiert und anschließend die aus den photolithographischen Prozessen resultierenden Strukturen in ihren Abmessungen reduziert werden. Der Abstand benachbarter Fin-FET-Transistorstrukturen voneinander ist dabei durch die Lithographie-Technologie vorgegeben. Die absoluten Abmessungen der FinFET-Transistorstrukturen werden durch den Reduktionsprozess eingestellt.

Aus der US 6,413,802 B1 ist ein Verfahren zur Herstellung einer FinFET-Struktur mit Spacerstrukturen bekannt, durch die die Gateelektrode des FinFETs von Source/Drain-Kontaktstrukturen beabstandet wird.

Nachteilig an bekannten Konzepten zur Herstellung von Stegfeldeffekttransistoren ist insbesondere, dass die Stegfeldeffekttransistoren gegenüber herkömmlichen planaren oder vertikalen Feldeffekttransistorstrukturen in – bezogen auf die Kanallänge – nur einer relativ geringen Packungsdichte angeordnet werden können. Dies ist insbesondere nachteilig bei einer Anwendung der Stegfeldeffekttransistoren als Auswahltransistoren von kapazitiven Speicherzellen.

Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung von Stegfeldeffekttransistoren zur Verfügung zu stellen, das gegenüber herkömmlichen Konzepten eine höhere Packungsdichte der Stegfeldeffekttransistoren ermöglicht, sowie einem hierdurch hergestellten Stegfeldeffekttransistor zur Verfügung zu stellen, der sich in hoher Packungsdichte anordnen lässt.

Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren sowie durch den im Patentanspruch 18 angegebenen Stegfeldeffekttransistor gelöst.

Gemäß dem erfindungsgemäßen Verfahren zur Herstellung eines Stegfeldeffekttransistors bzw. einer Anordnung von Stegfeldeffekttransistoren wird also zunächst mittels eines ersten Lithographieschrittes auf einem Substrat mindestens ein Ursteg aus einem Halbleitermaterial vorgesehen. Im Folgenden wird entweder durch Aufwachsen oder durch Abscheidung mindestens auf den Längsseiten des Steges eine Gatedielektrikumsschicht vorgesehen. Über der Gatedielektrikumsschicht wird eine Gateelektrodenschicht aus einem leitfähigen Gatelektrodenmaterial angeordnet. Mittels eines zweiten Lithographieschrittes werden Kontaktgräben in den Ursteg eingebracht, durch die der Ursteg in einer Längsrichtung strukturiert wird. Dabei geht aus dem Ursteg mindestens ein Transistorsteg mit einem ersten und im Abstand einer Steglänge dazu mit einem zweiten Kopfende, aus der Gatedielektrikumsschicht ein dem Transistorsteg zugeordnetes Gatedielektrikum und aus der Gateelektrodenschicht eine dem Transistorsteg zugeordnete Gateelektrode hervor. Die Gateelektrode wird nun von beiden Kopfenden her zurückgebildet, so dass sie sich über eine steuerbare Kanallänge entlang der Längsseiten des Transistorstegs erstreckt. Im Transistorsteg wird vom ersten Kopfende her ein erster Source/Drain-Bereich und vom zweiten Kopfende her ein zweiter Source/Drain-Bereich ausgebildet, wobei zwischen den beiden Source/Drain-Bereichen im Transistorsteg ein aktives Gebiet mit einer geometrischen Kanallänge verbleibt. Schließlich wird durch ein Anfüllen der Kontaktgräben der erste Source/Drain-Bereich mit einer ersten Source/Drain-Kontaktstruktur und der zweite Source/Drain-Bereich mit einer zweiten Source/Drain-Kontaktstruktur verbunden.

Gemäß dem erfindungsgemäßen Verfahren erfolgt also eine endgültige Ausbildung der Gateelektrode bezogen auf die Source/Drain-Kontaktstrukturen, bzw. die Ausbildung von Source/Drain-Kontaktstrukturen selbstjustiert zur Gateelektrode.

Der Abstand zwischen der Gateelektrode und den Source/Drain-Kontaktstrukturen ist unabhängig von einem Lithographieschritt. Damit kann auch eine Reserve, die eine maximale lithographiebedingte Abweichung des Abstandes berücksichtigt, gegenüber herkömmlichen Verfahren, bei denen in der Regel die Source/Drain-Kontaktstrukturen in einem von der Gateelektrode unabhängigen Lithographieschritt erzeugt werden, deutlich reduziert werden. Bezogen auf eine gleiche Kanallänge kann der Abstand zwischen der Gateelekrode und den Source/Drain-Kontaktstrukturen deutlich kleiner vorgesehen werden. Eine Mehrzahl benachbarter Stegfeldeffekttransistoren lässt sich so in einer höheren Packungsdichte anordnen.

Werden mittels des ersten Lithographieschrittes eine Mehrzahl nebeneinander angeordneter und parallel verlaufender Urstege ausgebildet, so wird vor der Ausbildung der Gateelektroden die Gateelektrodenschicht in einer Weise vorstrukturiert, dass die Gateelektrodenschicht jeweils in einem Bodenbereich von zwischen den Urstegen ausgebildeten Gräben in voneinander separierte Abschnitte geteilt wird. Dabei wird jedem Ursteg ein isolierter Abschnitt der Gateelektrodenschicht zugeordnet. Auf diese Weise wird die Anzahl der Lithographieschritte vorteilhaft weiter reduziert.

In besonders bevorzugter Weise geht dabei die Gateelektrodenschicht aus einer konformen Abscheidung (conformal deposition) hervor. Das Vorstrukturieren der Gateelektrodenschicht umfasst dann das Vorsehen einer nichtkonformen Maske, durch die mindestens das auf den Urstegen aufliegende Gateelektrodenmaterial abgedeckt wird während das Gateelektrodenmaterial im Bodenbereich der Gräben freigestellt bleibt. Die nichkonforme Maske kann in bekannter Weise etwa durch eine nicht konforme sequentielle Gasphasenabscheidung von Al₂O₃ vorgesehen werden, wobei im Verlauf der einzelnen Zyklen der sequentiellen Gasphasenabscheidung die Grabenwandungen der Gräben jeweils gerichtet von oben her bedeckt und die Zyklen der sequentiellen Gasphasenabscheidung jeweils vor einer Bedeckung des Bodenbereichs abgebrochen werden. Alternativ dazu erfolgt das Vorsehen der nichtkonformen Maske durch eine plasmagestützte Gasphasenabscheidung (plasma enhanced chemical vapor deposition, PECVD) mit hoher Abscheidungsrate. Dabei wird ein Maskenmaterial auf den Urstegen bzw. im oberen Bereich der Gräben in einer höheren Schichtdicke abgeschieden als im Bodenbereich der Gräben. Durch eine anschließende isotrope oder anisotrope Rückbildung wird das Maskenmaterial in der Folge teilweise zurückgebildet, so dass es aus den Bodenbereichen entfernt wird und auf den Urstegen und entlang der Grabenwandungen verbleibt.

Nach dem Aufbringen der Maske wird die Gateelektrodenschicht aus den nicht oder nur in geringer Dicke von der nichtkonformen Maske abgedeckten Bodenbereichen entfernt.

Nach dem Vorstrukturieren der Gateelektrodenschicht kann die nichtkonforme Maske auf der Gateelektrodenschicht verbleiben. Bevorzugt wird die nichtkonforme Maske aber nach dem Vorstrukturieren der Gateelektrodenschicht wieder entfernt.

Die Gatedielektrikumsschicht kann entweder durch Aufwachsen eines Oxids auf dem Halbleitermaterial des Urstegs oder mittels Abscheidung vorgesehen werden.

Weiterhin in bevorzugter Weise wird nach dem Vorstrukturieren der Gateelektrodenschicht und vor dem zweiten Lithographieschritt ein Trenndielektrikum auf die vorstrukturierte Gateelektrodenschicht bzw. die freigestellten Abschnitte der Gatedielektrikumsschicht oder des Substrats aufgebracht.

Das Einbringen der Kontaktgräben in die Urstege im Zuge des zweiten Lithographieschritts erfolgt durch eine maskierte, nichtselektive Ätzung. Der Durchmesser der Kontaktgräben wird dabei so gewählt, dass auch bei einer maximalen Abweichung der zweiten Lithographiemaske bezogen auf die erste, die Urstege ausbildende Lithographiemaske, Transistorstege mit jeweils zwei durch die Kontaktgräben definierten Kopfenden erzeugt werden.

Das Zurückbilden der Gateelektrode erfolgt bevorzugt durch einen selektiv das Gateelektrodenmaterial zurückbildenden Ätzschritt. Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird als Gateelektrodenmaterial dotiertes Polysilizium vorgesehen. Das Gateelektrodenmaterial kann dann in einfacher und bevorzugter Weise durch einen Ätzschritt in einem Cl-Plasma oder einem HBr-Plasma erfolgen.

Um eine unerwünschte Füllung der durch die Zurückbildung des Gateelektrodenmaterials entstandenen Freistellungen (divots) mit einem leitfähigen Material zu verhindern, werden die Freistellungen mit einem Füllmaterial aus einem nichtleitfähigen Material aufgefüllt. Dazu wird etwa Siliziumnitrid mit einem Verfahren mit hoher Kantenbedeckung in einer Dicke abgeschieden, bei der die Freistellungen gerade sicher gefüllt sind. Anschließend wird das Siliziumnitrid isotrop zurückgeätzt und der Ätzvorgang abgebrochen, nachdem in etwa die einfache Schichtdicke des abgeschiedenen Siliziumnitrids entfernt wurde.

Die Ausbildung der Source/Drain-Bereiche im Transistorsteg erfolgt auf bekannte Weise, etwa mittels Schrägimplantation oder einem temporären Einbringen eines dotierten Materials in die Kontaktgräben mit anschließender, gegebenfalls maskierter, Ausdiffusion.

Vor einem Füllen der Kontaktgräben mit einem leitfähigen Material werden diese abschnittsweise durch eine Trennbeschichtung ausgekleidet. Im Bereich der Kopfenden des Transistorstegs bleiben die an die Kontaktgräben angrenzenden Oberflächen der Source/Drain-Bereiche unbeschichtet. Nach einem Füllen der Kontaktgräben mit einem leitfähigen Material ist dann jeweils genau ein Source/Drain-Bereich mit einer im Kontaktgraben vorgesehenen Kontaktstruktur verbunden.

In bevorzugter Weise wird die Trennbeschichtung konform abgeschieden und anschließend einseitig strukturiert.

Ein einseitiges Strukturieren der Trennbeschichtung erfolgt beispielsweise, indem die Trennbeschichtung in der Ätzresistenz durch Schrägimplantation einseitig verändert wird und anschließend die Trennbeschichtung in einem Ätzschritt strukturiert wird, der selektiv zu den veränderten bzw. unveränderten Abschnitten der Trennbeschichtung ist.

Ein Abstand zwischen den Source/Drain-Bereichen im Transistorsteg definiert eine geometrische Kanallänge. Die Ausdehnung der Gateelekrode längs des Transistorstegs definiert eine steuerbare Kanallänge. Erfindungsgemäß wird die geometrische Kanallänge größer oder gleich der steuerbaren Kanallänge vorgesehen, um eine Gate/Drain-Kapazität bzw. eine Gate/Source-Kapazität gering zu halten.

Ein mittels des erfindungsgemäßen Verfahrens hergestellter Stegfeldeffekttransistor unterscheidet sich in vorteilhafter Weise von bekannten Stegfeldeffekttransistoren.

Zunächst weist der erfindungsgemäße Stegfeldeffekttransistor in bekannter Weise einen auf einem Substrat ausgebildeten Transistorsteg auf, der sich zwischen zwei Kopfenden in einer Längsrichtung erstreckt und dessen Längsseiten von einem Gatedielektrikum bedeckt sind. Mindestens abschnittsweise ist auf dem Gatedielektrikum eine Gateelektrode vorgesehen, die sich in Längsrichtung über eine steuerbare Kanallänge erstreckt. Ebenfalls in bekannter Weise sind an den beiden Kopfenden des Transistorstegs des erfindungsgemäßen Stegfeldeffekttransistors Source/Drain-Bereiche ausgebildet. Zwischen den beiden Source/Drain-Bereichen ist über eine geometrische Kanallänge ein aktives Gebiet ausgebildet. Die Source/Drain-Bereiche schließen an jeweils eine korrespondierende Kontaktstruktur an.

Der erfindungsgemäße Stegfeldeffekttransistor weist nun Gatespacerstrukturen auf, die jeweils zwischen der Gateelektrode, dem Gatedielektrikum, einem Trenndielektrikum und den Kontaktstrukturen angeordnet sind und deren Ausdehnung in der Längsrichtung des Transistorstegs in Bezug zu den Kopfenden lithographieunabhängig steuerbar ist. Der Abstand der Gateelektrode zu den Kontaktstrukturen ist beim erfindungsgemäßen Stegfeldeffekttransistor daher gegenüber bekannten Stegfeldeffekttransistoren in vorteilhafter Weise deutlich reduziert.

In bevorzugter Weise ist die geometrische Kanallänge des erfindungsgemäßen Stegfeldeffekttransistors größer oder gleich der steuerbaren Kanallänge.

Nachfolgend wird die Erfindung anhand von Figuren näher erläutert, wobei korrespondierenden Komponenten und Bauteilen gleiche Bezugszeichen zugeordnet sind. Es zeigen:
1 eine vereinfachte, schematische, perspektivische Darstellung einer bekannten Stegfeldeffekttransistorstruktur,
2 einen schematischen Querschnitt senkrecht zu drei nebeneinander angeordneten erfindungsgemäßen Stegfeldeffekttransistoren,
3 eine Draufsicht und einen Querschnitt in Längsrichtung durch einen erfindungsgemäßen Stegfeldeffekttransistor in einer ersten Phase eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
4 eine Draufsicht und einen Querschnitt in Längsrichtung durch einen erfindungsgemäßen Stegfeldeffekttransistor in einer zweiten Phase des Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
5 eine Draufsicht und einen Querschnitt in Längsrichtung durch einen erfindungsgemäßen Stegfeldeffekttransistor in einer dritten Phase des Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
6 eine Draufsicht und einen Querschnitt in Längsrichtung durch einen erfindungsgemäßen Stegfeldeffekttransistor in einer vierten Phase des Ausführungsbeispiels des erfindungsgemäßen Verfahrens und
7 eine Draufsicht und einen Querschnitt in Längsrichtung durch einen erfindungsgemäßen Stegfeldeffekttransistor in einer fünften Phase des Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
8 eine schematische Darstellung eines erfindungsgemäßen Stegfeldeffekttransistors,
9 eine schematische Darstellung eines herkömmlichen Stegfeldeffekttransistors und
10 einen schematischen Vergleich zwischen einer Anordnung mit erfindungsgemäßen Stegfeldeffekttransistoren und einer Anordnung mit Stegfeldeffekttransistoren bekannter Art.
Die 1 wurde bereits eingangs erläutert.
In der 2 ist ein Querschnitt durch drei nebeneinander angeordnete Urstege 2' für gemäß dem erfindungsgemäßen Verfahren hergestellte Stegfeldeffekttransistoren nach dem Aufbringen eines Trenndielektrikums 5 gezeigt. Dabei wurden zunächst durch einen ersten Lithographieschritt nebeneinander angeordnete und parallel verlaufende Urstege 2' auf einem Halbleitersubstrat 1 ausgebildet. Im vorliegenden Ausführungsbeispiel ist das Material der Urstege 2' und das des Halbleitersubstrats 1 monokristallines Silizium.
Auf die Urstege 2' wurde eine konforme Gatedielektrikumsschicht 4' abgeschieden bzw. aufgewachsen. Auf die Gatedielektrikumsschicht 4', die mindestens die Urstege 2' bedeckt, wurde ein Gateelektrodenmaterial abgeschieden. Das Gateelektrodenmaterial bildet dabei zunächst eine unstrukturierte Gateelektrodenschicht. Auf die Gateelektrodenschicht wird eine nicht dargestellte, nichtkonforme Maske aufgebracht. Durch die nichtkonforme Maske (nonconformal mask) werden im Bodenbereich von zwischen den Urstegen 2' ausgebildeten Gräben 31, Abschnitte der Gateelektrodenschicht freigestellt, die in der Folge durch einen Ätzschritt entfernt werden. Die Gateelektrodenschicht wird auf diese Weise vorstrukturiert. Abschnitte der vorstrukturierten Gateelektrodenschicht 41 sind voneinander isoliert und jeweils einem Ursteg 2' zugeordnet. Über die vorstrukturierte Gateelektrodenschicht 41 wird ein Trenndielektrikum 5 aufgebracht.
Die 3b und 3a zeigen den Zustand nach dem Aufbringen des Trenndielektrikums 5 und dem Einbringen von Kontaktgräben 32 in einem Querschnitt längs eines Transistorstegs 2 sowie in einer Draufsicht auf den Transistorsteg 2. Der Transistorsteg 2 geht dabei aus einem Ursteg 2' hervor, in dem die Kontaktgräben 32 mittels eines zweiten Lithographieschrittes eingebracht wurden. Die Kontaktgräben 32 werden dabei im Wesentlichen mit derselben Tiefe vorgesehen, wie die Gräben 31 zwischen jeweils den nebeneinander angeordneten Transistorstegen 2. Die Kontaktgräben 32 werden durch einen nichtselektiven Ätzschritt eingebracht und strukturieren das Trenndielektrikum 5, die vorstrukturierte Gateelektrodenschicht 41, die Gatedielektrikumsschicht 4' und den Ursteg 2' in einer Längsausdehnung des Urstegs 2'. Dabei entsteht aus dem Ursteg 2' der in der Länge durch den Abstand der Kontaktgräben 32 definierte Transistorsteg 2 und aus der Gatedielektrikumsschicht 4' das Gatedielektrikum 4.
In der 4 ist der Zustand eines gemäß dem erfindungsgemäßen Verfahren hergestellten Stegfeldeffekttransistors nach dem Zurückbilden des Gateelektrodenmaterials durch eine selektive, isotrope Ätzung zu einer Gateelektrode 42 dargestellt. Durch die Zurückbildung des Gateelektrodenmaterials sind von den Kontaktgräben 32 her zwischen dem Trenndielektrikum 5 und dem Gatedielektrikum 4 Freistellungen 70 entstanden. Die Tiefe der Freistellungen 70 wird durch die Prozessparameter des Ätzschrittes, nicht aber durch einen Lithographieschritt festgelegt. Eine Ausdehnung der Gateelektrode 42 längs des Transistorsteges 2 ist daher sehr genau einzustellen. Die Ausbildung der Gateelektrode 42 erfolgt symmetrisch zu den Kontaktgräben 32. Zur Ausbildung der Gateelektrode 42 ist kein eigener Lithographieschritt notwendig. Der Abstand der Kontaktgräben 32 zueinander kann daher unabhängig von Lithographietoleranzen in Abhängigkeit einer benötigten Kanallänge minimiert werden.
In der 5 ist der Zustand des erfindungsgemäß herstellten Stegfeldeffekttransistors nach dem Füllen der Freistellungen 70 mit einem Isolatormaterial dargestellt, wobei das Isolatormaterial Gatespacerstrukturen 71 ausbildet (divot fill). Das Füllen der Freistellungen 70 erfolgt etwa mittels einer konformen Abscheidung und einem anschließenden isotropen Rückätzen des Isolatormaterials.
Durch Implantation erfolgt anschließend die Ausbildung von Source/Drain-Bereichen 8 an den Kopfenden des Transistorstegs 2. Dabei erstrecken sich die Source/Drain-Bereiche 8 maximal bis zu einer mit der Gateelektrode 42 korrespondierenden Tiefe von den Kopfenden her in den Transistorsteg 2 hinein. Der Zustand eines erfindungsgemäß hergestellten Stegtransistors nach der Ausbildung der Source/Drain-Bereiche 8 ist in der 6 dargestellt. Nach dem Ausbilden der Source/Drain-Bereiche 8 werden die Kontaktgräben 32 abschnittsweise mit einer Trennbeschichtung 9 ausgekleidet. Dies erfolgt beispielsweise durch eine konforme Abscheidung der Trennbeschichtung 9 und eine anschließende einseitige Strukturierung. Die Trennbeschichtung 9 wird in einer Weise in die Kontaktgräben 32 eingebracht, dass wesentliche Abschnitte mindestens einer der anschließenden Source/Drain-Bereiche 8 nicht bedeckt sind. Schließlich werden die Kontaktgräben 32 mit einem leitfähigen Kontaktmaterial gefüllt, so dass in den Kontaktgräben 32 Teilbereiche von Kontaktstrukturen 91 formiert werden. Den Zustand eines erfindungsgemäß hergestellten Stegfeldeffekttransistors nach dem Einbringen des leitfähigen Kontaktmaterials in die Kontaktgräben 32 zeigen die Zeichnungen der 7.
Im Vergleich der 8 mit der 9 wird die erfindungsgemäße Optimierung des Abstands zwischen der Gateelektrode 42 und den Source/Drain-Bereichen 8 bzw. den Kontaktstrukturen 91 der Source/Drain-Bereiche 8 deutlich. In der 8 ist ein erfindungsgemäßer Stegfeldeffekttransistor mit den für die nachfolgenden Erläuterungen wesentlichen Komponenten stark vereinfacht dargestellt. Ein zwischen Kontaktstrukturen 91 angeordneter Transistorsteg 2 wird auf drei Seiten von einer Gateelektrode 42 umhüllt. Ein Abstand A zwischen den Kontaktstrukturen 91 wird durch eine die Kontaktstrukturen 91 definierende erste lithographische Maske vorgegeben. Der Abstand a zwischen der Gateelektrode 42 und den Kontaktstrukturen 91 wird lithographieunabhängig durch die Prozessführung eines Ätzschrittes bestimmt. Die Ausdehnung der Gateelektrode 42 in Längsrichtung des Transistorstegs 2 bestimmt eine steuerbare Kanallänge cdl des erfindungsgemäßen Stegfeldeffekttransistors.
Dagegen ist die Gateelektrode 42 eines in 9 dargestellten herkömmlichen Stegfeldeffekttransistors in ihrer Ausdehnung längs dem Transistorsteg 2 durch eine weitere, die Gateelektrode 42 definierende lithographische Maske bestimmt. Fertigungsbedingt lassen sich die beiden lithographischen Masken nicht in idealer Weise gegeneinander justieren, so dass der Abstand A' zwischen den Kontaktstrukturen 91 bei einer vorgegebenen steuerbaren Kanallänge cdl so zu wählen ist, dass auch unter ungünstigsten Fehlerbedingungen, also einem maximalen lithographischen Versatz Δ1, der Mindestabstand a zwischen der Gateelektrode 42 und den Kontaktstrukturen 91 gewahrt bleibt.
Um in einem Produktionsumfeld für eine Massenfertigung von Halbleitereinrichtungen sichere Produktsbedingungen sicherzustellen, sind daher Maskenlayouts für lithographische Verfah ren in der Regel so vorzusehen, dass ein maximaler lithographischer Versatz Δ1 von einem 0,4fachen der minimalen Strukturgröße F zweier lithographischer Masken des photolithographischen Verfahrens tolerierbar ist.
Bei gleicher steuerbarer Kanallänge cdl muss daher lithographiebedingt der Abstand A' zwischen den Kontaktstrukturen 91 der 9 deutlich größer vorgesehen werden als der Abstand A zwischen den Kontaktstrukturen 91 der B.
Bei Kanallängen von weniger als 50 nm ergibt sich erfindungsgemäß bei derzeit für diese Strukturgrößen üblichen Lithographietechniken für erfindungsgemäße Stegfeldeffekttransistoren eine gegenüber bekannten Stegfeldeffekttransistoren um etwa den Faktor 1,4 höhere maximale Packungsdichte, wenn als Abstand der Kontaktstrukturen bzw. der Stegfeldeffekttransistoren zueinander jeweils etwa die minimale Strukturgröße F gewählt wird.
Dies trifft inbesondere bei der Verwendung der Stegfeldeffekttransistoren als Auswahltransistoren von 1T1C-Speicherzellen zu. Die für diese Art von Speicherzellen üblichen Layouts (z.B. das Checkerboard-Layout) lassen sich mit dem erfindungsgemäßen Stegfeldeffekttransistoren in gleicher Weise in höherer Packungsdichte realisieren. Dabei wird etwa der Speicherkondensator der Speicherzelle als Grabenkondensator (trench capacitor) unterhalb jeweils einer der Kontaktgräben des Stegfeldeffekttransistors ausgebildet und mit dessen Source/Drain-Bereich verbunden, während eine dem zweiten Source/Drain-Bereich des Stegfeldeffekttransistors zugeordnete Kontaktstruktur eine Verbindung zu einer Datenleitung (bit line) vermittelt.
In der 10 ist oben eine dichtest mögliche Anordnung zweier in Längsrichtung benachbarter Stegfeldeffekttransistoren bekannter Art und unten die entsprechende Anordnung zweier erfindungsgemäßer Stegfeldeffekttransistoren mit gleicher steuerbaren Kanallänge cdl jeweils in Bezug zu einer minimalen Strukturgröße F gezeigt. Die Stegfeldeffekttransistoren, von denen jeweils Source/Drain-Bereiche 8, Gatespacerstrukturen 71 und Gateelektrode 42 schematisch dargestellt sind, sind jeweils zwischen zwei Kontaktstrukturen 91 angeordnet. Bei gleichem Abstand der Stegfeldeffekttransistoren zueinander ermöglichen die erfindungsgemäßen Stegfeldeffekttransistoren eine um etwa 30% dichtere Anordnung, da die Kontaktstrukturen 91 erfindungsgemäß im Abstand etwa der Strukturgröße F angeordnet werden können.

1: Substrat
2: Transistorsteg
2': Ursteg
31: Graben
32: Kontaktgraben
4: Gatedielektrikum
4': Gatedielektrikumsschicht
40: Gateelektrodenschicht
41: vorstrukturierte Gateelektrodenschicht
42: Gateelektrode
5: Trenndielektrikum
70: Freistellung
71: Gatespacerstruktur
8: Source/Drain-Bereich
9: Trennbeschichtung
91: Kontaktstruktur
cdl: steuerbare Kanallänge
gdl: geometrische Kanallänge
SUB: Substrat
A: Kontaktabstand
A': Kontaktabstand
a: minimaler Abstand Gateelektrode/Kontaktstruktur
Δ1: maximaler lithographischer Versatz
S/D: Source/Drain-Bereich
G: Gate
F: Steg
Ch: Bodybereich

Claims

Verfahren zur Herstellung von Stegfeldeffekttransistoren, wobei – auf einem Substrat (1) mittels eines ersten Lithographieschrittes mindestens ein Ursteg (2') aus einem Halbleitermaterial vorgesehen wird, – auf den Längsseiten des Urstegs (2') eine Gatedielektrikumsschicht (4) vorgesehen wird, – auf der Gatedielektrikumsschicht (4) eine Gateelektrodenschicht (40) aus einem leitfähigen Gateelektrodenmaterial angeordnet wird, – mittels eines zweiten Lithographieschrittes den Ursteg (2') in einer Längsrichtung strukturierende Kontaktgräben (32) vorgesehen werden, so dass aus dem Ursteg (2') mindestens ein Transistorsteg (2) mit einem ersten und im Abstand einer Steglänge dazu einem zweiten Kopfende und aus der Gateelektrodenschicht (40) eine dem Transistorsteg (2) zugeordnete Gateelektrode (42) hervorgeht, – die Gateelektrode (42) von beiden Kopfenden her bis auf eine steuerbare Kanallänge (cdl) zurückgebildet wird, – im Transistorsteg (2) von den beiden Kopfenden her jeweils ein Source/Drain-Bereich (8) ausgebildet wird und – die Source/Drain-Bereiche (8) mit Source/Drain-Kontaktstrukturen (91) aus einem leitfähigem Kontaktmaterial verbunden werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass mittels des ersten Lithographieschritts eine Mehrzahl nebeneinander angeordneter und parallel verlaufender Urstege (2') ausgebildet werden und vor der Ausbildung der Gateelektroden (42) die Gateelektrodenschicht (40) vorstrukturiert wird, wobei die Gateelektrodenschicht (40) jeweils in einem Bodenbereich von zwischen den Urstegen (2') gebildeten Gräben (31) in voneinander separierte und jeweils einem der Urstege (2') zugeordnete Abschnitte unterteilt wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Gateelektrodenschicht (40) aus einer konformen Abscheidung hervorgeht und das Vorstrukturieren der Gateelektrodenschicht (40) folgende Schritte umfasst: – Vorsehen einer nichtkonformen Maske, durch die mindestens das auf den Urstegen (2') aufliegende Gateelektrodenmaterial abgedeckt wird und mindestens jeweils der Bodenbereich der Gräben (31) freigestellt bleibt und – Entfernen von Abschnitten der Gateelektrodenschicht (40) aus den von der Maske nicht abgedeckten Bodenbereichen.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Vorsehen der nichtkonformen Maske folgende Schritte umfasst: – nicht konformes Abscheiden eines Maskenmaterials, wobei das Maskenmaterial jeweils im Bodenbereich der Gräben (31) mit einer geringeren Schichtdicke abgeschieden wird als auf den Urstegen (2') und – isotropes oder anisotropes Rückbilden des Maskenmaterials, so dass das Maskenmaterial jeweils aus dem Bodenbereich der Gräben (3l) entfernt wird und auf den Urstegen (2') verbleibt.
Verfahren nach einem der Anspruch 3 oder 4, dadurch gekennzeichnet, dass die nichtkonforme Maske nach dem Vorstrukturieren der Gatelektrodenschicht (40) entfernt wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass nach dem Vorstrukturieren der Gateelektrodenschicht (40) und vor dem zweiten Lithographieschritt ein erstes Trenndielektrikum (5) auf die vorstrukturierte Gateelektrodenschicht (41) aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Einbringen der Kontaktgräben (32) im Zuge des zweiten Lithographieschritts durch einen nichtselektiven Ätzschritt erfolgt.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Zurückbilden der Gateelektrode (42) einen selektiv das Gatelektrodenmaterial zurückbildenden Ätzschritt beinhaltet.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass als Gateelektrodenmaterial dotiertes Polysilizium vorgesehen wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Gateelektrodenmaterial durch einen Ätzschritt in einem Cl-Plasma oder einem HBr-Plasma zurückgebildet wird.
Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass durch die Zurückbildung des Gateelektrodenmaterials entstandene Freistellungen (70) mit einem Füllmaterial aufgefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Source/Drain-Bereiche (8) im Transistorsteg (2) mittels Implantation erzeugt werden.
Verfahren nach einem der Ansprüche 2 bis 12, dadurch gekennzeichnet, dass die Kontaktgräben (32) mindestens teilweise durch eine Trennbeschichtung (9) ausgekleidet werden, wobei mittels der Trennbeschichtung (9) mit Ausnahme jeweils eines an einen der Kontaktgräben (32) anschließenden Source/Drain-Bereichs (8) mindestens alle den jeweiligen Kontaktgraben (32) anschließenden leitfähigen Abschnitte abgedeckt werden.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Trennbeschichtung (9) konform aufgebracht und anschließend einseitig strukturiert wird.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Trennbeschichtung (9) durch Schrägimplantation einseitig in ihrer Ätzresistenz verändert und anschließend eine bezogen auf veränderte und unveränderte Abschnitte der Trennbeschichtung (9) selektive Ätzung durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Kontaktgräben (32) mit leitfähigem Material gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass eine geometrische Kanallänge (gdl) eines zwischen den beiden Source/Drain-Bereichen (8) gebildeten Kanalbereichs größer oder gleich der steuerbaren Kanallänge (cdl) vorgesehen wird.
Stegfeldeffekttransistor mit einem auf einem Substrat (1) ausgebildeten und sich zwischen zwei Kopfenden in einer Längsrichtung erstreckenden Transistorsteg (2), wobei – mindestens zwei der Längsseiten des Transistorstegs (2) von einem Gatedielektrikum (4) bedeckt sind, auf dem Gatedielektrikum (4) mindestens abschnittsweise eine sich in der Längsrichtung über eine steuerbare Kanallänge (cdl) erstreckende Gateelektrode (42) vorgesehen ist, – an den beiden Kopfenden des Transistorstegs (2) jeweils ein Source/Drain-Bereich (8) und zwischen den beiden Source/Drain-Bereichen (8) ein Kanalbereich mit einer geometrischen Kanallänge (gdl) ausgebildet ist und – die Source/Drain-Bereiche (8) jeweils an Kontaktstrukturen (91) angeschlossen sind, gekennzeichnet durch von jeweils der Gateelektrode (42), dem Gatedielektrikum (4), einem Trenndielektrikum (5) und einer der Kontaktstrukturen (91) begrenzte Gatespacerstrukturen (71), deren Ausdehnung in der Längsrichtung des Transistorstegs (2) in Bezug zu den Kontaktstrukturen (91) lithographieunabhängig steuerbar ist.
Stegfeldeffekttransistoren nach Anspruch 18, dadurch gekennzeichnet, dass die geometrische Kanallänge (gdl) größer oder gleich der steuerbaren Kanallänge (cdl) ist.