DE19742397C2 - Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben - Google Patents
Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von GräbenInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel
lung einer Halbleiterstruktur, und insbesondere ein Verfahren
zur Herstellung einer Halbleiterstruktur auf einer Hauptflä
che eines Substrat mit einer Mehrzahl von Gräben mit entspre
chenden Grabenkronen, Grabenböden und Grabenwänden.
Obwohl prinzipiell auf die verschiedensten Halbleiterstruktu
ren anwendbar, werden die vorliegende Erfindung und die ihr
zugrundeliegende Problematik anhand einer Festwert-Speicher
zellenanordnung mit vertikalen MOS-Transistoren beschrieben.
Aus der DE 195 10 042 C2 ist eine Festwert-Speicherzellen-an
ordnung bekannt, bei der in einer Hauptfläche des Halbleiter
substrates Längsgräben vorgesehen sind, die im wesentlichen
parallel zu den Zeilen verlaufen. Quer zu den Zeilen verlau
fen die Wortleitungen, die jeweils mit den Gateelektroden von
entlang unterschiedlichen Zeilen angeordneten MOS-Transisto
ren der Speicherzellen verbunden sind.
Durch solch eine Festwert-Speicherzellenanordnung mit paral
lelen Längsgräben ist es möglich, die Projektion der Spei
cherzellen auf die Hauptfläche um bis zu 50% zu reduzieren.
So kann eine Packungsdichte von 3,125 Bit/µm2 bei einer mini
malen photolithograpischen Strukturbreite von 0,4 µm erzielt
werden.
Die DE 195 14 834 C1 schlägt vor, bei solch einer Festwert-
Speicherzellenanordnung Speicherzellen vorzusehen, welche ei
nen vertikalen MOS-Transistor aufweisen, der zwischen einer
Grabenkrone und einem Grabenboden über eine dazwischenlie
gende Grabenwand verläuft. Dabei liegt der Sourcebereich auf
der Grabenkrone, der Kanalbereich auf der Grabenwand und der
Drainbereich auf dem Grabenboden. Zwischen den vertikalen
Grabenwänden und dem Polysilizium der Wortleitungen befindet
sich ein Gateoxid über dem Kanalbereich des vertikalen MOS-
Transistors, also der Grabenwand.
Zur Herstellung der vertikalen MOS-Transistoren werden die
Gräben zunächst mit elektrisch isolierendem Material gefüllt.
Dann wird entsprechend des gewünschten Informationsmusters
der Festwert-Speicherzellenanordnung das isolierende Material
in den Gräben in Form vertikaler Löcher, sogenannter Program
mierlöcher, entlang der Grabenkanten entfernt. Schließlich
werden die Löcher nach einer Gateoxidation mit dem Polysili
zium der Wortleitungen gefüllt. Die Justierung der Program
mierlochmaske und das Ätzen der Löcher sind bei diesem Prozeß
äußerst kritisch.
Die DE 196 09 678 A1 offenbart die Herstellung der Source- und
Drainbereiche der vertikalen MOS-Transistoren durch senk
rechte Implantation parallel zu den Grabenwänden vorzunehmen.
Es ist möglich, die Programmierung der vertikalen MOS-Transi
storen über die Einstellung der Einsatzspannungen durch
schräge Implantation von geeigneten Dotierstoffen in den Ka
nalbereich vorzunehmen. Eine solche Implantation kann die
Einsatzspannung des vertikalen Transistors derart verschie
ben, daß er bei den verwendeten Gate-Spannungen nicht öffnet.
Die Implantation kann unter Verwendung einer jeweiligen Lack
maske in zwei Schritten erfolgen, einmal für die rechten und
einmal für die linken Grabenwände.
Die der vorliegenden Erfindung zugrundeliegende Problematik
besteht allgemein darin, daß einerseits die schräge Implanta
tion zur Dotierung der Kanalbereiche die Source- und Drainbe
reiche auf den waagrechten Grabenkronen und Grabenböden und
andererseits die senkrechte Implantation zur Dotierung der
Source- und Drainbereiche die Kanalbereiche auf den senkrech
ten Grabenwänden möglichst wenig beeinflussen soll. Zudem
soll der Prozeß möglichst unaufwendig sein, d. h. wenige Mas
kenebenen aufweisen.
Momentan findet sich im Stand der Technik ein prinzipieller
Ansatz zur Lösung dieses Problems, nämlich die Bereitstellung
einer einzigen Lackmaske zur Implantation beider Grabenwände,
wie in der DE 19 63 050 A1 offenbart.
Fig. 6 stellt eine schematische Darstellung zur Illustration
der Problematik beim Stand der Technik der DE 196 30 050 A1
dar.
In Fig. 6 bezeichnet 1 ein Halbleiter-Substrat mit einer
Mehrzahl von Gräben 2, 3, 4 mit entsprechenden Grabenkronen
5a, 5b, 5c, 5d; Grabenböden 2a, 3a, 4a und Grabenwänden 2b,
2c; 3b, 3c; 4b, 4c. Auf dem Halbleiter-Substrat 1 befindet
sich eine Lackmaske 70, welche die Löcher 2, 3, 4 teilweise
ausfüllt und über die Grabenkronen 5b, 5c übersteht. A be
zeichnet die Hauptflächennormale des Halbleiter-Substrats 1.
Wie durch die Pfeile in Fig. 6 dargestellt, kann eine schräge
Implantation unter einem maximalen Winkel α zur Hauptflä
chennormalen durchgeführt werden, ohne daß es eine Abschat
tung der Grabenwände 2b, 3b durch die Lackmaske 70 gibt. Für
eine schräge Implantation der Grabenwand 4c unter einem Win
kel -α gilt dasselbe.
Als nachteilhaft bei dem obigen bekannten Ansatz hat sich die
Tatsache herausgestellt, daß die Dicke des Lacks, in den die
Lackmaske 70 belichtet wird, größer ist als die gewünschte
Grabentiefe bzw. Grabenbreite.
Zusammen mit den zu berücksichtigenden Kantanlagefehlern der
Phototechnik führt dies dazu, daß bei der schrägen Implanta
tion der Grabenwände der Winkel, unter dem implantiert wird,
relativ steil, d. h. gering zur Hauptflächennormalen des Halb
leiter-Substrats 1, sein muß, um die zu implantierenden Gra
benwände ohne Abschattung durch die Lackmaske zu erreichen.
Aufgrund der damit verbundenen geringeren Projektion der im
plantierten Flächendosis auf die vertikale Wand verlängert
sich die Implantationszeit. Außerdem gerät duch die hohe Im
plantationsdosis zuviel Dotierstoff in die ungeschützten
waagrechten Grabenkronen- und Grabenbödenbereiche.
Um flachere Winkel zu erreichen, müssen die Lackstöpsel, die
die nicht zu implantierenden Kanäle schützen sollen, in Rich
tung senkrecht zu den Gräben die phototechnisch minimal er
reichbare Breite aufweisen. Die Phototechnik wird dadurch
kritisch. Außerdem sind die einzelnen Lackstöpsel mechanisch
instabil.
Die Problematik der Abschattung durch die Photomaske bei
schräger Implantation ist auch bei dem in der DE 42 14 923 C2
beschriebenen Verfahren nicht gelöst.
Daher ist es Aufgabe der vorliegenden Erfindung, ein verbes
sertes Verfahren zur Herstellung der eingangs erwähnten Halb
leiterstruktur anzugeben, welches eine sichere Abdeckung
nicht zu implantierender Bereiche gewährleistet, photolitho
graphisch weniger kritisch und ökonomisch durchführbar ist.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1
angegebene Verfahren gelöst, also durch ein Verfahren zur
Herstellung einer Halbleiterstruktur auf einer Hauptfläche
eines Substrats mit einer Mehrzahl von Gräben mit
entsprechenden Grabenkronen, Grabenböden und Grabenwänden,
welches die Schritte aufweist:
- - Bilden von Spacern an den Grabenwänden;
- - Entfernen vorbestimmter Spacer zum Freilegen entsprechender Grabenwände; und
- - Durchführen einer Implantation unter einem vorbestimmten zweiten Winkel zur Hauptflächennormalen zum Ausbilden entsprechender zweiter Leitungsgebiete in entsprechenden freigelegten Grabenwänden.
Das erfindungsgemäße Verfahren weist gegenüber den bekannten
Lösungsansätzen den Vorteil auf, daß es verschiedene Lei
tungsgebiete unter Verwendung ein und derselben Hartmaske,
d. h. den Spacern, implantiert werden können, also die Anzahl
der Photoschritte reduziert ist.
Die der vorliegenden Erfindung zugrundeliegende allgemeine
Idee besteht darin, daß anstelle der üblichen phototechnisch
kritischen Lackmaske eine entsprechend strukturierte Hart
maske verwendet wird, welche nicht über die Hauptfläche vor
steht.
In den Unteransprüchen finden sich vorteilhafte Weiterbildun
gen und Verbesserungen des in Anspruch 1 angegebenen Verfah
rens.
Gemäß einer bevorzugten Weiterbildung werden die Spacer be
lassen. Es wird dann eine Implantation unter einem ersten
Winkel zum Ausbilden entsprechender erster Leitungsgebiete in
den Grabenkronen und/oder Grabenböden durchgeführt.
Gemäß einer weiteren bevorzugten Weiterbildung wird der erste
Winkel als im wesentlichen 0° zur Hauptflächennormalen ge
wählt.
Gemäß einer weiteren bevorzugten Weiterbildung werden vorbe
stimmte Spacer zum Freilegen entsprechender Grabenwände nach
Durchführen der Implantation unter dem ersten Winkel ent
fernt. Dann wird eine weiteren Implantation unter einem zwei
ten Winkel zur Hauptflächennormalen zum Ausbilden entspre
chender zweiter Leitungsgebiete in entsprechenden freigeleg
ten Grabenwänden durchgeführt. Hierbei dienen also zunächst
alle Spacer für die Implantation unter dem ersten Winkel als
Maske und dann ein Teil der, d. h. die nicht entfernten,
Spacer für die Implantation unter dem zweiten Winkel als
Maske.
Gemäß einer weiteren bevorzugten Weiterbildung werden vorbe
stimmte Spacer zum Freilegen entsprechender Grabenwände vor
jeglichem Implantieren entfernt. Dann wird eine Implantation
unter einem zweiten Winkel zur Hauptflächennormalen zum Aus
bilden entsprechender zweiter Leitungsgebiete in entsprechen
den freigelegten Grabenwänden durchgeführt. Dabei können die
ersten Leitungsgebiete auch durch andere gängige Halbleiter
verfahren hergestellt werden.
Gemäß einer weiteren bevorzugten Weiterbildung wird der
zweite Winkel derart zur Hauptflächennormalen gewählt, daß
gerade noch keine Abschattung der freigelegten Grabenwände
auftritt. Hier zeigt sich ein weiterer Vorteil des erfin
dungsgemäßen Verfahrens, nämlich daß der zulässige Implanta
tionswinkel für die Implantation unter dem zweiten Winkel nur
noch durch das Aspektverhältnis des Grabens bestimmt ist,
d. h. durch das Verhältnis Tiefe/Breite. Somit ist eine we
sentlich flachere und daher effizientere Programmierung mög
lich.
Gemäß einer weiteren bevorzugten Weiterbildung weist die
Halbleiterstruktur vertikale MOS-Transistoren auf, deren
Sourcebereich an einer jeweiligen Grabenkrone oder einem je
weiligen Grabenboden, deren Kanalbereich an einer jeweiligen
Grabenwand und dessen Drainbereich an einem jeweiligen Gra
benboden oder an einer jeweiligen Grabenkrone liegt.
Gemäß einer weiteren bevorzugten Weiterbildung sind die er
sten Leitungsgebiete die Source- und/oder Drainbereiche.
Gemäß einer weiteren bevorzugten Weiterbildung sind die zwei
ten Leitungsgebiete die Kanalbereiche.
Gemäß einer weiteren bevorzugten Weiterbildung werden die
vorbestimmten Spacer jeweils von beiden Gräbenwänden der be
treffenden Gräben entfernt.
Gemäß einer weiteren bevorzugten Weiterbildung weist der
Schritt des Entfernens vorbestimmter Spacer folgende Schritte
auf: Belacken des Substrates mit den Gräben; Belichten des
Lacks an entsprechenden Stellen über eine Maske; Entwickeln
und Entfernen des entwickelten Lacks; Herausätzen der freige
legten Spacer und Entfernen des übrigen Lacks.
Gemäß einer weiteren bevorzugten Weiterbildung wird eine
Maske verwendet, welche Löcher mit einem Durchmesser in senk
rechter Richtung zu den Gräben aufweist, der ungefähr 2B be
trägt, wobei B die Grabenbreite ist, und die Löcher über der
Grabenmitte zentriert werden.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Gra
benbreite B die phototechnisch minimal erzeugbare Struktur
breite F.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Im
plantation unter dem zweiten Winkel nur für jeweils eine der
Grabenwände der freigelegten Gräben durchgeführt wird.
Gemäß einer weiteren bevorzugten Weiterbildung werden zur Im
plantation der jeweils anderen der Grabenwände die restlichen
Spacer nach der oder den Implantationen entfernt und wird das
Bilden und Entfernen der entsprechenden Spacer erneut durch
geführt und wird eine Implantation unter einem dritten Winkel
durchgeführt. Der dritte Winkel ist dann zweckmäßigerweise
der negative Winkel des zweiten Winkels.
Gemäß einer weiteren bevorzugten Weiterbildung weist das Bil
den von den Spacern an den Grabenwänden folgende Schritte
auf: Abscheiden einer Siliziumdioxidschicht einer vorbestimm
ten Dicke; und anisotropes Trockenätzen der Siliziumdioxid
schicht.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Sili
ziumdioxidschicht eine TEOS-Schicht, und zwar vorzugsweise
von ungefähr 30 bis 100 nm Dicke.
Gemäß einer weiteren bevorzugten Weiterbildung weist das Bil
den von den Spacern an den Grabenwänden folgende Schritte
auf: Abscheiden einer Siliziumnitridschicht einer vorbestimm
ten Dicke; und anisotropes Trockenätzen der Siliziumnitrid
schicht.
Gemäß einer weiteren bevorzugten Weiterbildung wird das an
isotrope Trockenätzen mit CHF3/O2-Plasma durchgeführt.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen
dargestellt und in der nachfolgenden Beschreibung näher er
läutert.
Es zeigen:
Fig. 1 bis 4
eine schematische Darstellung verschiedener
Schritte bei der Durchführung einer ersten Ausfüh
rungsform des erfindungsgemäßen Verfahrens;
Fig. 5 eine schematische Darstellung einer zweiten Ausfüh
rungsform des erfindungsgemäßen Verfahrens; und
Fig. 6 eine schematische Darstellung zur Illustration der
Problematik beim Stand der Technik.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder
funktionsgleiche Elemente.
Fig. 1 bis 4 zeigen eine schematische Darstellung verschiede
ner Schritte bei der Durchführung einer ersten Ausführungs
form des erfindungsgemäßen Verfahrens.
In Fig. 1 ist eine Substrat 1 mit einer Mehrzahl von Gräben
2, 3, 4 mit entsprechenden Grabenkronen 5a, 5b, 5c, 5d; Gra
benböden 2a, 3a, 4a und Grabenwänden 2b, 2c; 3b, 3c; 4b, 4c
gezeigt, wobei die Gräben eine Breite B und eine Tiefe T auf
weisen. Die Gräben 2, 3, 4 weisen einen streifenförmigen
Querschnitt parallel zur Hauptfläche des Substrats 1 auf.
Ihre Breite B beträgt üblicherweise 0,2-0,6 µm, ihre Länge
100-150 µm und ihre Tiefe T 0,4-0,8 µm. Der Abstand von
Graben zu Graben beträgt ebenfalls typischerweise 0,2-0,6
µm.
In dem so gestalteten Substrat 1 soll nun eine Halbleiter
struktur mit vertikalen MOS-Transistoren gebildet werden, de
ren Sourcebereich an einer jeweiligen Grabenkrone oder einem
jeweiligen Grabenboden, deren Kanalbereich an einer jeweili
gen Grabenwand und dessen Drainbereich an einem jeweiligen
Grabenboden oder an einer jeweiligen Grabenkrone liegt.
Wie in Fig. 2 dargestellt, werden an den senkrechten Graben
wänden 2b, 2c; 3b, 3c; 4b, 4c Spacer aus SiO2 erzeugt. Dies
geschieht zweckmäßigerweise durch konforme Abscheidung einer
SiO2-Schicht in einem TEOS-Verfahren in einer Schichtdicke
von beispielsweise 30 bis 100 nm und anschließendes anisotro
pes Trockenätzen mit CHF3/O2-Plasma.
Als nächstes folgt der Schritt des Entfernens vorbestimmter
Spacer 6c, 6d als Vorbereitung für eine schräge Implanta
tion. Dazu erfolgt ein Belacken des Substrates 1 mit Photo
lack 7. Mittels einer Maske 8 findet dann ein Belichten des
Lacks 7 durch Löcher 9 in der Maske 8 an den entsprechenden
Stellen statt.
Im in Fig. 3 gezeigten Ausführungsbeispiel wird eine Maske 8
verwendet, welche solche Löcher 9 mit einem Durchmesser in
senkrechter Richtung zu den Gräben aufweist, der ungefähr 2B
beträgt, wobei B die Grabenbreite ist und die Löcher 9 über
der Grabenmitte zentriert werden. Dabei ist die Grabenbreite
B die phototechnisch minimal erzeugbare Strukturbreite F.
Darauf folgt ein Entwickeln und Entfernen des Lacks nach üb
lichen Halbleiter-Verfahrenstechniken, wonach Lackstöpsel in
den Gräben 2, 4 mit den nicht zu entfernenden Spacern 6a, 6b;
6e, 6f zurückbleiben.
Schließlich erfolgt ein Herausätzen der freigelegten Spacer
6c, 6d, und zwar beispielsweise durch einen HF-Dip, und da
nach ein Entfernen des übrigen Lacks. Nunmehr ist eine für
die schräge Implantation geeignete Hartmaske fertiggestellt.
Als nächstes erfolgt, wie in Fig. 4 dargestellt, eine Implan
tation unter dem Winkel α" zur Hauptflächennormalen für je
weils eine der Grabenwände, also hier der Grabenwand 3b. Der
Winkel α" wird dabei derart zur Hauptflächennormalen ge
wählt, daß gerade noch keine Abschattung der freigelegten
Grabenwand 3b auftritt. Deutlich erkennbar ist, daß der Win
kel α" beim erfindungsgemäßen Verfahren wesentlich größer
gewählt werden kann als der entsprechende Winkel α beim bis
her üblichen Verfahren mit der Lackmaske gemäß Fig. 6.
Zur Implantation der jeweils anderen der Grabenwände werden
die restlichen Spacer 6a, 6b; 6c, 6d nach der Implantation
entfernt. Dann erfolgt das Bilden und Entfernen der entspre
chenden Spacer erneut, um eine Hartmaske für die zu implan
tierenden rechten Grabenwände herzustellen.
Schließlich erfolgt in analoger Weise eine Implantation unter
einem Winkel -α".
Somit sind die Grabenwände als Kanalbereiche der vertikalen
MOS-Transistoren fertiggestellt. Die Ausbildung der Source-
und Drainbereiche auf den Grabenkronen bzw. Grabenböden er
folgt bei der ersten Ausführungsform entweder durch ein übli
ches Verfahren, z. B. durch ein Diffusionsverfahren, oder
durch eine zweite Ausführungsform des erfindungsgemäßen Ver
fahrens, welche nachstehend mit Bezug auf Fig. 5 erläutert
wird.
Fig. 5 illustriert eine schematische Darstellung einer zwei
ten Ausführungsform des erfindungsgemäßen Verfahrens, wobei
die Spacer 6a, 6b; 6c; 6d; 6e, 6f alle nach ihrer Bildung be
lassen werden.
Es erfolgt dann unter Verwendung der Spacer als Hartmaske ein
Durchführen einer Implantation unter einem Winkel α' zum
Ausbilden den Source- und Drainbereichen entsprechender er
ster Leitungsgebiete in den Grabenkronen und Grabenböden. Der
Winkel α' wird dabei als im wesentlichen 0° zur Hauptflä
chennormalen gewählt. Die Grabenwände sind alle durch die
Spacer 6a, 6b; 6c; 6d; 6e, 6f geschützt.
Es sei bemerkt, daß es bei dieser Vorgehensweise zweckmäßig
ist, die Kanalbereiche nach den Source- und Drainbereichen zu
implantieren, da in diesem Fall die betreffenden Spacer 6a,
6b; 6e, 6f stehengelassen werden können.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzug
ter Ausführungsbeispiele beschrieben wurde, ist sie darauf
nicht beschränkt, sondern auf vielfältige Art und Weise modi
fizierbar.
So können mit dem erfindungsgemäßen Verfahren statt der ver
tikalen MOS-Transistoren auch andere Halbleiterbauelemente,
welche sich entlang der Grabenwände erstrecken, gebildet wer
den.
Die Spacer müssen nicht aus Siliziumdioxid gebildet werden,
sondern können auch aus Siliziumnitrid oder Polysilizium o. ä.
gebildet werden.
1
Substrat
2
,
3
,
4
Gräben
2
a,
3
a,
4
a Grabenböden
2
b,
2
c,
3
b,
3
c,
4
b,
4
c Grabenwände
5
a,
5
b,
5
c,
5
d Grabenkronen
B; T Grabenbreite; Grabentiefe
B; T Grabenbreite; Grabentiefe
6
a,
6
b,
6
c,
6
d,
6
e,
6
f Spacer
7
Lack
8
Maske
9
Loch in Maske
8
α, α', α" Implantationswinkel
A Normale zur Fläche des Substrats
A Normale zur Fläche des Substrats
1
70
Lackmaske
Claims (17)
1. Verfahren zur Herstellung einer Halbleiterstruktur auf
einer Hauptfläche eines Substrats (1) mit einer Mehrzahl von
Gräben (2, 3, 4) mit entsprechenden Grabenkronen (5a, 5b, 5c,
5d), Grabenböden (2a, 3a, 4a) und Grabenwänden (2b, 2c; 3b,
3c; 4b, 4c), welches die Schritte aufweist:
- 1. Bilden von Spacern (6a, 6b; 6c; 6d; 6e, 6f) an den Grabenwänden (2b, 2c; 3b, 3c; 4b, 4c);
- 2. Entfernen vorbestimmter Spacer (6c; 6d) zum Freilegen entsprechender Grabenwände (3b, 3c); und
- 3. Durchführen einer Implantation unter einem vorbestimmten zweiten Winkel (α") zur Hauptflächennormalen zum Ausbilden entsprechender zweiter Leitungsgebiete in entsprechenden freigelegten Grabenwänden (3b).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß
der zweite Winkel (α") derart zur Hauptflächennormalen
gewählt wird, daß gerade noch keine Abschattung der
freigelegten Grabenwände (3b) auftritt.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
vor dem Entfernen der vorbestimmten Spacer (6c; 6d) eine
Implantation unter einem ersten Winkel (α') zum Ausbilden
entsprechender erster Leitungsgebiete in den Grabenkronen
und/oder Grabenböden durchgeführt wird.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet, daß
der erste Winkel als im wesentlichen 0° zur
Hauptflächennormalen gewählt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die Halbleiterstruktur vertikale MOS-Transistoren aufweist,
deren Sourcebereich an einer jeweiligen Grabenkrone oder
einem jeweiligen Grabenboden, deren Kanalbereich an einer
jeweiligen Grabenwand und dessen Drainbereich an einem
jeweiligen Grabenboden oder an einer jeweiligen Grabenkrone
liegt.
6. Verfahren nach Anspruch 5,
dadurch gekennzeichnet, daß
die ersten Leitungsgebiete die Source- und/oder Drainbereiche
sind.
7. Verfahren nach Anspruch 5 oder 6,
dadurch gekennzeichnet, daß
die zweiten Leitungsgebiete die Kanalbereiche sind.
8. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
die vorbestimmten Spacer (6c, 6d) jeweils von beiden
Gräbenwänden (3b, 3c) der betreffenden Gräben (3) entfernt
werden.
9. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
der Schritt des Entfernens vorbestimmter Spacer (6c, 6d)
folgende Schritte aufweist:
- 1. Belacken des Substrates (1) mit den Gräben (2, 3, 4);
- 2. Belichten des Lacks (7) an entsprechenden Stellen über eine Maske (8);
- 3. Entwickeln und Entfernen des entwickelten Lacks (7);
- 4. Herausätzen der freigelegten Spacer (6c, 6d); und
- 5. Entfernen des übrigen Lacks (7).
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet, daß
eine Maske (8) verwendet wird, welche Löcher (9) mit einem
Durchmesser in senkrechter Richtung zu den Gräben aufweist,
der ungefähr 2B beträgt, wobei B die Grabenbreite ist, und
die Löcher (9) über der Grabenmitte zentriert werden.
11. Verfahren nach Anspruch 10,
dadurch gekennzeichnet, daß
die Grabenbreite B die phototechnisch minimal erzeugbare
Strukturbreite F ist.
12. Verfahren nach einem der vorherigen Ansprüche,
dadurch gekennzeichnet, daß
die Implantation unter dem zweiten Winkel (α") nur für
jeweils eine der Grabenwände (3b) der freigelegten Gräben (3)
durchgeführt wird.
13. Verfahren nach Anspruch 12,
dadurch gekennzeichnet, daß
zur Implantation der jeweils anderen der Grabenwände die
restlichen Spacer (6a, 6b; 6c, 6d) nach der oder den
Implantationen entfernt werden und das Bilden und Entfernen
der entsprechenden Spacer erneut durchgeführt wird und eine
Implantation unter einem dritten Winkel (-α") durchgeführt
wird.
14. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß
das Bilden von den Spacern (6a, 6b; 6c; 6d; 6e, 6f) an den
Grabenwänden (2b, 2c; 3b, 3c; 4b, 4c) folgende Schritte
aufweist:
- 1. Abscheiden einer Siliziumdioxidschicht einer vorbestimmten Dicke; und
- 2. anisotropes Trockenätzen der Siliziumdioxidschicht.
15. Verfahren nach Anspruch 14,
dadurch gekennzeichnet, daß
die Siliziumdioxidschicht eine TEOS-Schicht, vorzugsweise von
ungefähr 30 bis 100 nm Dicke, ist.
16. Verfahren nach einem der Ansprüche 1 bis 15,
dadurch gekennzeichnet, daß
das Bilden von den Spacern (6a, 6b; 6c; 6d; 6e, 6f) an den
Grabenwänden (2b, 2c; 3b, 3c; 4b, 4c) folgende Schritte
aufweist:
- 1. Abscheiden einer Siliziumnitridschicht einer vorbestimmten Dicke; und
- 2. anisotropes Trockenätzen der Siliziumnitridschicht.
17. Verfahren nach Anspruch 14, 15 oder 16,
dadurch gekennzeichnet, daß
das anisotrope Trockenätzen mit CHF3/O2-Plasma durchgeführt
wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19742397A DE19742397C2 (de) | 1997-09-25 | 1997-09-25 | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben |
PCT/DE1998/002783 WO1999016115A1 (de) | 1997-09-25 | 1998-09-18 | Verfahren zur herstellung einer halbleiterstruktur mit einer mehrzahl von implantierten gräben |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19742397A DE19742397C2 (de) | 1997-09-25 | 1997-09-25 | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19742397A1 DE19742397A1 (de) | 1999-04-08 |
DE19742397C2 true DE19742397C2 (de) | 2000-07-06 |
Family
ID=7843631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19742397A Expired - Fee Related DE19742397C2 (de) | 1997-09-25 | 1997-09-25 | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE19742397C2 (de) |
WO (1) | WO1999016115A1 (de) |
Cited By (1)
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DE19742397A1 (de) | 1999-04-08 |
WO1999016115A1 (de) | 1999-04-01 |
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