CN105470260A

CN105470260A - 三维半导体器件及其制造方法

Info

Publication number: CN105470260A
Application number: CN201510885268.2A
Authority: CN
Inventors: 叶甜春
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2015-12-03
Filing date: 2015-12-03
Publication date: 2016-04-06
Anticipated expiration: 2035-12-03
Also published as: CN105470260B

Abstract

一种三维半导体器件的制造方法，包括：在存储单元区的衬底上形成交替的多个第一牺牲层和多个第二牺牲层构成的牺牲层堆叠；在牺牲层堆叠上形成交替的多个第一绝缘层与多个第二绝缘层构成的绝缘层堆叠；刻蚀形成多个沟道孔，直至暴露衬底；去除多个第二牺牲层的一部分，在沟道孔侧壁留下第一凹陷；在沟道孔以及凹陷中形成栅极介质层和沟道层；刻蚀形成栅极连线开孔，暴露衬底；去除多个第二牺牲层的剩余部分，在沟道层侧壁留下第二凹陷；去除第二凹陷中暴露的栅极介质层；在第二凹陷中形成多个掺杂半导体层。形成垂直沟道之后去除底部牺牲层而形成底部接触，避免了垂直刻蚀底部开孔，提高了编程和擦除操作的可靠性和效率。

Description

三维半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

具体地，如图1所示，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道6A/6B/6C；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构2A；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极导电层8，例如包括底部选择栅极线BSG、虚设栅极线DG、字线WL0～WL31、顶部选择栅极线TSG；垂直各向异性刻蚀去除突起侧平面之外的栅极导电层，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层(图1A中所示为2A)，而留下的栅极导电层8夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。

其中，在参照图1制作的三维存储器中下选择管采用选择性外延生长(SEG)方式形成抬升的外延沟道1E后，在完成栅介质的淀积后再必须进行一次底部的开孔刻蚀工艺(在沟道区堆叠6之外平行于纸面的位置处，形成暴露椭圆所示外延沟道1E的开孔)。随着堆叠层数的不断升高，底部的沟道孔和有效的可刻蚀面积也在不断变小，有很大一部分的沟道孔无法进行有效的底部开孔，即使开了孔导通电流也很小，成为制约三维存储器产品良率无法提升的一个重要原因。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法，其不需要进行底部开孔而能实现底部多个晶体管连接，从而提高编程和擦除操作的可靠性以及效率。

为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：

沟道层，具有沿垂直于衬底的第一部分，以及从第一部分的中部伸出的多个第二部分；

多个掺杂半导体层，与沟道层的第二部分相连，并且由绝缘层间隔；

多个绝缘层与多个栅极导电层，在掺杂半导体层之上，沿着沟道层的第一部分的侧壁交替层叠；

栅极介质层，位于多个绝缘层与沟道层的侧壁之间；

漏极，位于沟道层的顶部；

以及源极，位于衬底中和/或上。

进一步包括外延层，连接衬底和掺杂半导体层；任选地多个掺杂半导体层中最底部的一个用作擦除操作时空穴的通路，最顶部的一个用作编程和读取时电子的通路。

其中，源极通过掺杂区与至少一个掺杂半导体层电连接；任选地，掺杂区与至少一个掺杂半导体层导电类型相反。

其中，沟道层底部低于衬底顶部。

其中，栅极介质层进一步包括隧穿层、存储层、阻挡层；任选地，沟道层材料选自IV族单质、IV族化合物、III-V族化合物、II-VI族化合物半导体，例如为单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合；任选地，空心的沟道层中包括沟道填充层，其材料为空气或氧化物、氮化物；任选地，栅极介质层包括高k材料；任选地，栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。

本发明还提供了一种三维半导体器件的制造方法，包括步骤：

在存储单元区的衬底上形成交替的多个第一牺牲层和多个第二牺牲层构成的牺牲层堆叠；

在牺牲层堆叠上形成交替的多个第一绝缘层与多个第二绝缘层构成的绝缘层堆叠；

刻蚀形成多个沟道孔，直至暴露衬底；

去除多个第二牺牲层的一部分，在沟道孔侧壁留下第一凹陷；

在沟道孔以及凹陷中形成栅极介质层和沟道层；

刻蚀形成栅极连线开孔，暴露衬底；

去除多个第二牺牲层的剩余部分，在沟道层侧壁留下第二凹陷；

去除第二凹陷中暴露的栅极介质层；

在第二凹陷中形成多个掺杂半导体层。

其中，刻蚀形成多个沟道孔步骤中，过刻蚀衬底形成衬底凹陷。

其中，第一牺牲层为绝缘材料；任选地，第二牺牲层为不同于第一牺牲层的绝缘材料，或者第二牺牲层为半导体材料；任选地，第一牺牲层和/或第一绝缘层和/或第二绝缘层选自氧化硅、氮化硅、氮氧化硅、非晶碳、DLC、氧化锗、氧化铝等任一种及其组合；任选地，第二牺牲层为多晶硅、非晶硅、微晶硅、Ge、SiGe、SiC的任一种或其组合。

其中，各向同性干法刻蚀或者湿法刻蚀去除第二牺牲层的一部分和/或剩余部分。

其中，形成多个掺杂半导体层之后进一步包括，在栅极连线开孔中衬底上形成外延层；任选地，外延层顶部与掺杂半导体层最顶层的顶部齐平；任选地，形成外延层之后执行离子注入、或者形成外延层的同时执行原位掺杂，而形成与掺杂半导体层导电类型相反的掺杂区。

依照本发明的三维半导体存储器件及其制造方法，形成垂直沟道之后去除底部牺牲层而形成底部接触，避免了垂直刻蚀底部开孔，提高了编程和擦除操作的可靠性和效率。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为现有技术的三维半导体存储器件的剖视图；

图2A至图2J为依照本发明实施例的三维半导体存储器件制造方法的各个步骤的剖视图，图2A至图2J各个附图中相同附图标记表示相同部件。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了编程和擦除操作的可靠性和效率的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

如图2A所示，在衬底1上形成牺牲层堆叠2和绝缘层堆叠3。

提供衬底1，其材质可以包括体硅(bulkSi)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。

采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺，在衬底1上形成牺牲层堆叠2，包括交替层叠的多个第一牺牲层2A和多个第二牺牲层2B，两者数目可以相同也可以不同(例如相差1)，但是其交替的次数(也即一个层2A和一个层2B构成的子单元数目)优选地大于等于2(依照底部控制用晶体管所需数目决定，但是当仅采用一个底部选择晶体管时也可以只包括一个层2A和一个层2B)。贴近衬底1的第一牺牲层2A材质优选与衬底1具有较大刻蚀选择性的绝缘材料，例如氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝等任一种及其组合。第二牺牲层2B材质不同于第一牺牲层2A，例如选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝等任一种及其组合，此外还可以是多晶硅、非晶硅、微晶硅、Ge、SiGe、SiC等与衬底1材质相同或相近的半导体材料。优选地，第二牺牲层2B未掺杂，也即是本征的。在本发明一个优选实施例中，第一牺牲层2A为氮化硅，第二牺牲层2B为未掺杂的多晶硅。

随后，以类似工艺和材质沉积绝缘层堆叠3，包括交替层叠的多个第一绝缘层3A和多个第二绝缘层3B，交替层叠的次数优选地大于等于2(依照存储单元串中单元个数需要而设定，例如为8)。第一绝缘层3A和第二绝缘层3B材质相互不同，例如选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝等任一种及其组合。优选地，第一绝缘层3A与第二牺牲层2B材质不同，进一步优选地第二绝缘层3B与第二牺牲层2B材质也不同，使得后续刻蚀去除第二牺牲层2B时不会影响绝缘层堆叠3。进一步优选地，第一绝缘层3A与第一牺牲层2A材质相同以简化工艺。在本发明一个优选实施例中，第一绝缘层3A为氮化硅，第二绝缘层3B为氧化硅。

如图2B所示，刻蚀形成沟道孔，直至暴露衬底。采用各向异性刻蚀工艺，例如(采用C_xH_yF_z等氟代烃刻蚀气体)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺，刻蚀形成穿过绝缘层堆叠3的开孔3T，并继续向下刻蚀形成穿过牺牲层堆叠2的开孔2T，最终暴露衬底1顶部以及绝缘层3A/3B、牺牲层2A/2B的侧壁。优选地，过刻蚀衬底1以在衬底中留下凹陷，以利于后续外延沟道的生长。平行于衬底1表面切得的沟道孔3T/2T的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。优选地，沟道孔3T/2T的高宽比大于等于5:1、优选大于等于10:1、最佳为20:1。虽然图2B仅示出一个，但是实际上可以在平面图中存在多个沟道孔，对应于多个存储器单元。

如图2C所示，通过沟道孔3T/2T，选择性刻蚀，去除第二牺牲层2B的至少一部分。采用各向同性的刻蚀工艺，例如调节氟代烃中C:F比例使增大对于第二牺牲层2B的刻蚀速率，或者采用针对第二牺牲层2B的湿法腐蚀剂进行湿法腐蚀，去除了多个第二牺牲层2B的至少一部分，在沟道孔的侧壁留下了多个凹陷2R(在立体图中实际上为环绕沟道孔的环形)。在本发明一个优选实施例中，采用KOH、TMAH针对未掺杂多晶硅材料的第二牺牲层2B，由于多晶与单晶之间晶型导致的刻蚀速率差别，湿法腐蚀液仅少量腐蚀单晶硅衬底1，而主要侧向侵蚀层2B。在本发明其他实施例中，采用HF酸液腐蚀氧化硅的层2B，采用热磷酸腐蚀氮化硅的层2B，采用强氧化剂(双氧水，含臭氧的等离子水等)与酸(醋酸，盐酸，硝酸，硫酸等)混合液腐蚀SiGe的层2B，或者采用氧等离子干法刻蚀去除非晶碳、DLC的层2B。由于层2A、层3A、层3B与层2B材质均不同，因此图2C所示刻蚀过程中，绝缘层堆叠3A/3B不受刻蚀，而层2A则保留在相邻凹陷2R中形成垂悬结构。凹陷2R宽度(剩余第二牺牲层2B暴露侧壁与第一牺牲层2A暴露侧壁至沟道孔(中心)距离之差)小于等于沟道孔底部宽度的3倍、优选地小于等于1.5倍，以避免后续共形沉积出现孔洞。进一步的，凹陷2R的宽度大于等于最终器件(图2J)保留的第一牺牲层2A宽度的一半，以利于底部选择晶体管外延沟道的沉积。

如图2D所示，在沟道孔中形成栅极介质层4A和沟道层4B。

优选地，采用HDPCVD、UHVCVD、MOCVD、MBE、ALD等保形性和台阶覆盖率良好的沉积工艺形成绝缘介质层4A。栅极介质层4A包括多个子层(图中并未单独标出)，例如至少包括隧穿层、存储层、阻挡层，阻挡层直接接触沟道孔3T/2T侧壁的绝缘层堆叠3A/3B以及牺牲层堆叠2A/2B，隧穿层最靠近深孔2T中心轴线并接触后续沉积的沟道层6。其中隧穿层包括SiO₂或高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃、La₂O₃)、氮氧化物(如SiON、HfSiON)、钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))等，隧穿层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料，例如SiON、SiN、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施例中，栅极介质层4A例如是氧化硅、氮化硅、氧化硅组成的ONO结构。

随后HDPCVD、UHVCVD、MOCVD、MBE、ALD等保形性和台阶覆盖率良好的沉积工艺在沟道孔中进一步沉积沟道层4B。沟道层4B材料例如为单晶硅、非晶硅、多晶硅、微晶硅、单晶锗等IV族单质，也可以选自IV族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。在本发明图2D所示一个实施例中，沟道层4B的沉积方式为局部填充沟道孔3T/2T的侧壁和底部而形成为具有空气隙4C的中空柱形。在本发明图中未示出的其他实施例中，选择沟道层4B的沉积方式以完全或者局部填充沟道孔3T/2T，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层4B的水平截面的形状与沟道孔3T/2T类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。优选地，对于空心的柱状沟道层4B结构，可以进一步在沟道层4B内侧填充绝缘隔离层4C，例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层4C，用于支撑、绝缘并隔离沟道层4B。

此后，在沟道层4B顶部沉积漏区(未示出)。优选地，采用与沟道层材质(晶格常数)相同或者相近(例如与Si相近的材质非晶Si、多晶Si、SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在沟道孔3T/2T的顶部而形成存储器件单元晶体管的漏区。自然，如果沟道层4B为完全填充的实心结构，则沟道层在整个器件顶部的部分则构成相应的漏区而无需额外的漏区沉积步骤。在本发明其他实施例中，漏区也可以为金属、金属氮化物、金属硅化物，例如W、WN、WSi等任一种或其组合，构成金半接触而在顶部形成肖特基型器件。

如图2E所示，刻蚀栅极连线开孔1T，直至露出衬底1。通过涂覆光刻胶图形(未示出)，采用各向异性的干法刻蚀工艺，逐层刻蚀绝缘层堆叠3A/3B和牺牲层堆叠2A/2B，露出衬底1的顶面，同时也暴露了第一牺牲层2A与剩余的第二牺牲层2B的侧面。

如图2F所示，通过栅极连线开孔1T，选择性刻蚀，完全去除剩余的所有第二牺牲层2B。针对第二牺牲层2B的材质优选采用湿法腐蚀，例如KOH、TMAH腐蚀多晶硅的层2B。此外也可以采用氧等离子干法刻蚀去除非晶C、DLC的层2B。去除了所有第二牺牲层2B之后，在相邻的第一牺牲层2A之间留下横向的凹陷2R’，暴露了栅极介质层4A。

如图2G所示，通过横向的凹陷2R’，选择性刻蚀去除暴露的栅极介质层4A，直至露出沟道层4B的侧面。例如HF酸针对氧化硅的层4A，HF酸和热磷酸交替使用针对ONO结构的层4A等。

如图2H所示，HDPCVD、UHVCVD、MOCVD、MBE、ALD等保形性和台阶覆盖率良好的沉积工艺或者外延工艺，在凹陷2R’中形成材质相同的多个底部沟道层5A(最底部)和5B(最顶部)(当底部存在需要引出更多个晶体管连线时，层5A与层5B之间可以存在未示出的多个中间层，依照第二牺牲层2B总数而定)。层5A/5B的材质例如为多晶Si、单晶Si、Ge、SiGe、SiC、SiGeC等与沟道层4和/或衬底1材质相近的半导体材料。在本发明一个优选实施例中，层5A/5B材质为p(或n)掺杂的多晶硅，以用作底部选择晶体管的沟道区。

如图2I所示，在栅极连线开孔1T中外延生长层1E，填充使得至少与半导体层5B顶部齐平。外延层1E材质与衬底1(晶格常数)相同或相近，例如为单晶硅、SiGe、SiC、SiGeC等。

如图2J所示，执行离子注入掺杂，在外延层1E顶部与最顶部的一个底部沟道层5B中形成掺杂区5C，具有与层5A/5B相反的掺杂类型，例如n+掺杂。在本发明其他实施例中，在沉积底部沟道层5A、5B时，可以采用掩模填充一个凹陷而在另一个凹陷中原位沉积不同类型的掺杂半导体层，也可以调节原料气配比而在后半段原位沉积不同掺杂类型的掺杂半导体层，该掺杂半导体(未示出)将不同于图2J所示跨越外延层1E顶部，而仅分布在凹陷2R’中。也可以在外延层生长外延层1E时原位掺杂形成掺杂区5C。进一步地，在衬底1中/上注入或外延原位掺杂而形成共用的源区(未示出，平行于纸面方向，位于外延层1E周边，以绝缘材料与外延层1E隔离)，并且衬底中/上的该共源区通过金属互连结构(例如掺杂区5C上方额外的W等金属连线)与掺杂区5C电连接，进一步也与半导体层5B电连接。

最后，选择性刻蚀去除栅极连线开孔1T侧壁暴露的第二绝缘层3B，例如湿法腐蚀去除氧化硅，在第一绝缘层3A之间留下的横向凹陷中沉积填充栅极导电层结构(例如金属氮化物的阻挡层，金属或合金的功函数层，金属或合金的填充层等)。随后在器件顶部漏区上沉积低k材料的层间介质层(ILD，未示出)，刻蚀形成接触孔并填充形成漏极接触和位线引出线(BL)。

在最终的器件中，半导体层5A用作擦除操作时空穴的通路，而半导体层5B用作编程和读取操作时电子的通路，两者不需要额外的控制栅极，而仅通过邻近栅极或沟道之间的电耦合而起到相应功能。

最终实现的器件剖视图如图2J所示，一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：沟道层4B，具有沿垂直于衬底1表面的方向分布的第一部分，以及从第一部分的中部水平伸出的多个第二部分；多个(至少两个)掺杂半导体层5A/5B，与沟道层4B的水平第二部分相连，并且由绝缘层2A间隔；多个绝缘层3A与多个栅极导电层(未示出，替代绝缘层3B的位置)，在掺杂半导体层之上，沿着沟道层的第一部分的侧壁交替层叠；栅极介质层4A，位于多个层间绝缘层与沟道层的侧壁之间；漏极，位于沟道层的顶部；以及源极，位于衬底中。进一步包括外延层1E，连接衬底1和掺杂半导体层5A、5B。沟道层4B底部低于衬底1顶部。其他各层的材料和构造特征如工艺方法部分所述，在此不再赘述。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括：

栅极介质层，位于多个绝缘层与沟道层的侧壁之间；

漏极，位于沟道层的顶部；以及

源极，位于衬底中和/或上。

2.根据权利要求1所述的三维半导体器件，进一步包括外延层，连接衬底和掺杂半导体层；任选地，多个掺杂半导体层中最底部的一个用作擦除操作时空穴的通路，最顶部的一个用作编程和读取时电子的通路。

3.根据权利要求1所述的三维半导体器件，其中，源极通过掺杂区与至少一个掺杂半导体层电连接；任选地，掺杂区与至少一个掺杂半导体层导电类型相反。

4.根据权利要求1所述的三维半导体器件，其中，沟道层底部低于衬底顶部。

5.如权利要求1所述的三维半导体器件，其中，栅极介质层进一步包括隧穿层、存储层、阻挡层；任选地，沟道层材料选自IV族单质、IV族化合物、III-V族化合物、II-VI族化合物半导体，例如为单晶Si、非晶Si、多晶Si、微晶Si、单晶Ge、SiGe、Si:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合；任选地，空心的沟道层中包括沟道填充层，其材料为空气或氧化物、氮化物；任选地，栅极介质层包括高k材料；任选地，栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。

6.一种三维半导体器件的制造方法，包括步骤：

刻蚀形成多个沟道孔，直至暴露衬底；

在沟道孔以及第一凹陷中形成栅极介质层和沟道层，其中沟道层在沟道孔侧壁上的部分构成第一部分，在第一凹陷中的部分构成第二部分；

刻蚀形成栅极连线开孔，暴露衬底；

去除第二凹陷中暴露的栅极介质层；

在第二凹陷中形成多个掺杂半导体层。

7.如权利要求5所述的三维半导体器件制造方法，其中，刻蚀形成多个沟道孔步骤中，过刻蚀衬底形成衬底凹陷。

8.如权利要求5所述的三维半导体器件制造方法，其中，第一牺牲层为绝缘材料；任选地，第二牺牲层为不同于第一牺牲层的绝缘材料，或者第二牺牲层为半导体材料；任选地，第一牺牲层和/或第一绝缘层和/或第二绝缘层选自氧化硅、氮化硅、氮氧化硅、非晶碳、DLC、氧化锗、氧化铝等任一种及其组合；任选地，第二牺牲层为多晶硅、非晶硅、微晶硅、Ge、SiGe、SiC的任一种或其组合。

9.如权利要求5所述的三维半导体器件制造方法，其中，各向同性干法刻蚀或者湿法刻蚀去除第二牺牲层的一部分和/或剩余部分。

10.如权利要求5所述的三维半导体器件制造方法，其中，形成多个掺杂半导体层之后进一步包括，在栅极连线开孔中衬底上形成外延层；任选地，外延层顶部与掺杂半导体层最顶层的顶部齐平；任选地，形成外延层之后执行离子注入、或者形成外延层的同时执行原位掺杂，而形成与掺杂半导体层导电类型相反的掺杂区。