CN109427807B - 半导体器件及其形成方法 - Google Patents

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Abstract

提供半导体器件及其形成方法。该半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。第二导电层中的杂质的第一浓度可以高于第一导电层中的杂质的第二浓度，并且所述杂质可以包括氮(N)。

Description

半导体器件及其形成方法
相关申请的交叉引用
本申请要求2017年8月31日提交给韩国知识产权局的韩国专利申请No.10-2017-0111188的优先权，其公开内容通过引用其全部合并于此。
技术领域
本公开总体而言上涉及电子领域，更具体地，涉及一种半导体器件。
背景技术
电子产品的尺寸逐渐减小，同时要求电子产品能够处理大量的数据。因此，这种电子产品中使用的半导体存储器件的集成度已经提高。已经提出具有垂直晶体管结构而不是平面晶体管结构的存储器件来增加集成度。
发明内容
根据本发明构思的一些实施例的半导体器件可具有改进的可靠性。
根据本发明构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；
以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。所述第二导电层中的杂质的第一浓度可以高于所述第一导电层中的杂质的第二浓度，并且所述杂质可以包括氮(N)。
根据本发明构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。所述第二导电层可以具有比所述第一导电层中的杂质的第二浓度高的杂质的第一浓度，并且可以具有比所述第一导电层的第二电阻率高的第一电阻率。
根据本发明构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一金属层，其限定朝向所述沟道区域凹入的凹陷；以及第二金属层，其位于由所述第一金属层限定的所述凹陷中。所述第二金属层的第一氮浓度可以高于所述第一金属层的第二氮浓度。
根据本发明构思的一些实施例，制造半导体器件的方法可以包括：在衬底上形成包括以交替顺序层叠的多个牺牲层和多个绝缘层的层叠件；形成延伸穿过所述多个牺牲层和所述多个绝缘层的沟道；形成延伸穿过所述层叠件的隔离区；通过所述隔离区去除多个牺牲层来形成多个开口；以及在所述多个开口中形成第一导电层。所述第一导电层可以分别在所述多个开口中限定多个凹陷。该方法还可以包括在所述多个开口中的第一导电层上形成第二导电层。所述第二导电层可以具有比所述第一导电层的杂质浓度更高的杂质浓度，并且可以具有比所述第一导电层的电阻率更高的电阻率。
附图说明
根据下面的具体实施方式结合附图，将更清楚地理解本发明构思的上述和其他方面、特征和优点。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何组合和所有组合。相同的附图标记始终指代相同的元件。图1是根据本发明构思的示例实施例的半导体器件的示意性框图。
图2是根据本发明构思的示例实施例的半导体器件的存储单元阵列的电路图。
图3和图4分别是根据本发明构思的示例实施例的半导体器件的平面图和截面图。
图5至图7是根据本发明构思的示例实施例的半导体器件的部分的截面图。
图8A至图8H示出根据本发明构思的示例实施例的制造半导体器件的方法。
图9A和图9B是示出根据本发明构思的示例实施例的沉积过程期间的气体流量的曲线图。
图10是示出根据本发明构思的示例实施例的制造半导体器件的方法的处理步骤的截面图。
图11是根据本发明构思的示例实施例的半导体器件的截面图。
具体实施方式
在下文中，将参照附图描述根据本发明构思的示例实施例的半导体器件。
图1是根据本发明构思的示例实施例的半导体器件的框图。参照图1，半导体器件10可以包括存储单元阵列20和控制逻辑30。
存储单元阵列20可以包括多个存储块，并且每个存储块可以包括多个存储单元。多个存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行解码器32，并且经由多条位线BL连接到页缓冲器34。在一些示例实施例中，布置在同一行中的多个存储单元可以连接到同一字线WL，并且布置在同一列中的多个存储单元可以连接到同一位线BL。
控制逻辑30可以包括行解码器32、页缓冲器34和控制电路36。
行解码器32可以解码接收到的地址，并且可以产生并传输各字线WL的驱动信号。响应于由控制电路36提供的信号，行解码器32可以将控制电路36中包括的电压产生电路中产生的字线电压提供给选中的字线WL和未选中的字线WL。
页缓冲器34可以经由位线BL连接到存储单元阵列20以读取存储在各存储单元中的信息。根据操作模式，页缓冲器34可以暂时存储要存储到存储单元的数据，或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以选择性地激活存储单元阵列20的各位线BL。在读取操作期间，读出放大器可以感测由列解码器选中的位线BL的电压，以读取存储在选择的存储单元中的数据。
控制电路36可以控制行解码器32和页缓冲器34的操作。控制电路36可以接收外部控制信号和外部电压，并且根据接收到的控制信号进行操作。控制电路36可以包括电压产生电路，其使用外部电压来产生对于内部操作可能需要的电压，诸如编程电压、读取电压和擦除电压。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。另外，控制电路36可以包括输入/输出电路。输入/输出电路可以在编程操作期间接收将被传送到页缓冲器34的数据DATA，并且可以在读取操作期间输出从页缓冲器34接收到的数据DATA。
图2是根据本发明构思的示例实施例的半导体器件的存储单元阵列的电路图。图2是提供用来描述图1的存储单元阵列20的电路图。
参照图2，在一些实施例中，存储单元阵列20a可以包括多个存储单元串S，所述多个存储单元串S中的每一个包括彼此串联连接的存储单元MC、以及分别连接到串联的存储单元MC两端的接地选择晶体管GST和串选择晶体管SST1和SST2。多个存储单元串S中的一些可以并联连接到多条位线BL0至BL2中的一条。多个存储单元串S可以共同连接到公共源极线CSL。也就是说，多个存储单元串S可以布置在多条位线BL0至BL2与公共源极线CSL之间。在一些示例实施例中，两条或更多条公共源极线CSL可以二维排列。
彼此串联连接的存储单元MC可以由选择存储单元MC的字线WL0至WLn(例如WL0、...、WLn-1和WLn)来控制。每个存储单元MC可以包括数据存储元件。布置在距公共源极线CSL基本相同的距离处的各存储单元MC的栅电极可以共同连接到各字线WL0至WLn中的一条，以处于等电位状态。可替换地，即使当各存储单元MC的栅电极布置在距公共源极线CSL基本相同的距离处时，也可以独立地控制布置在不同行或不同列的各栅电极。
接地选择晶体管GST可以由接地选择线GSL控制并且连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制并且连接到各位线BL0至BL2。虽然彼此串联连接的各存储单元MC被示出为分别连接到图2中的单个接地选择晶体管GST和两个串选择晶体管SST1和SST2，但是本发明构思不限于此。各存储单元MC可以分别连接到单个接地选择晶体管GST和单个串选择晶体管SST1或SST2，或者连接到多个接地选择晶体管GST。一条或多条虚设线DWL或缓冲线还可以设置在各字线WL0至WLn中的最上面的字线WLn与串选择线SSL1和SSL2之间。在一些示例实施例中，一条或多条虚设线DWL也可以设置在最下面的字线WL0与接地选择线GSL之间。
当经由串选择线SSL1和SSL2将信号施加到串选择晶体管SST1和SST2时，可以通过将经由位线BL0、BL1和BL2施加的信号发送到彼此串联连接的各存储单元MC，来执行数据读取操作和写入操作。另外，可以通过经由衬底施加预定擦除电压来执行用于擦除存储在存储单元MC中的数据的擦除操作。在一些示例实施例中，存储单元阵列20a还可以包括与各位线BL0至BL2电隔离的至少一个虚设存储单元串。
图3和图4分别是根据本发明构思的示例实施例的半导体器件的平面图和截面图。图4是沿图3的线I-I'截取的截面图。
参照图3和图4，半导体器件100可以包括：衬底101；沟道CH，其在垂直于衬底101的上表面的方向(例如，垂直方向)上延伸并且在其中具有沟道区域140；以及栅极层叠件GS，其包括多个层间绝缘层120和包括至少两个导电层130A和130B的多个栅电极130。半导体器件100还可以包括：栅极介电层145，其介于各沟道区域140与各栅电极130之间；外延层107，其设置在各沟道区域140之下；各沟道焊盘155，其设置在各沟道CH的上端处；以及各源极导电层180，其设置为使得各栅电极130介于其间。
在半导体器件100中，单个存储单元串可以形成在每个沟道区域140周围，并且多个存储单元串可以在X方向和Y方向上以行和列布置。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。例如，IV族半导体材料可以包括硅、锗或硅锗。衬底101可以以体晶片、外延层、绝缘体上硅(SOI)层或绝缘体上半导体(SeOI)层的形式来设置。
在一些实施例中，各沟道CH可以被布置成在衬底101上以行和列彼此间隔开，如图3所示。各沟道CH可以布置成在特定方向上形成网格图案或Z字形图案。每个沟道CH可以具有垂直于衬底101的侧表面。在一些实施例中，每个沟道CH可以具有倾斜的侧表面，使得根据沟道的长宽比，沟道的宽度朝向衬底101减小。各沟道区域140可以布置在各沟道CH中。各沟道区域140可以具有围绕布置在沟道CH中的沟道绝缘层150的环形形状。在一些示例实施例中，在不具有沟道绝缘层150的情况下，沟道区域140可以具有柱形形状，例如圆柱形或棱柱形。沟道区域140可以连接至其下方的外延层107。沟道区域140可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂材料，或者是包括p型杂质或n型杂质的材料。根据连接到各沟道焊盘155的上互连结构的布置，沿在X方向延伸上的直线布置的沟道CH可以分别连接到不同的位线。一些沟道CH可以是虚设沟道，因此可以不连接到位线。
包括各栅电极131至138(即，131、132、133、134、135、136、137和138)的多个栅电极130可以布置在每个沟道CH的侧表面上，并且可以在垂直于衬底101的方向(例如，Z方向)上彼此间隔开。各栅电极130可以与各层间绝缘层120形成栅极层叠件GS。各栅电极130可以分别配置图2所示的接地选择晶体管GST、多个存储单元MC以及串选择晶体管SST1和SST2的栅电极。各栅电极130可以是各字线WL0至WLn、串选择线SSL1和SSL2以及接地选择线GSL，并且字线WL0至WLn可以共同连接至在X方向和Y方向上布置的预定单位的相邻存储单元串S中。对应于串选择线SSL1和SSL2的栅电极130可以通过串绝缘层103在X方向上彼此隔离。然而，由串绝缘层103隔离的栅电极130的数量不限于图中所示。
在一些示例实施例中，串选择晶体管SST1和SST2和接地选择晶体管GST的栅电极130可以是一个或多个，并且可以具有与存储单元MC的栅电极130相同的结构或不同的结构。在一些实施例中，栅电极130中的一些(诸如与接地选择晶体管GST或串选择晶体管SST1和SST2的栅电极130相邻的栅电极130)可以是虚设栅电极。
栅电极130可以包括诸如钨(W)、钴(Co)、钼(Mo)、钌(Ru)或镍(Ni)的金属。在一些示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130还可以包括扩散阻挡层。栅电极130可以包括第一导电层130A和第二导电层130B。第一导电层130A和第二导电层130B可以通过不同的处理形成。第一导电层130A和第二导电层130B可以包括不同的金属材料和/或具有彼此不同的物理特性。在一些实施例中，第一导电层130A和第二导电层130B可以包括相同的金属材料(例如，钨(W)、钴(Co)、钼(Mo)、钌(Ru)和镍(Ni))。
参照图4，第一导电层130A可以设置为与沟道CH或沟道区域140相邻，并且可以限定横向凹陷部分(例如，凹陷)LR，该横向凹陷部分朝向沟道区域140凹陷并且位于在Z方向(即，垂直方向)上彼此相邻的一对层间绝缘层120之间。因此，第一导电层130A可以在所述一对层间绝缘层120中的设置在第一导电层130A的上侧的第一个层间绝缘层的下表面上朝着沟道CH或沟道区域140延伸，可以在沟道CH或沟道区域140上垂直延伸，并且可以在所述一对层间绝缘层120中的设置在第一导电层130A的下侧的第二个层间绝缘层的上表面上延伸。第一导电层130A可以包括：单个横向凹陷部分LR，其位于源极导电层180与在X方向上与所述源极导电层180相邻的各沟道CH之间；以及两个横向凹陷部分LR，其位于彼此相邻的沟道CH之间的第一导电层130A的两端处。第二导电层130B可以设置在横向凹陷部分LR中以填充在垂直方向上彼此相邻的一对层间绝缘层120之间的空间。第一导电层130A和第二导电层130B可以以这样的方式布置：在与源极导电层180相邻的部分处其侧表面是共面的，但是本发明构思不限于此。
在一些实施例中，在单个栅电极130中，第一导电层130A的体积可以小于第二导电层130B的体积。然而，第一导电层130A和第二导电层130B的体积比不限于此，可以通过考虑栅电极130的厚度和电阻、应力诱发应变(诸如衬底101的翘曲)等来确定。
第二导电层130B可以包括比第一导电层130A的杂质浓度更高浓度的杂质。杂质是非金属元素。例如，杂质可以包括氮(N)、氟(F)、氯(Cl)和碳(C)中的至少一种。第二导电层130B的氮浓度可以高于第一导电层130A的氮浓度。另外，第二导电层130B可以包括F、Cl和C中的至少一种，并且F、Cl和C中的所述至少一种的浓度可以高于第一导电层130A中的F、Cl和C中的至少一种的浓度。F、Cl和C中的所述至少一种可以是用于形成第二导电层130B的源气体的元素。通过在其制造过程中包含杂质，第二导电层130B可以形成为具有优于第一导电层130A的形态。
例如，第二导电层130B可以包括约5×1019/cm3至约5×1021/cm3的范围内的第一浓度的F、Cl和C中的至少一种，并且可以包括约5×1018/cm3至约5×1020/cm3的范围内的第二浓度的N，第二浓度低于第一浓度。第一导电层130A也可以包括杂质。例如，第一导电层130A可以包括F、Cl和C中的至少一种。第一导电层130A的总杂质浓度可以小于第二导电层130B的总杂质浓度的5％。在一些示例实施例中，第一导电层130A可以包括与第二导电层130B具有相同浓度的F、Cl和C中的至少一种，并且可以基本上不含N。也就是说，第一导电层130A可以不包括有意添加或注入的N，但是包括从第二导电层130B扩散的少量N。
第一导电层130A可以具有比第二导电层130B更低的电阻率。其原因之一可以是第一导电层130A中的杂质浓度低于第二导电层130B中的杂质浓度。第一导电层130A可以是其应力比第二导电层130B的应力低的层。形成第一导电层130A的材料的平均晶粒尺寸可以小于形成第二导电层130B的材料的平均晶粒尺寸。
包括121至129(即，121、122、123、124、125、126、127、128和129)的多个层间绝缘层120可以介于各栅电极130之间。与各栅电极130一样，各层间绝缘层120可以布置成沿Z方向(即，垂直方向)间隔开并且沿Y方向延伸。层间绝缘层120可以包括诸如氧化硅(SiO2)或氮化硅(Si3N4)的绝缘材料。
各层间绝缘层120的侧表面可以具有从各栅电极130的侧表面向源极绝缘层185突出的结构。在一些示例实施例中，各层间绝缘层120的侧表面可以与各栅电极130的侧表面共面。
各栅极介电层145可以介于各栅电极130和各沟道区域140之间。各栅极介电层145可以在沟道CH上延伸以垂直于衬底101的上表面。每个栅极介电层145可以包括顺序层叠在沟道区域140之一上的隧穿层、电荷存储层和阻挡层。这些层将在后面参照图5来详细描述。
参照图4，外延层107可以设置在衬底101上的沟道CH的下端。外延层107可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在衬底101的凹陷区。外延层107的上表面可以高于最下面的栅电极131的上表面并且低于设置在最下面的栅电极131上的第二最下面的栅电极132的下表面，但是本发明构思不限于图4所示的那样。由于外延层107，即使当沟道CH的长宽比增加时，沟道区域140也可以稳定地电连接到衬底101，并且存储单元串S之间的接地选择晶体管GST的特性可以是一致的。然而，在一些示例实施例中，可以省略外延层107。在这种情况下，沟道区域140可以直接连接到衬底101。
沟道焊盘155可以设置在各沟道CH中的沟道区域140上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并且电连接到沟道区域140。沟道焊盘155可以包括例如掺杂多晶硅。
源极导电层180可以穿过沟道区域140之间的各栅电极130和各层间绝缘层120，以连接到衬底101。源极导电层180可以通过源极绝缘层185与各栅电极130电隔离。因此，各栅电极130可以在X方向上彼此分离，其中源极导电层180介于其间。源极导电层180可以具有在Y方向上延伸的线形，并且可以对应于参照图1和图2描述的公共源极线CSL。源极导电层180可以在X方向上以预定间隔布置。例如，可以针对每四到五列的沟道区域140布置一个源导电层180，但是本发明构思不限于此。尽管源极导电层180在附图中被示出为具有垂直于衬底101的上表面的侧表面，但是，源极导电层180可以由于较高的长宽比而具有其宽度朝向衬底101减小的形状。
图5至图7是根据本发明构思的示例实施例的图4的区域A的放大图。
参照图5，示出了包括存储单元串S的栅电极133a、栅极介电层145和沟道区域140的区域。
栅电极133a可以包括第一导电层133A和第二导电层133B以及阻挡层160。在下文中，第一导电层133A和第二导电层133B可以被理解为与参照图3和图4所述的第一导电层130A和第二导电层130B相同。
第一导电层133A可以在层间绝缘层123和124的表面上具有第一厚度T1。第一厚度T1可以例如在约3nm至约15nm的范围内。第二导电层133B可以在横向凹陷部分LR中具有第二厚度T2。第二厚度T2可以例如在约15nm至约35nm的范围内。第一导电层133A在沟道区域140上延伸的部分处可以具有第三厚度T3。第三厚度T3可以与第一厚度T1相同或者小于第一厚度T1。在图5中，虽然第一导电层133A和第二导电层133B被示出为分别具有均匀的第一厚度T1和第二厚度T2，但是本发明构思不限于此。例如，第一导电层133A的厚度可以从沟道区域140附近朝向源极绝缘层185逐渐增大或减小，因此第二导电层133B的厚度可以变化。
阻挡层160可以在第一导电层133A周围设置在栅极介电层145和第一导电层133A之间。阻挡层160可以是扩散阻挡层，其可以减少或可防止第一导电层133A和第二导电层133B的元素扩散。阻挡层160可以包括例如氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一种。阻挡层160可以具有例如约3nm或更小的厚度。阻挡层160的侧表面可以与第一导电层133A的侧表面和第二导电层133B的侧表面共面。
栅极介电层145可以包括在沟道区域140上顺序层叠的隧穿层142、电荷存储层143和阻挡层144。隧穿层142和电荷存储层143连同沟道区域140可以垂直于衬底101延伸。阻挡层144可以设置为围绕栅电极133a。在一些示例实施例中，也可以将电荷存储层143与阻挡层144一起布置为围绕栅电极133a。在一些实施例中，仅阻挡层144的一部分可以设置成围绕栅电极133a。栅极介电层145的各层的相对厚度不限于附图中所示的那些，并且可以根据本发明构思的示例实施例进行各种修改。尽管栅极介电层145的侧表面被图示为与栅电极133a的侧表面共面，但是本发明构思不限于此。例如，栅极介电层145的侧表面可以在层间绝缘层123和124的侧表面上延伸。
通过福勒-诺德海姆(FN)隧穿机制，电荷可以穿过隧穿层142到达电荷存储层143。隧穿层142可以包括例如SiO2、Si3N4、氮氧化硅(SiON)或其任何组合。电荷存储层143可以是电荷俘获层，例如包括氮化硅。阻挡层144可以包括SiO2、Si3N4、SiON、高k材料或其任何组合。这里，高k材料可以指具有比SiO2的介电常数更高的介电常数的电介质材料。高k材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化硅铪(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)、氧化镨(Pr2O3)或其任何组合。
参照图6，除了第一导电层133A和第二导电层133B以及阻挡层160之外，栅电极133b可以包括第三导电层133C。第三导电层133C可以介于第一导电层133A和第二导电层133B之间，并且第二导电层133B可以设置在最外面的位置。第三导电层133C可以基本共形地形成在第一导电层133A的横向凹陷部分LR上。因此，第三导电层133C也可以如第一导电层133A那样限定横向凹陷部分。
第三导电层133C可以由具有良好间隙填充性质的材料形成并且可以通过与第一导电层133A和第二导电层133B不同的处理或者不同的处理条件下形成。第一导电层至第三导电层133A、133B和133C的相对厚度不限于图6中所示的那些，并且可以根据本发明构思的示例实施例进行各种修改。
第三导电层133C可以包括比第一导电层133A的杂质浓度更高的杂质浓度并且比第二导电层133B的杂质浓度更低的杂质浓度。在一些示例实施例中，从第一导电层133A向外到第二导电层133B，杂质浓度可以逐渐增加，并且电阻率和应力也可以逐渐增加。
如图7所示，栅电极133c可以包括第一导电层133A'和第二导电层133B以及阻挡层160。第一导电层133A'可以具有相对较大的表面粗糙度。根据形成第一导电层133A'的制造工艺和该制造工艺的工艺条件，可以获得这种相对较大的表面粗糙度。然而，即使在这种情况下，第一导电层133A'的侧表面可以具有比第一导电层133A'的上表面的表面粗糙度小的表面粗糙度。第一导电层133A'的侧表面的表面粗糙度可以与第二导电层133B的侧表面的表面粗糙度相同或相似。这会是因为在制造过程期间的蚀刻处理中第一导电层133A'的侧表面和第二导电层133B的侧表面同时形成。
图8A至图8H示出根据本发明构思的示例实施例的制造半导体器件的方法。在图8A至图8H中，示出了与图4中所示的区域相对应的区域。
图9A和图9B是示出沉积处理期间的气体流量的曲线图，其被提供以解释根据本发明构思的示例实施例的制造半导体器件的方法。
参照图8A，可以在衬底101上交替地层叠包括111至118(即，111、112、113、114、115、116、117和118)的各牺牲层110以及各层间绝缘层120。
各牺牲层110可以是在后续处理中被各栅电极130替代的层。牺牲层110可以由与层间绝缘层120不同的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲层110可以由选自硅、氧化硅、碳化硅和氮化硅中的与层间绝缘层120不同的材料形成。在一些示例实施例中，层间绝缘层120的厚度可以不同。例如，最下面的层间绝缘层121可以相对较薄，并且最上面的层间绝缘层129可以相对较厚。层间绝缘层120和牺牲层110的厚度以及层间绝缘层120和牺牲层110中包括的层数可以不同于图8A中所示的那些进行修改。
参照图8B，该处理可以包括形成串绝缘层103，形成垂直于衬底101延伸的沟道孔CHH，以及在沟道孔CHH的下部形成外延层107。
可以通过使用额外的掩模层从最上层开始去除预定数量的牺牲层110和层间绝缘层120来形成串绝缘层103。可以通过在牺牲层110和层间绝缘层120被去除的区域上沉积绝缘材料来形成串绝缘层103。与层间绝缘层120一样，串绝缘层103可以由相对于牺牲层110具有蚀刻选择性的材料形成。例如，串绝缘层103可以由与层间绝缘层120的材料相同的材料形成。
可以通过各向异性地蚀刻各牺牲层110和各层间绝缘层120的层叠结构而以孔的形式形成沟道孔CHH。由于层叠结构的高度，沟道孔CHH的侧壁可以不恰好垂直于衬底101的上表面。可以形成沟道孔CHH以去除衬底101的一部分。接下来，可以在沟道孔CHH中形成外延层107。可以通过例如选择性外延生长(SEG)处理形成外延层107。外延层107可以形成为单层或多层。外延层107可以包括掺杂或未掺杂的多晶硅、单晶硅、多晶锗或单晶锗。
参照图8C，可以通过在沟道孔CHH中形成栅极介电层145、沟道区域140、沟道绝缘层150和沟道焊盘155来形成沟道CH。
可以通过原子层沉积(ALD)或化学气相沉积(CVD)方法将栅极介电层145形成为具有均匀的厚度。在该处理中，可以完全或部分地形成栅极介电层145，也就是说，可以形成在沟道孔CHH中垂直于衬底101延伸的部分。例如，可以在此过程中形成图5中的隧穿层142和电荷存储层143。
可以在沟道孔CHH中的栅极介电层145上形成沟道区域140。沟道绝缘层150可以由填充沟道孔CHH的绝缘材料形成。然而，在一些示例实施例中，沟道区域140可以用导电材料而不是沟道绝缘层150填充。沟道焊盘155可以由诸如多晶硅的导电材料形成。
参照图8D，隔离区OP可以形成为以预定间隔分离各牺牲层110和各层间绝缘层120的层叠结构。然后，可以通过去除由隔离区OP暴露的牺牲层110来形成横向开口LT。
在一些示例实施例中，在形成隔离区OP之前，可以在最上面的层间绝缘层129和沟道焊盘155上额外形成绝缘层，由此可以减少或可防止沟道焊盘155和沟道焊盘155下面的沟道区域140的损坏。可以通过使用光刻处理形成掩模层，并且各向异性地蚀刻牺牲层110和层间绝缘层120的层叠结构，来形成隔离区OP。隔离区OP可以以沿Y方向延伸的沟槽的形式形成在图3所示的布置有源极导电层180和源极绝缘层185的区域中。
可以使用例如湿法蚀刻处理来相对于层间绝缘层120选择性地去除牺牲层110。因此，可以在各层间绝缘层120之间形成多个横向开口LT。通过横向开口LT，可以暴露出沟道CH中的栅极介电层145的部分(例如，电荷存储层143或阻挡层144的侧壁)。
参照图8E和图9A，可以在横向开口LT中形成栅电极130的第一导电层130A。
在一些实施例中，在形成第一导电层130A之前，可以形成图5至图7所示的阻挡层160。可以在沟道CH的在横向开口LT中的侧壁和层间绝缘层120上形成第一导电层130A。第一导电层130A可以限定朝向沟道CH凹形地凹陷的横向凹陷部分LR。
可以通过例如ALD处理形成第一导电层130A。在这种情况下，如图9A所示，可以注入(例如，供应)用于沉积第一导电层130A的气体。该处理可以包括：供应源气体的步骤，供应反应气体的步骤，以及在供应气体的每个步骤之后注入吹扫气体的步骤。如果将各步骤作为一个沉积周期，则可以重复执行沉积周期。
源气体可以包括含有形成第一导电层130A的材料的前体。可以以以气态形式供应前体，或者使用惰性气体作为载气来供应前体。可以与用作载气的惰性气体一起来供应前体。反应气体可以用于使前体成核，并且可以是氧化或还原前体的气体。吹扫气体可以包括Ar、He或N2，并且可以起到去除残留副产物以及未被吸附的源气体和反应气体的作用。在一些实施例中，在形成薄层之后，吹扫气体可以去除残余源气体和残余反应气体。例如，当第一导电层130A由W形成时，源气体可以是WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(allyl)4,(1,5-COD)W(CO)4和(C5H5)2WH2中的至少一种。反应气体可以是B2H6、SiH4和H2中的至少一种。在一些实施例中，用于第一导电层130A的源气体可包括WF6、WCl6、WCl5、W(CO)6、W(C6H6)2、W(PF3)6、W(allyl)4,(1,5-COD)W(CO)4和/或(C5H5)2WH2，并且反应气体可包括B2H6、SiH4和/或H2。
该处理的温度(例如，环境温度)可以是例如约150℃至约450℃，并且该处理的压力可以是例如约1托至约90托。该处理的温度和压力可根据气源的材料而变化。当处理温度高于或低于给定温度范围时，无法发生原子层沉积(即，自限生长)。当处理压力低于给定的压力范围时，源气体与反应气体之间的反应无法充分地进行。
第一导电层130A可以形成为包含比第二导电层130B的杂质浓度更低浓度的杂质(例如F、Cl和C)。就此而言，可以在比第二导电层130B的处理压力更低的处理压力和比第二导电层130B的处理温度更高的处理温度下形成第一导电层130A。因此，可以在形成第一导电层130A的同时平稳地放出杂质。与处理压力和处理温度的控制同时地或分离地，使用吹扫气体执行吹扫可以增强第一导电层130A的形成。吹扫气体的供应时间和/或供应量可相对增加。例如，图9A所示的吹扫气体的供应时间ΔT1和ΔT2中的至少一个可以比用于形成第二导电层130B的时间长。另外，在供应源气体之后的吹扫气体的供应时间ΔT1可以比供应反应气体之后的吹扫气体的供应时间ΔT2长，但是本发明构思不限于此。
由于该处理，第一导电层130A可以不包括诸如F、Cl或C之类的杂质，或者可以包括相对低浓度的杂质。
参照图8F和图9B，可以通过形成填充第一导电层130A的横向凹陷部分LR的第二导电层130B，在横向开口LT中形成各栅电极130。
第二导电层130B可以填充横向开口LT并且在隔离区OP中具有基本均匀的厚度。在一些示例实施例中，第二导电层130B可以具有比第一导电层130A的表面粗糙度更小的表面粗糙度。
可以通过例如ALD处理或CVD处理形成第二导电层130B。当通过ALD处理形成第二导电层130B时，可以按照图9B所示的顺序注入用于沉积第二导电层130B的气体。该处理可以与以上参照图9A描述的形成第一导电层130A的处理类似。然而，如图9B所示，可以在形成第二导电层130B期间额外地供应功能性气体。可以供应功能性气体以将额外的杂质注入(例如，添加)到第二导电层130B中。可以在处理过程中连续地供应功能性气体(图9B中的功能性气体的流(1))，或者可以在供应反应气体的同时供应功能性气体(图9B中的功能性气体的流(2))。然而，本发明构思不限于此。根据本发明构思的示例实施例，可以对供应气体的流量进行各种修改。在图9B中，提供功能性气体的流(1)与流(2)之间的高度差仅仅是为了区分，并不表示流量的差异。功能性气体可以是例如N2。与不使用功能性气体的情况相比，通过使用功能性气体来提供额外的杂质，在处理温度升高时，第二导电层130B可以包含高浓度的杂质。
与第一导电层130A相比，第二导电层130B可以包括相对高浓度的杂质。就此而言，与第一导电层130A相比，第二导电层130B可以在相对高的处理压力下并且在相对低的处理温度下形成。在一些实施例中，第二导电层130B可以通过使用CVD处理同时注入源气体和反应气体来形成。
在该处理中，第二导电层130B可以包括以相对高的浓度含有由功能性气体供应的N和由源气体供应的F、Cl和C中的至少一种的杂质。
在一些示例实施例中，各栅电极130可以包括三个或更多个导电层，如图6中所示的示例实施例中所述。在这种情况下，由于在第一导电层130A和第二导电层130B之间形成的导电层具有相对较小的厚度，所以该导电层可以具有良好的间隙填充能力和良好的阶梯覆盖性。就此而言，可以控制该导电层以低于第一导电层130A的沉积速率来沉积。例如，形成该导电层期间的处理温度和压力可以低于形成第一导电层130A期间的处理温度和压力。另外，可以将气体流量控制得相对较低。在栅电极130包括两个导电层的示例实施例中，即使在要形成第二导电层130B的横向凹陷部分LR的间隔相对较窄时，也可以在与该导电层的处理条件类似的处理条件下形成第二导电层130B。
参照图8G，可以去除形成在各隔离区OP中的层间绝缘层120的侧壁和衬底101上用于形成栅电极130的材料。
可以通过蚀刻处理去除形成在隔离区OP中用于形成栅电极130的材料，使得仅在横向开口LT(参照图8D)中设置各栅电极130。蚀刻处理可以是例如湿法蚀刻处理，并且因此可以限定各栅电极130的侧表面。为了确保垂直相邻的各栅电极130之间的电隔离，各栅电极130的侧表面可以相对于各层间绝缘层120的侧表面朝向沟道CH向内凹陷。
由于具有相对良好形态的第二导电层130B形成在各栅电极130的最外位置，所以在蚀刻处理期间可以在X方向上均匀地蚀刻各栅电极130。因此，栅电极130的最终结构可以具有均匀的侧表面。
在一些示例实施例中，可以对各栅电极130额外执行退火处理。通过退火处理，可以去除部分杂质，从而不形成包括过量杂质的栅电极130。
参照图8H，可以在隔离区OP中形成源极绝缘层185。
可以通过形成绝缘材料、并从衬底101去除绝缘材料直到暴露出衬底101的上表面，来以间隔件的形式形成源极绝缘层185。
返回参照图4，可以通过在源极绝缘层185上沉积导电材料来形成源极导电层180。接下来，可以进一步在沟道焊盘155上形成诸如接触插塞和位线的互连结构。
图10是示出根据本发明构思的示例实施例的制造半导体器件的方法的处理步骤的截面图。
参照图10，可以执行图8A至图8F描述的处理。
接下来，如图10所示，还可以在隔离区OP中的第一导电层130A’和第二导电层130B’上形成第三导电层130C。第三导电层130C可以形成为覆盖第一导电层130A’和第二导电层130B’。第三导电层130C可以形成为具有优于第二导电层130B'的形态。第三导电层130C可以包括比第一导电层130A'和第二导电层130B'的杂质浓度更高浓度的杂质。也就是说，第一导电层至第三导电层130A'、130B'和130C中的杂质浓度可以依次增加，但是不限于此。在ALD或CVD处理中，可以在比第一导电层130A’和第二导电层130B’的处理压力更高的处理压力和/或比第一导电层130A’和第二导电层130B’的处理温度更低的处理温度下形成第三导电层130C。
接下来，可以执行参照图8G和图8H描述的处理。具体地，在上面参照图8G描述的处理中，由于第三导电层130C具有较小的表面粗糙度，因此可以均匀地蚀刻形成栅电极130的材料。由于在蚀刻过程中第三导电层130C被完全去除，所以可以不保留第三导电层130C。在一些实施例中，可以在图8G所示的处理期间，完全去除第三导电层130C。
图11是根据本发明构思的示例实施例的半导体器件的示意性截面图。
如图11所示，半导体器件200可以包括存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI上。在一些示例实施例中，存储单元区域CELL可以布置在外围电路区域PERI下方。
如图3和图4所示，存储单元区域CELL可以包括：衬底101；沟道CH，其在垂直于衬底101的上表面的方向(即，Z方向)上延伸并且在其内部具有沟道区域140；多个层间绝缘层120，其层叠在沟道CH的外侧壁上；以及多个栅电极130，其包括至少两个导电层130A和130B。根据图11中所示的示例实施例的存储单元区域CELL可以具有与以上参照图4讨论的结构相同或相似的结构。然而，本发明构思不限于此，并且根据本文描述的各种示例实施例，存储单元区域CELL可以具有各种结构。
外围电路区域PERI可以包括底部衬底301、布置在底部衬底301上的电路器件330、接触插塞350和互连线360。
底部衬底301可以包括在水平方向(例如，X方向和Y方向)上延伸的上表面。底部衬底301可以包括限定有源区域的器件隔离区域310。包括杂质的源极/漏极区305可以布置在有源区域的部分中。底部衬底301可以包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。
电路器件330可以包括平面晶体管。每个电路器件330可以包括电路栅极绝缘层332、间隔层334和电路栅电极335。源极/漏极区305可以布置在底部衬底301中的电路栅电极335的两侧。源极/漏极区305可用作电路器件330的源极区或漏极区。
多个外围绝缘层340可以布置在底部衬底301上布置的电路器件330上。接触插塞350可以穿过外围绝缘层340以连接到源极/漏极区305。通过接触插塞350，可以将电信号施加到电路器件330。在一些实施例中，一些接触插塞350可以连接到电路栅电极335。互连线360可以连接到接触插塞350并形成在多个层中。
可以通过形成外围电路区域PERI、然后在外围电路区域PERI上形成存储单元区域CELL的衬底101、然后形成存储单元区域CELL，来制造半导体器件200。衬底101可以具有与底部衬底301的尺寸相同的尺寸，或者具有比底部衬底301的尺寸小的尺寸。存储单元区域CELL和外围电路区域PERI可以在图中未示出的区域中彼此连接。例如，栅电极130的一端可以在X方向上电连接到电路器件330。
如上所述，根据本发明构思的示例实施例，通过形成包括具有不同特性(例如，性质)的多个导电层的栅电极，可以获得具有改进可靠性的半导体器件。
以上公开的主题将被认为是示意性的而非限制性的，并且所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这些修改、优化和其他实施例。因此，在法律允许的最大程度上，所述范围由随附的权利要求及其等同物的最宽泛的可允许解释确定，并且不应受前述详细描述的限制或限定。

Claims (17)

1.一种半导体器件，包括：
多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及
沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极，
其中，所述多个栅电极中的每一个包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中，并且
其中，所述第二导电层中的杂质的第一浓度高于所述第一导电层中的杂质的第二浓度，并且所述杂质包括氮(N)，
其中，所述杂质还包括氟(F)、氯(Cl)和碳(C)中的至少一种，并且其中，所述第二导电层中的氮浓度低于所述第二导电层中的氟、氯和碳中的所述至少一种的浓度。
2.根据权利要求1所述的半导体器件，其中，所述第一导电层中的杂质的第二浓度小于所述第二导电层中的杂质的第一浓度的5％。
3.根据权利要求1所述的半导体器件，其中，所述第一导电层具有比所述第二导电层的电阻率更低的电阻率。
4.根据权利要求1所述的半导体器件，其中，所述第一导电层的平均晶粒尺寸小于所述第二导电层的平均晶粒尺寸。
5.根据权利要求1所述的半导体器件，还包括：
多个层间绝缘层，其在所述衬底上与所述多个栅电极交替层叠；以及
栅极介电层，其位于所述沟道区域和所述多个栅电极之间，
其中，所述第一导电层位于所述多个层间绝缘层中彼此垂直相邻的一对层间绝缘层之间，并且在所述一对层间绝缘层中的上面的层间绝缘层的下表面、所述栅极介电层的一侧、以及所述一对层间绝缘层中的下面的层间绝缘层的上表面上延伸。
6.根据权利要求1所述的半导体器件，还包括至少一个中间导电层，其位于所述第一导电层和所述第二导电层之间。
7.根据权利要求6所述的半导体器件，其中，所述第二导电层中的杂质的第一浓度高于所述至少一个中间导电层中的杂质的第三浓度。
8.根据权利要求7所述的半导体器件，其中，所述至少一个中间导电层中的杂质的第三浓度高于所述第一导电层中的杂质的第二浓度。
9.根据权利要求1所述的半导体器件，其中，所述第二导电层中的杂质的第一浓度在5×1019/cm3至5×1021/cm3的范围内。
10.根据权利要求1所述的半导体器件，其中，所述第一导电层和所述第二导电层包括相同的金属材料。
11.根据权利要求10所述的半导体器件，其中，所述第一导电层和所述第二导电层包括钨(W)。
12.一种半导体器件，包括：
多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及
沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极；
其中，所述多个栅电极中的每一个包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中，并且
其中，所述第二导电层具有比所述第一导电层中的杂质的第二浓度高的杂质的第一浓度，并且具有比所述第一导电层的第二电阻率高的第一电阻率，
其中，所述杂质包括氮(N)，并且还包括氟(F)、氯(Cl)和碳(C)中的至少一种，并且其中，所述第二导电层中的氮浓度低于所述第二导电层中的氟、氯和碳中的所述至少一种的浓度。
13.根据权利要求12所述的半导体器件，其中，所述第一导电层中的第一氮浓度低于所述第二导电层中的第二氮浓度。
14.一种半导体器件，包括：
多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及
沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极；
其中，所述多个栅电极中的每一个包括：第一金属层，其限定朝向所述沟道区域凹入的凹陷；以及第二金属层，其位于由所述第一金属层限定的所述凹陷中，并且
其中，所述第二金属层的第一氮浓度高于所述第一金属层的第二氮浓度，所述第二金属层和所述第一金属层包括含氟(F)、氯(Cl)和/或碳(C)的非金属元素，并且所述第二金属层的所述第一氮浓度低于所述第二金属层的所述非金属元素的浓度。
15.根据权利要求14所述的半导体器件，其中，所述第二金属层中的所述非金属元素的所述浓度高于所述第一金属层中的所述非金属元素的浓度。
16.一种制造半导体器件的方法，所述方法包括：
在衬底上形成包括以交替顺序层叠的多个牺牲层和多个绝缘层的层叠件；
形成延伸穿过所述多个牺牲层和所述多个绝缘层的沟道；
形成延伸穿过所述层叠件的隔离区；
通过所述隔离区去除所述多个牺牲层来形成多个开口；
在所述多个开口中形成第一导电层，所述第一导电层分别在所述多个开口中限定多个凹陷；以及
在所述多个开口中的第一导电层上形成第二导电层，
其中，所述第二导电层具有比所述第一导电层的杂质浓度更高的杂质浓度，并且具有比所述第一导电层的电阻率更高的电阻率，
其中，形成所述第二导电层包括：供应包括氮气的功能性气体，
其中，所述杂质包括来自所述功能性气体的氮，并且还包括用于形成所述第二导电层的源气体的氟(F)、氯(Cl)和碳(C)中的至少一种，并且所述第二导电层中的氮浓度低于所述第二导电层中的氟、氯和碳中的所述至少一种的浓度。
17.根据权利要求16所述的方法，其中，所述第一导电层在比所述第二导电层的处理温度更高的处理温度下形成。
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