KR20190024314A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 게이트 전극들을 관통하여 기판에 수직하게 연장되는 채널 영역들을 포함하고, 게이트 전극들 각각은, 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 제1 도전층의 리세스 영역 내에 배치되는 제2 도전층을 포함하고, 제2 도전층의 불순물들의 농도는 제1 도전층의 불순물들의 농도보다 높으며, 불순물들은 질소(N)를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고, 상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되는 제2 도전층을 포함하고, 상기 제2 도전층의 불순물들의 농도는 상기 제1 도전층의 불순물들의 농도보다 높으며, 상기 불순물들은 질소(N)를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고, 상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되며, 상기 제1 도전층보다 비저항이 높고, 높은 농도의 불순물들을 포함하는 제2 도전층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 희생층들 및 상기 층간 절연층들을 관통하는 채널들을 형성하는 단계, 상기 적층 구조물들을 관통하는 분리 영역들을 형성하는 단계, 상기 분리 영역들을 통해 상기 희생층들을 제거하여 측면 개구부들을 형성하는 단계, 상기 측면 개구부들에 제1 도전층을 형성하는 단계, 및 상기 측면 개구부들을 매립하도록 상기 제1 도전층 상에, 상기 제1 도전층보다 비저항이 높으며 높은 농도의 불순물들을 포함하는 제2 도전층을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고, 상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되는 제2 도전층을 포함하고, 상기 제2 도전층의 불순물들의 농도는 상기 제1 도전층의 불순물들의 농도보다 높으며, 상기 불순물들은 질소(N)를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고, 상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되며, 상기 제1 도전층보다 비저항이 높고, 높은 농도의 불순물들을 포함하는 제2 도전층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 희생층들 및 상기 층간 절연층들을 관통하는 채널들을 형성하는 단계, 상기 적층 구조물들을 관통하는 분리 영역들을 형성하는 단계, 상기 분리 영역들을 통해 상기 희생층들을 제거하여 측면 개구부들을 형성하는 단계, 상기 측면 개구부들에 제1 도전층을 형성하는 단계, 및 상기 측면 개구부들을 매립하도록 상기 제1 도전층 상에, 상기 제1 도전층보다 비저항이 높으며 높은 농도의 불순물들을 포함하는 제2 도전층을 형성하는 단계를 포함할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 일 영역을 설명하기 위한 도면들이다.
도 8a 내지 도 8h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 증착 공정들에서의 가스 주입 플로우 다이어그램이다.
도 10은 예시적인 실시예에 따른 반도체 장치의 제조 방법의 일 단계를 개략적으로 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 제어 로직(30)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
제어 로직(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 회로(36)의 제어에 응답하여 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WLs)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BLs)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
제어 회로(36)는 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다. 도 2는 도 1의 메모리 셀 어레이(20)를 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20a)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0, BL1, BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20a)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널들(CH) 및 채널들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 적어도 두 개의 도전층들(130A, 130B)로 이루어지는 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(145), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(107), 채널들(CH)의 상단의 채널 패드들(155) 및 게이트 전극들(130) 사이의 소스 도전층(180)을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
채널들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기판(101)에 수직한 측면을 갖거나, 또는 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(155)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(155)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 에피택셜층(107)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다. 또한, 채널들(CH) 중 일부는 비트 라인과 연결되지 않는 더미 채널일 수 있다.
복수의 게이트 전극(131-138: 130)은 채널들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 도 2의 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극을 이룰 수 있다. 게이트 전극들(130)은 워드 라인들(WL0-WLn), 스트링 선택 라인(SSL1, SSL2) 및 접지 선택 라인(GSL)을 이루며 연장될 수 있고, 워드 라인들(WL0-WLn)은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들(S)에서 공통으로 연결될 수 있다. 스트링 선택 라인(SSL1, SSL2)을 이루는 게이트 전극들(130)은 스트링 절연층(103)에 의해 x 방향에서 서로 분리될 수 있다. 다만, 스트링 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 도시된 것에 한정되지 않는다.
실시예에 따라, 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST)의 게이트 전극(130)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극들(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 니켈(Ni) 등을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있다. 게이트 전극들(130)은 제1 및 제2 도전층들(130A, 130B)을 포함할 수 있다. 제1 및 제2 도전층들(130A, 130B)은 서로 다른 공정에 의해 형성된 층들일 수 있다. 제1 및 제2 도전층들(130A, 130B)은 서로 다른 금속 물질을 포함하거나, 서로 다른 물성을 가질 수 있다.
제1 도전층(130A)은 채널(CH) 또는 채널 영역(140)에 인접하게 배치되며, 층간 절연층들(120)의 사이에서 채널 영역(140)을 향하여 리세스된 측면 리세스 영역(LR)을 포함할 수 있다. 따라서, 제1 도전층(130A)은 상부의 층간 절연층(120)의 하면을 따라 채널(CH) 또는 채널 영역(140)을 향하여 연장되며, 채널(CH) 또는 채널 영역(140)을 따라 수직하게 연장되고, 다시 하부의 층간 절연층(120)의 상면을 따라 연장될 수 있다. 제1 도전층(130A)은 소스 도전층(180)과 x 방향에서 인접하는 채널들(CH)의 사이에서 하나의 측면 리세스 영역(LR)을 포함할 수 있으며, 인접하는 채널들(CH)의 사이에서 양 단에 두 개의 측면 리세스 영역들(LR)을 포함할 수 있다. 제2 도전층(130B)은 측면 리세스 영역(LR) 내에 배치되며, 상하로 인접하는 층간 절연층들(120)의 사이를 매립하도록 배치될 수 있다. 제1 및 제2 도전층들(130A, 130B)은 소스 도전층(180)과 인접한 영역에서 측면들이 하나의 평면을 이루도록 배치될 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130)에서, 제1 도전층들(130A)의 부피분율은 제2 도전층들(130B)의 부피분율보다 작을 수 있다. 다만, 제1 및 제2 도전층들(130A, 130B)의 상대적인 부피비는 이에 한정되지 않으며, 게이트 전극들(130)의 두께, 저항, 기판(101)의 휨(warpage)과 같은 변형에 영향을 미치는 응력 등을 고려하여 결정될 수 있다.
제2 도전층(130B)은 제1 도전층(130A)보다 높은 농도의 불순물들을 포함할 수 있다. 상기 불순물들은 비금속 원소일 수 있다. 상기 불순물들은 예를 들어, 질소(N), 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 포함할 수 있다. 제2 도전층(130B)은 제1 도전층(130A)보다 높은 농도의 질소(N) 원소들을 포함할 수 있다. 또한, 제2 도전층(130B)은, 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나의 원소를 제1 도전층(130A)보다 높은 농도로 포함할 수 있으며, 이들 불순물들은 제2 도전층(130B)을 형성하기 위한 소스 가스를 이루는 원소들일 수 있다. 제2 도전층(130B)은 상기 불순물들에 의해 제조 공정 중에, 제1 도전층(130A)보다 우수한 모폴로지를 갖도록 형성될 수 있다.
예를 들어, 제2 도전층(130B)은 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 5×1019/cm3 내지 5×1021/cm3의 제1 농도로 포함하고, 질소(N)를 상기 제1 농도보다 낮은 5×1018/cm3 내지 5×1020/cm3의 제2 농도로 포함할 수 있다. 제1 도전층(130A)도 상기 불순물들을 포함할 수 있으며, 예를 들어, 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 포함할 수 있다. 제1 도전층(130A)의 불순물들의 전체 농도는 제2 도전층(130B)의 불순물들의 전체 농도의 5 % 이하일 수 있다. 실시예들에서, 제1 도전층(130A)은 제2 도전층(130B)과 동일한 농도로 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 포함하면서, 질소(N)를 실질적으로 포함하지 않을 수도 있다. 즉, 제1 도전층(130A)은 의도적으로 주입된 질소(N)를 포함하지 않을 수 있으며, 이 경우에도 제2 도전층(130B)으로부터 확산된 소량의 질소(N)를 포함할 수는 있다.
제1 도전층(130A)은 제2 도전층(130B)보다 비저항이 작을 수 있다. 이는 제1 도전층(130A)의 불순물들의 농도가 제2 도전층(130B)보다 낮은 것이 하나의 이유일 수 있다. 제1 도전층(130A)은 제2 도전층(130B)보다 응력(stress)이 낮은 층일 수 있다. 제1 도전층(130A)을 이루는 물질의 결정립(grain)들의 크기의 평균은 제2 도전층(130B)을 이루는 물질의 결정립들의 크기의 평균보다 작을 수 있다.
복수의 층간 절연층들(121-129: 120)은 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면으로부터 소스 절연층(185)을 향하여 돌출된 구조를 가질 수 있다. 예시적인 실시예에서, 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면과 동일 평면을 이룰 수도 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(145)을 채널(CH)을 따라 기판(101)의 상면에 수직하게 연장될 수 있다. 게이트 유전층(145)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다.
에피택셜층(107)은 채널들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(131)의 상면보다 높고 상부의 게이트 전극(132)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)에 의해 채널(CH)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
채널 패드들(155)은 채널들(CH)에서 채널 영역(140)의 상부에 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
소스 도전층(180)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있으며, 소스 절연층(185)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 소스 도전층(180)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 소스 도전층(180)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 도 1 및 도 2를 참조하여 상술한 공통 소스 라인(CSL)에 해당할 수 있다. 소스 도전층(180)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140)의 4열 내지 5열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 소스 도전층(180)은 기판(101)의 상면에 수직한 측면을 갖는 것으로 도시되었으나, 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수도 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 일 영역을 설명하기 위한 도면들로서, 도 4의 'A' 영역에 대응하는 영역들의 확대도들이다.
도 5를 참조하면, 메모리 셀 스트링들의 게이트 전극(132a), 게이트 유전층(145) 및 채널 영역(140)을 포함하는 영역이 도시된다.
게이트 전극(132a)은 제1 및 제2 도전층들(132A, 132B) 및 베리어층(160)을 포함할 수 있다. 이하에서, 제1 및 제2 도전층들(132A, 132B)에 대해서는 도 3 및 도 4를 참조하여 상술한 제1 및 제2 도전층들(130A, 130B)에 대한 설명이 동일하게 적용될 수 있다.
제1 도전층(132A)은 층간 절연층들(123, 124)의 일 면 상에서 제1 두께(T1)를 가질 수 있으며, 상기 제1 두께(T1)는 예를 들어, 3 nm 내지 15 nm의 범위일 수 있다. 제2 도전층(132B)은 측면 리세스 영역(LR) 내에서 제2 두께(T2)를 가질 수 있으며, 상기 제2 두께(T2)는 예를 들어, 15 nm 내지 35 nm의 범위일 수 있다. 제1 도전층(132A)은 채널 영역(140)을 따라 연장되는 영역에서 제3 두께(T3)를 가질 수 있으며, 상기 제3 두께(T3)는 상기 제1 두께(T1)와 동일하거나 상기 제1 두께(T1)보다 작을 수 있다. 도 5에서, 제1 및 제2 도전층들(132A, 132B)은 일정하게 각각 상기 제1 및 제2 두께(T1, T2)를 갖는 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 제1 도전층(132A)의 두께는 채널 영역(140)에 인접한 영역에서 소스 절연층(185)을 향해 점진적으로 증가하거나 감소할 수 있으며, 이에 따라 제2 도전층(132B)의 두께도 변화될 수 있다.
베리어층(160)은 제1 도전층(132A)의 둘레에서, 게이트 유전층(145)과의 사이에 배치될 수 있다. 베리어층(160)은 제1 및 제2 도전층들(132A, 132B)을 이루는 물질의 확산을 방지하는 확산 방지층일 수 있다. 베리어층(160)은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 베리어층(160)은 예를 들어, 3 nm 이하의 두께를 가질 수 있다. 베리어층(160)의 측면은 제1 및 제2 도전층들(132A, 132B)의 측면과 동일 평면을 이룰 수 있다.
게이트 유전층(145)은 채널 영역(140)로부터 순차적으로 터널링층(142), 전하 저장층(143) 및 블록킹층(144)을 포함할 수 있다. 터널링층(142) 및 전하 저장층(143)은 채널 영역(140)과 같이 기판(101)에 수직하게 연장되고, 블록킹층(144)은 게이트 전극(132)을 둘러싸도록 배치될 수 있다. 실시예들에서, 전하 저장층(143)도 블록킹층(144)과 함께 게이트 전극(132)을 둘러싸도록 배치되거나, 블록킹층(144)의 일부만 게이트 전극(132)을 둘러싸도록 배치될 수도 있다. 게이트 유전층(145)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 실시예들에서 다양하게 변화될 수 있다. 게이트 유전층(145)의 측면은 게이트 전극(132)의 측면과 동일 평면을 이루는 것으로 도시되었으나, 이에 한정되지는 않으며, 예를 들어, 층간 절연층들(123, 124)을 따라 층간 절연층들(123, 124)의 측면으로 연장될 수도 있다.
터널링층(142)은 F-N 터널링 방식으로 전하를 전하 저장층(143)으로 터널링시킬 수 있다. 터널링층(142)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143)은 전하 트랩층일 수 있으며, 실리콘 질화물로 이루어질 수 있다. 블록킹층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다.
도 6을 참조하면, 게이트 전극(132b)은 제1 및 제2 도전층들(132A, 132B) 및 베리어층(160) 외에 제3 도전층(132C)을 더 포함할 수 있다. 제3 도전층(132C)은 제1 및 제2 도전층들(132A, 132B)의 사이에 배치될 수 있으며, 제2 도전층(132B)은 최외각에 배치될 수 있다. 제3 도전층(132C)은 제1 도전층(132A)의 측면 리세스 영역(LR)을 따라 실질적으로 균일한 두께로 배치될 수 있다. 따라서, 제3 도전층(132C)도 제1 도전층(132A)과 같이 측면 리세스 영역을 포함할 수 있다.
제3 도전층(132C)은 갭-필(gap-fill)이 잘되는 물질로 이루어질 수 있으며, 제1 및 제2 도전층들(132A, 132B)과 다른 공정으로, 또는 다른 공정 조건 하에서 형성될 수 있다. 제1 내지 제3 도전층들(132A, 132B, 123C)의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
제3 도전층(132C)은 제1 도전층(132A)보다 고농도의 불순물들을 포함할 수 있으며, 제2 도전층(132B)보다 저농도의 불순물들을 포함할 수 있다. 실시예들에서, 불순물들의 농도는 제1 도전층(132A)으로부터 채널 영역(140)의 외측으로 향하면서 점차 증가하고, 비저항 및 응력은 점차 감소하는 경향을 가질 수 있다.
도 7을 참조하면, 게이트 전극(132c)은 제1 및 제2 도전층들(132A', 132B) 및 베리어층(160)을 포함할 수 있다. 본 실시예의 제1 도전층(132A')은 표면 거칠기(roughness)가 상대적으로 클 수 있다. 이러한 상대적으로 큰 거칠기는 제1 도전층(132A')의 제조 공정 및 공정 조건에 따라 형성될 수 있다. 다만, 이 경우에도 제1 도전층(132A')의 측면은 상면보다 거칠기가 작을 수 있으며, 제2 도전층(132B)의 측면과 동일하거나 유사한 거칠기를 가질 수 있다. 이는 제1 도전층(132A')의 측면과 제2 도전층(132B)의 측면은 제조 공정 중에 식각 공정에 의해 형성되며, 동시에 형성되기 때문일 수 있다.
도 8a 내지 도 8h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 8a 내지 도 8h에서는, 도 4의 단면도에 대응되는 영역이 도시될 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 증착 공정들에서의 가스 주입 플로우 다이어그램이다.
도 8a를 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
희생층들(110)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(110)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
도 8b를 참조하면, 스트링 절연층(103)을 형성하고, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CHH)을 형성하고, 채널홀들(CHH)의 하부에 에피택셜층(107)을 형성할 수 있다.
스트링 절연층(103)은, 별도의 마스크층을 이용하여, 최상부로부터 소정 개수의 희생층들(110) 및 층간 절연층들(120)을 제거함으로써 형성할 수 있다. 희생층들(110) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 스트링 절연층(103)을 형성할 수 있다. 스트링 절연층(103)은 희생층들(110)에 대하여 층간 절연층(120)과 함께 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
채널홀들(CHH)은 희생층들(110) 및 층간 절연층들(120)의 적층 구조물을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널홀들(CHH) 내에, 에피택셜층(107)을 형성할 수 있다. 에피택셜층(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(107)은 단일층 또는 복수의 층으로 이루어질 수 있으며, 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
도 8c를 참조하면, 채널홀들(CHH) 내에 게이트 유전층(145), 채널 영역(140), 채널 절연층(150) 및 채널 패드(155)를 형성하여, 채널들(CH)을 형성할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널홀들(CHH)을 따라 기판(101)에 수직하게 연장되는 부분, 예를 들어, 도 5의 터널링층(142) 및 전하 저장층(143)이 본 단계에서 형성될 수 있다.
채널 영역(140)은 채널홀들(CHH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널홀들(CHH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 8d를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 분리 영역(OP)을 형성하고, 분리 영역(OP)을 통해 노출된 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성할 수 있다.
실시예들에서, 분리 영역(OP)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(155) 상에 추가로 절연층을 형성하여, 채널 패드(155) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수도 있다. 분리 영역(OP)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 분리 영역들(OP)은 y 방향으로 연장되는 트랜치 형태로 형성될 수 있으며, 도 3의 소스 도전층(180) 및 소스 절연층(185)이 배치되는 영역에 형성될 수 있다.
희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널들(CH) 내의 게이트 유전층(145)의 일부, 예를 들어 전자 저장층(143) 또는 블록킹층(144)의 측벽들이 노출될 수 있다.
도 8e 및 도 9a를 참조하면, 측면 개구부들(LT) 내에 게이트 전극(130)의 제1 도전층(130A)을 형성할 수 있다.
제1 도전층(130A)의 형성 전에, 먼저 도 5 내지 도 7의 베리어층(160)이 형성될 수 있다. 제1 도전층(130A)은 측면 개구부들(LT) 내에서 층간 절연층들(120) 및 채널들(CH)의 측벽을 따라 형성될 수 있다. 제1 도전층(130A)은 측면 리세스 영역(LR)을 포함할 수 있으며, 채널들(CH)을 향하여 오목하게 리세스된 형태를 가질 수 있다.
제1 도전층(130A)은 예를 들어, ALD 공정에 의해 형성할 수 있다. 이 경우, 도 9a와 같이 제1 도전층(130A)의 증착을 위한 가스들이 주입될 수 있다. 상기 공정은, 소스 가스의 공급 단계 및 반응 가스의 공급 단계를 포함하며, 각 공급 단계 이후에 퍼지 가스가 주입되는 단계들을 포함할 수 있다. 상기 단계들을 하나의 증착 사이클로 하여 상기 증착 사이클이 반복하여 수행될 수 있다.
먼저, 상기 소스 가스는, 제1 도전층(130A)을 이루는 물질을 함유하는 전구체를 포함할 수 있다. 상기 전구체는 기체 상태로 공급되거나 불활성 가스를 캐리어(carrier) 가스로 이용하여 공급될 수 있다. 상기 반응 가스는 상기 전구체의 핵생성(nucleation)을 보조하기 위한 것으로, 상기 전구체를 산화 또는 환원시키는 가스일 수 있다. 상기 퍼지 가스는 Ar, He 또는 N2 등을 사용할 수 있으며, 잔존하는 부산물 및 흡착되지 않은 상기 소스 가스 및 상기 반응 가스를 제거할 수 있다. 예를 들어, 제1 도전층(130A)이 텅스텐(W)으로 이루어지는 경우, 상기 소스 가스는, WF6, WCl6, WCl5, W(CO)6, W(C6H6)2,　W(PF3)6,　W(allyl)4 및 (1, 5-COD)W(CO)4,　(C5H5)2WH2 중 적어도 하나일 수 있다. 상기 반응 가스는 B2H6, SiH4 및 H2 중 적어도 하나일 수 있다.
공정 온도는, 예를 들어 약 150 ℃ 내지 450 ℃의 범위일 수 있으며, 공정 압력은 예를 들어, 약 1 Torr 내지 90 Torr의 범위일 수 있다. 공정 온도 및 공정 압력은 소스 가스의 물질에 따라 변경될 수 있다. 상기 온도 범위보다 공정 온도가 높거나 낮으면 원자층 증착, 즉 자기 제한 성장이 일어나지 않을 수 있으며, 상기 압력 범위보다 공정 압력이 낮으면 상기 소스 가스와 상기 반응 가스의 반응이 충분하지 않을 수 있다.
제1 도전층(130A)은 제2 도전층(130B)에 비하여 상대적으로 저농도의 불순물들을 함유하도록 형성될 수 있다. 이를 위하여, 제1 도전층(130A)은 제2 도전층(130B)에 비하여 상대적으로 낮은 공정 압력에서 형성될 수 있으며, 상대적으로 높은 공정 온도에서 형성될 수 있다. 이에 의해 제1 도전층(130A)의 형성 시 불순물의 배출이 원활해질 수 있다. 이러한 공정 압력 및 공정 온도의 조절과 동시에, 또는 별도로, 상기 퍼지 가스에 의한 퍼징을 강화하여 제1 도전층(130A)을 형성할 수 있다. 상기 퍼지 가스의 공급 시간 및/또는 공급량을 상대적으로 높일 수 있다. 예를 들어, 도 9a에서 상기 퍼지 가스의 공급 시간들(△T1, △T2) 중 적어도 하나는 제2 도전층(130B)의 형성 시보다 길 수 있다. 또한, 상기 소스 가스의 공급 후의 상기 퍼지 가스의 공급 시간(△T1)은, 상기 반응 가스의 공급 후의 상기 퍼지 가스의 공급 시간(△T2)보다 길 수 있으나, 이에 한정되지는 않는다.
본 단계에 의해, 제1 도전층(130A)은 불소(F), 염소(Cl) 또는 탄소(C) 등의 불순물들을 포함하지 않거나, 상대적으로 저농도로 포함할 수 있다.
도 8f 및 도 9b를 참조하면, 측면 개구부들(LT) 내에서 제1 도전층(130A)의 측면 리세스 영역(LR)을 매립하는 제2 도전층(130B)을 형성하여, 게이트 전극(130)을 형성할 수 있다.
제2 도전층(130B)은 측면 개구부들(LT)을 매립하고 분리 영역들(OP) 내에 실질적으로 균일한 두께로 형성될 수 있다. 실시예들에서, 제2 도전층(130B)은 제1 도전층(130A)에 비하여 작은 표면 거칠기를 갖도록 형성될 수 있다.
제2 도전층(130B)은 예를 들어, ALD 공정 또는 CVD 공정에 의해 형성할 수 있다. 제2 도전층(130B)을 ALD 공정에 의해 형성하는 경우, 도 9b와 같은 순서로 제2 도전층(130B)의 증착을 위한 가스들이 주입될 수 있다. 상기 공정은, 기본적으로는 도 9a를 참조하여 상술한 제1 도전층(130A)의 형성 공정과 유사할 수 있다. 다만, 도 9b에 도시된 것과 같이, 제2 도전층(130B)의 형성 시에, 기능(functional) 가스가 더 공급될 수 있다. 상기 기능 가스는, 제2 도전층(130B) 내에 추가적으로 불순물들을 함유하도록 하기 위하여 공급될 수 있다. 상기 기능 가스는 공정 중에 계속적으로 공급되거나(도 9b의 기능 가스의 플로우(1)), 상기 반응 가스의 공급 시에 함께 공급될 수 있으나(도 9b의 기능 가스의 플로우(2)), 이에 한정되지는 않는다. 공급되는 가스의 유량은 실시예들에서 다양하게 선택될 수 있으며, 도 9b에서 기능 가스의 플로우(1) 및 (2)의 높이 차이는 구분을 위한 것으로, 유량의 차이를 보여주려는 의도는 아니다. 상기 기능 가스는 예를 들어, N2일 수 있다. 상기 기능 가스에 의해 추가적으로 불순물들을 공급함으로써, 상기 기능 가스를 이용하지 않는 경우에 비하여 공정 온도를 상대적으로 높게 하면서도 제2 도전층(130B)에 고농도의 불순물들이 함유되게 할 수 있다.
제2 도전층(130B)은 제1 도전층(130A)에 비하여 상대적으로 고농도의 불순물들을 함유하도록 형성될 수 있다. 이를 위하여, 제2 도전층(130B)은 제1 도전층(130A)에 비하여 상대적으로 높은 공정 압력에서 형성될 수 있으며, 상대적으로 낮은 공정 온도에서 형성될 수 있다. 또는, 제2 도전층(130B)은 CVD 공정을 이용하여, 소스 가스와 반응 가스를 동시에 투입하여 형성할 수도 있다.
본 단계에 의해, 제2 도전층(130B)은 상기 기능 가스로부터 공급된 질소(N)와, 상기 소스 가스로부터 공급된 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 포함하는 불순물들을 상대적으로 고농도로 포함할 수 있다.
실시예들에서, 게이트 전극들(130)은 도 6의 실시예에서와 같이, 세 개 이상의 도전층들로 이루어질 수도 있으며, 이 경우, 제1 및 제2 도전층들(130A, 130B)의 사이에 형성되는 도전층은 상대적으로 작은 두께로 형성되므로, 갭-필이 잘되며 스텝-커버리지(step coverage)가 우수한 막으로 이루어질 수 있다. 이를 위하여, 상기 도전층은 제1 도전층(130A)보다 낮은 증착 속도로 증착되도록 제어될 수 있다. 예를 들어, 상기 도전층의 형성 시의 공정 온도 및 압력은 제1 도전층(130A)의 형성 시보다 상대적으로 낮을 수 있으며, 사용되는 가스들의 유량이 상대적으로 작게 제어될 수 있다. 게이트 전극들(130)이 두 개의 도전층들로 이루어지는 실시예에서, 제2 도전층(130B)이 형성되는 측면 리세스 영역(LR)의 공간이 상대적으로 좁은 경우에도, 제2 도전층(130B)은 상기 도전층과 유사한 공정 조건으로 형성될 수 있다.
도 8g를 참조하면, 분리 영역들(OP) 내에서 층간 절연층들(120)의 측벽 및 기판(101) 상에 형성된 게이트 전극(130)을 이루는 물질을 제거할 수 있다.
측면 개구부들(LT)(도 8d 참조) 내에만 게이트 전극(130)이 배치되도록, 분리 영역들(OP) 내에 형성된 게이트 전극(130)을 이루는 물질을 식각 공정에 의해 제거할 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 이에 의해, 게이트 전극들(130)의 측면이 정의될 수 있다. 상하로 인접하는 게이트 전극들(130) 사이의 전기적인 단락을 위하여, 게이트 전극들(130)의 측면은 층간 절연층들(120)의 측면보다 채널들(CH)을 향해 안쪽으로 리세스되도록 형성될 수 있다.
게이트 전극(130)을 이루는 물질의 최외각에 상대적으로 모폴로지가 우수한 제2 도전층(130B)이 형성되어 있으므로, 본 단계에서 식각 공정을 수행하는 경우, 게이트 전극(130)이 x 방향에서 고르게 식각될 수 있다. 따라서, 최종적으로 형성되는 게이트 전극들(130)은 평탄한 측면을 가질 수 있다.
실시예들에서, 게이트 전극(130)에 대한 어닐링 공정이 더 수행될 수 있다. 상기 어닐링 공정을 통해, 게이트 전극(130)이 과도한 불순물들을 포함하지 않도록 불순물들의 일부를 제거할 수 있다.
도 8h를 참조하면, 분리 영역들(OP) 내에 소스 절연층(185)을 형성할 수 있다.
소스 절연층(180)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다.
다음으로 도 4를 함께 참조하면, 소스 절연층(185) 내에 도전성 물질을 증착하여 소스 도전층(185)을 형성할 수 있다. 이후에, 채널 패드들(155) 상에 콘택 플러그들 및 비트 라인과 같은 배선 구조들을 더 형성할 수 있다.
도 10은 예시적인 실시예에 따른 반도체 장치의 제조 방법의 일 단계를 개략적으로 나타내는 단면도이다.
도 10을 참조하면, 먼저 도 8a 내지 도 8f를 참조하여 상술한 공정이 수행될 수 있다.
다음으로, 도 10에 도시된 것과 같이, 분리 영역들(OP) 내에서 제1 및 제2 도전층들(130A', 130B') 상에 제3 도전층(130C)을 더 형성할 수 있다. 제3 도전층(130C)은 제1 및 제2 도전층들(130A', 130B')을 캡핑하도록 형성될 수 있다. 제3 도전층(130C)은 제2 도전층(130B')보다 우수한 모폴로지를 갖도록 형성될 수 있다. 또한, 제3 도전층(130C)은 제1 및 제2 도전층들(130A', 130B')보다 고농도의 불순물들을 포함할 수 있다. 즉, 제1 내지 제3 도전층들(130A', 130B', 130C)은 순차적으로 고농도의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 제3 도전층(130C)은 제1 및 제2 도전층들(130A, 130B)보다 높은 공정 압력 및/또는 낮은 공정 온도에서 형성될 수 있으며, ALD 또는 CVD를 이용하여 형성될 수 있다.
다음으로, 도 8g 및 도 8h를 참조하여 상술한 공정이 수행될 수 있다. 특히, 도 8g를 참조하여 상술한 공정에서, 표면 거칠기가 작은 제3 도전층(130C)에 의해, 게이트 전극들(130)을 이루는 물질이 균일하게 식각될 수 있다. 제3 도전층(130C)은 식각 공정 중에 전부 제거되어 잔존하지 않을 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11을 참조하면, 반도체 장치(200)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 3 및 도 4를 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널들(CH) 및 채널들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 적어도 두 개의 도전층들(130A, 130B)로 이루어지는 복수의 게이트 전극들(130)을 포함할 수 있다. 본 실시예에서, 메모리 셀 영역(CELL)은 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않으며, 본 명세서에서 설명한 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(301), 기저 기판(301) 상에 배치된 회로 소자들(330), 콘택 플러그들(350) 및 배선 라인들(360)을 포함할 수 있다.
기저 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(301)은 소자분리층들(310)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물들을 포함하는 소스/드레인 영역들(305)이 배치될 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(330)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(330)은 회로 게이트 절연층(332), 스페이서층(334) 및 회로 게이트 전극(335)을 포함할 수 있다. 회로 게이트 전극(335)의 양 측에서 기저 기판(301) 내에는 소스/드레인 영역들(305)이 배치되어, 회로 소자(330)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(340)이 기저 기판(301) 상에서 회로 소자(330) 상에 배치될 수 있다. 콘택 플러그들(350)은 주변 영역 절연층들(340)을 관통하여 소스/드레인 영역들(305)에 연결될 수 있다. 콘택 플러그들(350)에 의해 회로 소자(330)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(335)에도 콘택 플러그들(350)이 연결될 수 있다. 배선 라인들(360)은 콘택 플러그들(350)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(301)과 동일한 크기를 갖거나, 기저 기판(301)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 x 방향에서의 일단은 회로 소자(330)와 전기적으로 연결될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
107: 에피택셜층
110: 희생층
120: 층간 절연층
130: 게이트 전극
130A: 제1 도전층
130B: 제2 도전층
140: 채널 영역
142: 터널링층
143: 전하 저장층
144: 블록킹층
145: 게이트 유전층
150: 채널 절연층
155: 채널 패드
160: 베리어층
180: 소스 도전층
185: 소스 절연층

Claims (20)

  1. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고,
    상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되는 제2 도전층을 포함하고,
    상기 제2 도전층의 불순물들의 농도는 상기 제1 도전층의 불순물들의 농도보다 높으며, 상기 불순물들은 질소(N)를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 불순물들은 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 도전층은 질소(N)를 제1 농도로 포함하고, 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나를 상기 제1 농도보다 높은 제2 농도로 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 도전층은 불소(F), 염소(Cl) 및 탄소(C) 중 적어도 하나의 불순물을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 도전층의 불순물들의 농도는 상기 제2 도전층의 불순물들의 농도의 5 % 이하인 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 도전층은 상기 제2 도전층보다 비저항이 작은 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 도전층을 이루는 결정립들의 크기의 평균은 상기 제2 도전층을 이루는 결정립들의 크기의 평균보다 작은 반도체 장치.
  8. 제1 항에 있어서,
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 및
    상기 채널 영역들과 상기 게이트 전극들의 사이에 배치되는 게이트 유전층을 더 포함하고,
    상기 제1 도전층은 서로 인접하는 상기 층간 절연층들의 사이에서, 상부의 상기 층간 절연층의 하면으로부터 연장되어 상기 게이트 유전층 및 하부의 상기 층간 절연층의 상면을 덮도록 배치되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층의 사이에 배치되는 적어도 하나의 중간 도전층을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 도전층은 상기 게이트 전극들의 최외각에 배치되고,
    상기 제2 도전층의 불순물들의 농도는 상기 적어도 하나의 중간 도전층의 불순물들의 농도보다 높은 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 도전층, 상기 적어도 하나의 중간 도전층 및 상기 제2 도전층의 순서로 불순물들의 농도가 증가하는 반도체 장치.
  12. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 영역들을 포함하고,
    상기 게이트 전극들 각각은, 상기 채널 영역들에 인접하게 배치되며 측면 리세스 영역을 포함하는 제1 도전층 및 상기 제1 도전층의 상기 리세스 영역 내에 배치되며, 상기 제1 도전층보다 비저항이 높고, 높은 농도의 불순물들을 포함하는 제2 도전층을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 불순물들은 불소(F), 염소(Cl), 탄소(C) 및 질소(N) 중 적어도 하나를 포함하는 반도체 장치.
  14. 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 희생층들 및 상기 층간 절연층들을 관통하는 채널들을 형성하는 단계;
    상기 적층 구조물들을 관통하는 분리 영역들을 형성하는 단계;
    상기 분리 영역들을 통해 상기 희생층들을 제거하여 측면 개구부들을 형성하는 단계;
    상기 측면 개구부들에 제1 도전층을 형성하는 단계; 및
    상기 측면 개구부들을 매립하도록 상기 제1 도전층 상에, 상기 제1 도전층보다 비저항이 높으며 높은 농도의 불순물들을 포함하는 제2 도전층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 불순물들은, 상기 제2 도전층의 증착을 위한 소스 가스를 이루는 원소를 적어도 하나 포함하는 반도체 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 도전층을 형성하는 단계에서, 상기 불순물들을 공급하기 위한 기능성 가스가 공급되는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 기능성 가스는 질소 가스이고, 상기 불순물들은 질소(N)를 포함하는 반도체 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 도전층은 ALD로 형성하고, 상기 제2 도전층은 CVD로 형성하는 반도체 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 측면 개구부들의 외측의 상기 분리 영역 내에서, 상기 제2 도전층 상에 제3 도전층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층이 상기 측면 개구부들 내에만 잔존하도록, 상기 분리 영역 내에 형성된 상기 제1 내지 제3 도전층을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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