JP2023046164A - 半導体装置 - Google Patents
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Abstract
【課題】後熱負荷による導電膜内からの酸素の拡散を抑制する。【解決手段】半導体装置は、トンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷捕獲膜と、導電膜と、電荷捕獲膜と導電膜との間に設けられたブロック絶縁膜と、を備えている。導電膜は、ブロック絶縁膜上の第１金属膜と、第１金属膜上の第２金属膜、を含み、第１金属膜の第２金属膜側の界面粗さが、前記第１金属膜の前記ブロック絶縁膜側の界面粗さよりも大きい。【選択図】図４
Description
本発明の実施形態は、半導体装置に関する。
半導体装置の一例として３次元メモリが知られている。
後熱負荷による導電膜内からの酸素の拡散を抑制する。
本発明の実施形態は、半導体装置であって、トンネル絶縁膜と、トンネル絶縁膜上に設けられた電荷捕獲膜と、導電膜と、電荷捕獲膜と導電膜との間に設けられたブロック絶縁膜と、を備えている。導電膜は、ブロック絶縁膜上の第１金属膜と、第１金属膜上の第２金属膜、を含み、第１金属膜の第２金属膜側の界面粗さが、前記第１金属膜の前記ブロック絶縁膜側の界面粗さよりも大きい。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００ａの構成例を示す斜視図である。ここでは、積層体２の積層方向をＺ方向とする。Ｚ方向と交差する方向をＹ軸方向とする。ＺおよびＹ軸方向のそれぞれと交差する方向をＸ方向とする。
図１は、第１実施形態に係る半導体装置１００ａの構成例を示す斜視図である。ここでは、積層体２の積層方向をＺ方向とする。Ｚ方向と交差する方向をＹ軸方向とする。ＺおよびＹ軸方向のそれぞれと交差する方向をＸ方向とする。
本実施形態において、半導体装置１００ａは、複数のメモリセルを３次元配置して構成された立体型メモリセルアレイを有する不揮発性メモリである。例えば、不揮発性メモリ
は、ＮＡＮＤ型フラッシュメモリである。
は、ＮＡＮＤ型フラッシュメモリである。
半導体装置１００ａは、基体部１と、積層体２と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０と、絶縁膜１１と、導電膜１２と、半導体部１３とを含む。絶縁膜１１は、基板１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体部１３は、導電膜１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソースおよびドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜１２には、例えば、タングステン等の導電性金属が用いられる。半導体部１３には、例えば、シリコン等の半導体材料が用いられる。
積層体２は、基板１０の上方に設けられており、半導体部１３に対してＺ方向に位置する。積層体２は、Ｚ方向に、交互に積層された複数の導電膜２１および複数の絶縁膜２２を含む。よって、Ｚ方向が積層体２の積層方向となる。導電膜２１には、例えば、モリブデンが用いられている。絶縁膜２２には、例えば、シリコン酸化物が用いられている。絶縁膜２２は、Ｚ方向に隣接する複数の導電膜２１間を電気的に絶縁する。導電膜２１および絶縁膜２２のそれぞれの積層数は任意である。絶縁膜２２は、例えば、空間（ギャップ）であってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇには、例えば、シリコン酸化物が用いられている。絶縁膜２ｇには、シリコン酸化物よりも比誘電率が高い高誘電体が用いられてもよい。
導電膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤと、を構成する。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
半導体装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、複数のメモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延伸している。
図２は、３次元構造のメモリセルアレイの構成例を示す断面図である。図３は、図２のIII-III線における断面図である。複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の上端から積層体２内を貫通するようにＺ方向に設けられている。メモリホールＭＨの内部には、半導体ボディ２１０、メモリ膜２２０およびコア層２３０が設けられている。半導体ボディ２１０、メモリ膜２２０およびコア層２３０は、メモリホールＭＨに沿ってＺ方向に延伸している。半導体柱としての半導体ボディ２１０は、半導体部１３と電気的に接続されている。ｙ方向に配列された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。
図３に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。導電膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成する第１ブロック絶縁膜２１ａが設けられている。第１ブロック絶縁膜２１ａは、例えば、酸化アルミニウム等の絶縁性の金属酸化物膜である。第１ブロック絶縁膜２１ａは、導電膜２１の周囲に設けられ、導電膜２１と半導体ボディ２１０との間、導電膜２１と絶縁膜２２との間に設けられている。第１ブロック絶縁膜２１ａは、導電膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。
半導体ボディ２１０の形状は、例えば、筒状である。半導体ボディ２１０には、例えば、ポリシリコンシリコン等の半導体材料が用いられる。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネル領域となる。
メモリ膜２２０は、第１ブロック絶縁膜２１ａと、第２ブロック絶縁膜２２１と、電荷捕獲膜２２２と、トンネル絶縁膜２２３とを含む。メモリ膜２２０は、メモリホールＭＨの内壁に沿ってＺ方向に延伸するように筒状に設けられている。また、メモリ膜２２０は、半導体ボディ２１０と導電膜２１または絶縁膜２２との間に介在している。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬとしての導電膜２１との間のメモリ膜２２０を記憶領域として有し、Ｚ方向に配列されている。半導体ボディ２１０、トンネル絶縁膜２２３、電荷捕獲膜２２２および第２ブロック絶縁膜２２１のそれぞれは、メモリホールＭＨの内壁に沿って成膜されており、Ｚ方向に延伸している。
第２ブロック絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間、および導電膜２１と電荷捕獲膜２２２との間に設けられている。第２ブロック絶縁膜２２１には、例えば、シリコン酸化物が用いられている。第２ブロック絶縁膜２２１は、犠牲膜を導電膜２１にリプレースするとき、電荷捕獲膜２２２がエッチングされないように保護する。また、第１ブロック絶縁膜２１ａと第２ブロック絶縁膜２２１は、電荷捕獲膜２２２から導電膜２１への電荷漏れを防ぐブロック絶縁膜として機能する。
電荷捕獲膜２２２は、第２ブロック絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２には、例えば、シリコン窒化物が用いられる。電荷捕獲膜２２２は、電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、導電膜２１（ワード線ＷＬ）と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中にトラップされた電荷量によって変化する。これにより、メモリセルＭＣは、データを保持することができる。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３には、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化膜等の絶縁材料が用いられる。半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
このように、トンネル絶縁膜２２３は、導電膜２１と半導体ボディ２１０との間に設けられている。そして、電荷捕獲膜２２２はトンネル絶縁膜２２３と導電膜２１との間に介在し、第１ブロック絶縁膜２１ａおよび第２ブロック絶縁膜２２１は電荷捕獲膜２２２と導電膜２１との間に介在する。これにより、電荷捕獲膜２２２は、トンネル絶縁膜２２３を介して半導体ボディ２１０から電荷を取り込みあるいは放出する。一方、第１ブロック絶縁膜２１ａおよび第２ブロック絶縁膜２２１は、電荷捕獲膜２２２に蓄積された電荷を導電膜２１へ通過させず、また、導電膜２１からの電荷を電荷捕獲膜２２２へ通過させない。これによって、メモリセルＭＣは、電荷捕獲膜２２２に、データを格納し、あるいは、データを消去することができる。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０は、例えば、柱状であり、例えば、シリコン酸化物等の絶縁材料で構成されている。
半導体装置１００ａは、半導体部１４をさらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、半導体部１３に最も近い絶縁膜２２と絶縁膜２ｇとの間に設けられている。半導体部１４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図４は、導電膜２１およびその周辺のより詳細な構成例を示す断面図である。 ワード線ＷＬとして機能する導電膜２１は、Ｚ方向に互いに隣接する複数の絶縁膜２２間に設けられている。導電膜２１の周囲には、第１ブロック絶縁膜２１ａが設けられている。本実施形態では、導電膜２１は、第１金属膜２１１、第２金属膜２１２、及び第３金属膜２１３を含む。
第１金属膜２１１は、チタン（Ｔi）またはタングステン（Ｗ）と、窒素（Ｎ）を含む。第１金属膜２１１は、例えば、窒化チタンまたは窒化タングステンを含む。第１金属膜２１１は、例えば、窒化チタンまたは窒化タングステンである。第１金属膜２１１は、第１ブロック絶縁膜２１ａと第２金属膜２１２との間に設けられている。第２金属膜２１２は、タングステン（Ｗ）を含む。第２金属膜２１２は、例えば、タングステン（Ｗ）である。第２金属膜２１２は、第１金属膜２１１と第３金属膜２１３との間に設けられている。第３金属膜２１３は、モリブデン（Ｍｏ）を含む。第３金属膜２１３は、例えば、モリブデン（Ｍｏ）である。
図５から図７を参照しながら、導電膜２１の形成方法について説明する。図５に示されるように、第１ブロック絶縁膜２１ａが形成された状態までプロセスを進める。第１ブロック絶縁膜２１ａは、熱ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法等を用いて、空間の内壁にＡｌ２Ｏ３を薄く成膜することで形成される。
続いて、図６に示されるように、第１金属膜２１１を形成する。第１金属膜２１１は、例えば、熱ＣＶＤ法またはＡＬＤ法により、ＮＨ３を還元ガスとし、ＴｉＣｌ４、ＷＣｌ５、またはＷＯＣｌ４を用いて、第１ブロック絶縁膜２１ａ上に形成される。
続いて、図７に示されるように、第２金属膜２１２を形成する。第２金属膜２１２は、熱ＣＶＤ法またはＡＬＤ法により、Ｈ２を還元ガスとし、ＷＣｌ５やＷＯＣｌ４を用いて、第１金属膜２１１上に形成される。ＷＣｌ５やＷＯＣｌ４といった塩化物タングステンを用いることで、第１金属膜２１１が部分的にエッチングされ、第１金属膜２１１の第２金属膜２１２側の界面粗さは増大する。第１金属膜２１１を削れやすくするため、第１金属膜２１１の成膜温度を低くし、第２金属膜２１２の成膜温度を高めることが望ましい。より望ましくは、第１金属膜２１１の成膜温度を第２金属膜２１２の成膜温度よりも低くする。また、第１金属膜２１１に含まれる塩素を増やすことで、第１金属膜２１１の第２金属膜２１２側の界面粗さを増大することができる。例えば、第１金属膜２１１形成時に用いる、ＮＨ３の供給量を少なくする、または、ＴｉＣｌ４、ＷＣｌ５またはＷＯＣｌ４の供給量を多くすることで、第１金属膜２１１に含まれる塩素を増やすことができる。
続いて、第３金属膜２１３を形成する。第３金属膜２１３は、熱ＣＶＤ法またはＡＬＤ法により、Ｈ２を還元ガスとし、ＭｏＯＣｌ４やＭｏＯ２Ｃｌ２を用いて、第２金属膜２１２上に形成される。第３金属膜２１３を形成すると導電膜２１が完成し、図４に示される状態となる。
図８は、第１ブロック絶縁膜（ＡｌＯｘ）、第１金属膜２１１（ＴｉＮ）および第２金属膜２１２（Ｗ）の一部を映したＴＥＭ像である。図９に示されるように、各測長位置での界面のばらつきを算出する。具体的には、平均高さに対するばらつきＺｎを各位置で算出する。
ばらつきＺｎに基づいて、算術平均粗さＲａ値は式ｆ１によって算出される。
（ｆ１）
ばらつきＺｎに基づいて、二乗平均粗さＲＭＳ値は式ｆ２によって算出される。
（ｆ２）
上記説明したように、本実施形態に係る半導体装置１００ａは、電荷捕獲膜２２２と、導電膜２１と、電荷捕獲膜２２２と導電膜２１との間に設けられた第１ブロック絶縁膜２１ａおよび第２ブロック絶縁膜２２１と、を備えている。導電膜２１は、第１金属膜２１１、第２金属膜２１２、及び第３金属膜２１３の積層膜として形成されている。第１金属膜２１１の第２金属膜２１２側の界面粗さが、第１金属膜２１１の第１ブロック絶縁膜２１ａ側の界面粗さよりも大きい。つまり、第１金属膜２１１の第２金属膜２１２側の界面におけるＲａ値は、第１金属膜２１１の第１ブロック絶縁膜２１ａ側の界面におけるＲａ値より大きい。また、第１金属膜２１１の第２金属膜２１２側の界面におけるＲＭＳ値は、第１金属膜２１１の第１ブロック絶縁膜２１ａ側の界面におけるＲＭＳ値より大きい。
このように、第１金属膜２１１の第２金属膜２１２側における界面粗さが大きいことで、後熱負荷により第３金属膜２１３中より拡散する酸素を第１金属膜２１１と第２金属膜２１２との界面にてトラップすることができ、電荷捕獲膜２２２への酸素拡散による電荷保持特性劣化を抑制できる。
第１金属膜２１１は、ＴiＮ又はＷＮを含んでいる。第２金属膜は、Ｗを含んでいる。第３金属膜は、Ｍｏを含んでいる。
第１金属膜２１１の第２金属膜２１２側の界面粗さのＲａ値は、例えば、０．２ｎｍ以上、１．０ｎｍ以下である。第１金属膜２１１の第２金属膜２１２側の界面粗さのＲＭＳ値は、例えば、０．３ｎｍ以上、１．５ｎｍ以下である。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１００ａ：半導体装置
２：積層体
２１：導電膜
２１ａ：第１ブロック絶縁膜
２２：絶縁膜
２１０：半導体ボディ
２１１：第１金属膜
２１２：第２金属膜
２１３：第３金属膜
２２０：メモリ膜
２２１：第２ブロック絶縁膜
２２２：電荷捕獲膜
２２３：トンネル絶縁膜
２３０：コア層
２：積層体
２１：導電膜
２１ａ：第１ブロック絶縁膜
２２：絶縁膜
２１０：半導体ボディ
２１１：第１金属膜
２１２：第２金属膜
２１３：第３金属膜
２２０：メモリ膜
２２１：第２ブロック絶縁膜
２２２：電荷捕獲膜
２２３：トンネル絶縁膜
２３０：コア層
Claims (6)
- トンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷捕獲膜と、
導電膜と、
前記電荷捕獲膜と前記導電膜との間に設けられたブロック絶縁膜と、を備え、
前記導電膜は、前記ブロック絶縁膜上の第１金属膜と、前記第１金属膜上の第２金属膜を含み、
前記第１金属膜の前記第２金属膜側の界面粗さが、前記第１金属膜の前記ブロック絶縁膜側の界面粗さよりも大きい、半導体装置。 - 前記第１金属膜は、Ｔi又はＷと、Ｎを含む、請求項１に記載の半導体装置。
- 前記第２金属膜は、Ｗを含む、請求項１に記載の半導体装置。
- 前記導電膜は、前記第２金属膜上の第３金属膜をさらに含み、
前記第３金属膜は、Ｍｏを含む、請求項１に記載の半導体装置。 - 前記第１金属膜の前記第２金属膜側の界面粗さのＲａ値が０．２ｎｍ以上、１．０ｎｍ以下である、請求項１に記載の半導体装置。
- 前記第１金属膜の前記第２金属膜側の界面粗さのＲＭＳ値が０．３ｎｍ以上、１．５ｎｍ以下である、請求項１に記載の半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP2021154913A JP2023046164A (ja) | 2021-09-22 | 2021-09-22 | 半導体装置 |
| TW111100510A TWI806338B (zh) | 2021-09-22 | 2022-01-06 | 半導體裝置 |
| CN202210107071.6A CN115867037A (zh) | 2021-09-22 | 2022-01-28 | 半导体装置 |
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Family Applications (1)
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|---|---|---|---|
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| TW (1) | TWI806338B (ja) |
Family Cites Families (5)
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| US10431591B2 (en) * | 2017-02-01 | 2019-10-01 | Micron Technology, Inc. | NAND memory arrays |
| KR102401177B1 (ko) * | 2017-08-31 | 2022-05-24 | 삼성전자주식회사 | 반도체 장치 |
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| KR20200141150A (ko) * | 2019-06-10 | 2020-12-18 | 삼성전자주식회사 | 수직형 메모리 장치 |
-
2021
- 2021-09-22 JP JP2021154913A patent/JP2023046164A/ja active Pending
-
2022
- 2022-01-06 TW TW111100510A patent/TWI806338B/zh active
- 2022-01-28 CN CN202210107071.6A patent/CN115867037A/zh active Pending
- 2022-02-25 US US17/681,357 patent/US20230092843A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202315069A (zh) | 2023-04-01 |
| TWI806338B (zh) | 2023-06-21 |
| CN115867037A (zh) | 2023-03-28 |
| US20230092843A1 (en) | 2023-03-23 |
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