TW202315069A - 半導體裝置 - Google Patents

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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Abstract

實施方式提供一種能夠抑制由後熱負載引起的氧自導電膜內的擴散的半導體裝置。實施方式的半導體裝置包括：隧道絕緣膜；電荷捕獲膜，設置於隧道絕緣膜上；導電膜；以及區塊絕緣膜，設置於電荷捕獲膜與導電膜之間。導電膜包括區塊絕緣膜上的第一金屬膜與第一金屬膜上的第二金屬膜，第一金屬膜的第二金屬膜側的界面粗糙度大於所述第一金屬膜的所述區塊絕緣膜側的界面粗糙度。

Description

半導體裝置
本發明的實施方式是有關於一種半導體裝置。 [相關申請案] 本申請案享有以日本專利申請案2021-154913號（申請日：2021年9月22日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的所有內容。
作為半導體裝置的一例，已知有三維記憶體。
實施方式提供一種能夠抑制由後熱負載引起的氧自導電膜內的擴散的半導體裝置。
實施方式的半導體裝置包括：隧道絕緣膜；電荷捕獲膜，設置於隧道絕緣膜上；導電膜；以及區塊絕緣膜，設置於電荷捕獲膜與導電膜之間。導電膜包括區塊絕緣膜上的第一金屬膜與第一金屬膜上的第二金屬膜，第一金屬膜的第二金屬膜側的界面粗糙度大於所述第一金屬膜的所述區塊絕緣膜側的界面粗糙度。
以下，參照圖式對本發明的實施方式進行說明。本實施方式並不限定本發明。於以下的實施方式中，半導體基板的上下方向表示將設置有半導體元件的面設為上的情況下的相對方向，有時與依照重力加速度的上下方向不同。圖式是示意性的或概念性的，各部分的比率等未必限於與現實者相同。於說明書與圖式中，關於已出現的圖式，對與所述者相同的構件標註同一符號，並適當省略詳細的說明。
（第一實施方式） 圖1是表示第一實施方式的半導體裝置100a的結構例的立體圖。此處，將積層體2的積層方向設為Z方向。將與Z方向交叉的方向設為Y方向。將與Z方向及Y方向分別交叉的方向設為X方向。
於本實施方式中，半導體裝置100a是非揮發性記憶體，所述非揮發性記憶體具有三維配置多個記憶體單元而構成的立體型記憶體單元陣列。例如，非揮發性記憶體是與非（NAND）型快閃記憶體。
半導體裝置100a包括：基體部1、積層體2、以及多個柱狀部CL。
基體部1包括：基板10、絕緣膜11、導電膜12、以及半導體部13。絕緣膜11設置於基板10上。導電膜12設置於絕緣膜11上。半導體部13設置於導電膜12上。基板10是半導體基板，例如矽基板。於基板10的表面區域中，例如設置有元件分離區域10i。元件分離區域10i例如是包含矽氧化物的絕緣區域，且於基板10的表面區域中劃分主動區域AA。於主動區域AA中，設置電晶體Tr的源極及汲極區域。電晶體Tr構成非揮發性記憶體的周邊電路。絕緣膜11例如包含矽氧化物，使電晶體Tr絕緣。於絕緣膜11內設置有配線11a。配線11a是與電晶體Tr電性連接的配線。對於導電膜12，例如可使用鎢等導電性金屬。對於半導體部13，例如可使用矽等半導體材料。
積層體2設置於基板10的上方，且相對於半導體部13位於Z方向上。積層體2包括於Z方向上交替地積層的多個導電膜21及多個絕緣膜22。因此，Z方向成為積層體2的積層方向。對於導電膜21，例如可使用鉬。對於絕緣膜22，例如可使用矽氧化物。絕緣膜22使於Z方向上鄰接的多個導電膜21間電性絕緣。導電膜21及絕緣膜22各自的積層數為任意。絕緣膜22例如亦可為空間（間隙）。於積層體2與半導體部13之間例如設置有絕緣膜2g。對於絕緣膜2g，例如可使用矽氧化物。對於絕緣膜2g，亦可使用相對介電常數較矽氧化物高的高介電體。
導電膜21構成至少一個源極側選擇閘極SGS、多個字線WL、以及至少一個汲極側選擇閘極SGD。源極側選擇閘極SGS是源極側選擇電晶體STS的閘極電極。字線WL是記憶體單元MC的閘極電極。汲極側選擇閘極SGD是汲極側選擇電晶體STD的閘極電極。源極側選擇閘極SGS設置於積層體2的下部區域中。汲極側選擇閘極SGD設置於積層體2的上部區域中。字線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
半導體裝置100a具有串聯地連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間的多個記憶體單元MC。源極側選擇電晶體STS、多個記憶體單元MC及汲極側選擇電晶體STD串聯地連接而成的結構被稱為「記憶體串」或「NAND串」。記憶體串例如經由觸點Cb連接於位元線BL。位元線BL設置於積層體2的上方，且於Y方向上延伸。
圖2是表示三維結構的記憶體單元陣列的結構例的剖面圖。圖3是圖2的III-III線的剖面圖。多個柱狀部CL分別設置於積層體2內所設置的記憶體孔MH內。記憶體孔MH以自積層體2的上端貫通積層體2內的方式設置於Z方向上。於記憶體孔MH的內部，設置有半導體主體210、記憶體膜220及芯層230。記憶體膜220的至少一部分、半導體主體210及芯層230沿著記憶體孔MH於Z方向上延伸。作為半導體柱的半導體主體210與半導體部13電性連接。於Y方向上排列的多個柱狀部CL經由觸點Cb以共用的方式連接於一根位元線BL。
如圖3所示，X-Y平面上的記憶體孔MH的形狀例如為圓或橢圓。於導電膜21與絕緣膜22之間，設置有構成記憶體膜220的一部分的第一區塊絕緣膜21a。第一區塊絕緣膜21a例如為氧化鋁等絕緣性的金屬氧化物膜。第一區塊絕緣膜21a設置於導電膜21的周圍，並設置於導電膜21與半導體主體210之間、導電膜21與絕緣膜22之間。第一區塊絕緣膜21a抑制電荷自導電膜21向記憶體膜220側的反向隧穿（back tunneling）。
半導體主體210的形狀例如為筒狀。對於半導體主體210，例如可使用多晶矽等半導體材料。半導體主體210成為汲極側選擇電晶體STD、記憶體單元MC及源極側選擇電晶體STS各自的通道區域。
記憶體膜220包括：第一區塊絕緣膜21a、第二區塊絕緣膜221、電荷捕獲膜222、以及隧道絕緣膜223。記憶體膜220的至少一部分以沿著記憶體孔MH的內壁於Z方向上延伸的方式設置成筒狀。另外，記憶體膜220介隔存在於半導體主體210與導電膜21或絕緣膜22之間。多個記憶體單元MC具有半導體主體210與作為字線WL的導電膜21之間的記憶體膜220作為記憶區域，並於Z方向上排列。半導體主體210、隧道絕緣膜223、電荷捕獲膜222及第二區塊絕緣膜221分別沿著記憶體孔MH的內壁成膜，並於Z方向上延伸。
第二區塊絕緣膜221設置於絕緣膜22與電荷捕獲膜222之間、及導電膜21與電荷捕獲膜222之間。對於第二區塊絕緣膜221，例如可使用矽氧化物。於將犧牲膜置換為導電膜21時，第二區塊絕緣膜221保護電荷捕獲膜222不被蝕刻。另外，第一區塊絕緣膜21a與第二區塊絕緣膜221作為防止自電荷捕獲膜222向導電膜21的電荷洩漏的區塊絕緣膜發揮功能。
電荷捕獲膜222設置於第二區塊絕緣膜221與隧道絕緣膜223之間。對於電荷捕獲膜222，例如可使用矽氮化物。電荷捕獲膜222具有捕捉電荷的捕捉地點。電荷捕獲膜222中夾持於導電膜21（字線WL）與半導體主體210之間的部分構成記憶體單元MC的記憶區作為電荷捕獲部。記憶體單元MC的臨限值電壓根據電荷捕獲部中所捕捉的電荷量而變化。藉此，記憶體單元MC可保持資料。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。對於隧道絕緣膜223，例如可使用矽氧化物、矽氮化物、氮氧化矽膜等絕緣材料。於自半導體主體210向電荷捕獲部注入電子時（寫入動作）、及自半導體主體210向電荷捕獲部注入電洞時（擦除動作），電子及電洞分別通過隧道絕緣膜223的電位障壁（隧穿）。
如此，隧道絕緣膜223設置於導電膜21與半導體主體210之間。而且，電荷捕獲膜222介隔存在於隧道絕緣膜223與導電膜21之間，第一區塊絕緣膜21a及第二區塊絕緣膜221介隔存在於電荷捕獲膜222與導電膜21之間。藉此，電荷捕獲膜222經由隧道絕緣膜223自半導體主體210取入或者釋放電荷。另一方面，第一區塊絕緣膜21a及第二區塊絕緣膜221不使蓄積於電荷捕獲膜222中的電荷通過導電膜21，另外，不使來自導電膜21的電荷通過電荷捕獲膜222。藉此，記憶體單元MC可於電荷捕獲膜222保存資料或者擦除資料。
芯層230嵌入筒狀的半導體主體210的內部空間。芯層230例如是柱狀，且例如包括矽氧化物等絕緣材料。
半導體裝置100a更包括半導體部14。半導體部14位於積層體2與半導體部13之間。半導體部14設置於最靠近半導體部13的絕緣膜22與絕緣膜2g之間。半導體部14例如作為源極側選擇閘極SGS發揮功能。
圖4是表示導電膜21及其周邊的更詳細的結構例的剖面圖。作為字線WL發揮功能的導電膜21設置於在Z方向上相互鄰接的多個絕緣膜22間。於導電膜21的周圍設置有第一區塊絕緣膜21a。於本實施方式中，導電膜21包括：第一金屬膜211、第二金屬膜212、及第三金屬膜213。
第一金屬膜211包含鈦（Ti）或鎢（W）與氮（N）。第一金屬膜211例如包括氮化鈦或氮化鎢。第一金屬膜211例如為氮化鈦或氮化鎢。第一金屬膜211設置於第一區塊絕緣膜21a與第二金屬膜212之間。第二金屬膜212包含鎢（W）。第二金屬膜212例如為鎢（W）。第二金屬膜212設置於第一金屬膜211與第三金屬膜213之間。第三金屬膜213包含鉬（Mo）。第三金屬膜213例如為鉬（Mo）。
參照圖5至圖7對導電膜21的形成方法進行說明。如圖5所示，將製程推進至形成有第一區塊絕緣膜21a的狀態。第一區塊絕緣膜21a藉由使用熱化學氣相沈積（Chemical Vapor Deposition，CVD）法或原子層沈積（Atomic Layer Deposition，ALD）法等於空間的內壁薄薄地成膜Al 2O 3而形成。
繼而，如圖6所示，形成第一金屬膜211。第一金屬膜211例如藉由熱CVD法或ALD法，將NH 3作為還原氣體，使用TiCl 4、WCl 5或WOCl 4，而形成於第一區塊絕緣膜21a上。
繼而，如圖7所示，形成第二金屬膜212。第二金屬膜212藉由熱CVD法或ALD法，將H 2作為還原氣體，使用WCl 5或WOCl 4，而形成於第一金屬膜211上。藉由使用WCl 5或WOCl 4之類的氯化鎢，第一金屬膜211被部分地蝕刻，第一金屬膜211的第二金屬膜212側的界面粗糙度增大。為了容易削去第一金屬膜211，理想的是降低第一金屬膜211的成膜溫度、提高第二金屬膜212的成膜溫度。更理想的是使第一金屬膜211的成膜溫度低於第二金屬膜212的成膜溫度。另外，藉由增加第一金屬膜211中所含的氯，可增大第一金屬膜211的第二金屬膜212側的界面粗糙度。例如，藉由減少於形成第一金屬膜211時使用的NH 3的供給量，或者增多TiCl 4、WCl 5或WOCl 4的供給量，可增加第一金屬膜211中所含的氯。
繼而，形成第三金屬膜213。第三金屬膜213藉由熱CVD法或ALD法，將H 2作為還原氣體，使用MoOCl 4或MoO 2Cl 2，而形成於第二金屬膜212上。當形成第三金屬膜213時，導電膜21完成，從而成為圖4所示的狀態。
圖8是反映了第一區塊絕緣膜（AlOx）、第一金屬膜211（TiN）及第二金屬膜212（W）的一部分的TEM像。如圖9所示，算出各測長位置處的界面的偏差。具體而言，於各位置算出相對於平均高度的偏差Zn。
基於偏差Zn，算術平均粗糙度Ra值由式f1算出。
Figure 02_image001
（f1）
基於偏差Zn，均方根粗糙度RMS值由式f2算出。
Figure 02_image003
（f2）
如所述說明般，本實施方式的半導體裝置100a包括：電荷捕獲膜222、導電膜21、以及設置於電荷捕獲膜222與導電膜21之間的第一區塊絕緣膜21a及第二區塊絕緣膜221。導電膜21形成為第一金屬膜211、第二金屬膜212、及第三金屬膜213的積層膜。第一金屬膜211的第二金屬膜212側的界面粗糙度大於第一金屬膜211的第一區塊絕緣膜21a側的界面粗糙度。即，第一金屬膜211的第二金屬膜212側的界面處的Ra值大於第一金屬膜211的第一區塊絕緣膜21a側的界面處的Ra值。另外，第一金屬膜211的第二金屬膜212側的界面處的RMS值大於第一金屬膜211的第一區塊絕緣膜21a側的界面處的RMS值。
如此，藉由第一金屬膜211的第二金屬膜212側處的界面粗糙度大，可於第一金屬膜211與第二金屬膜212的界面捕捉由於後熱負載而自第三金屬膜213中擴散的氧，從而可抑制由向電荷捕獲膜222的氧擴散引起的電荷保持特性劣化。
第一金屬膜211包含TiN或WN。第二金屬膜包含W。第三金屬膜包含Mo。
第一金屬膜211的第二金屬膜212側的界面粗糙度的Ra值例如為0.2 nm以上且1.0 nm以下。第一金屬膜211的第二金屬膜212側的界面粗糙度的RMS值例如為0.3 nm以上且1.5 nm以下。
以上，參照具體例對本實施方式進行了說明。但是，本揭示並不限定於該些具體例。本領域技術人員對該些具體例適當追加有設計變更者，只要具備本揭示的特徵，則亦包含於本揭示的範圍內。上文所述的各具體例所包括的各構件及其配置、條件、形狀等並不限定於例示者而可適當變更。上文所述的各具體例所包括的各構件只要不會產生技術性的矛盾，則可適當改變組合。
1:基體部 2:積層體 2g、11、22:絕緣膜 10:基板 10i:元件分離區域 11a:配線 12、21:導電膜 13、14:半導體部 21a:第一區塊絕緣膜 100a:半導體裝置 210:半導體主體 211:第一金屬膜 212:第二金屬膜 213:第三金屬膜 220:記憶體膜 221:第二區塊絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:芯層 AA:主動區域 BL:位元線 Cb:觸點 CL:柱狀部 MC:記憶體單元 MH:記憶體孔 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 Tr:電晶體 WL:字線 Zn:偏差
圖1是表示第一實施方式的半導體裝置的結構例的立體圖。 圖2是表示三維結構的記憶體單元陣列的結構例的剖面圖。 圖3是表示圖2的III-III剖面的剖面圖。 圖4是表示導電膜及其周邊的更詳細的結構例的剖面圖。 圖5是用於說明本實施方式的半導體裝置的製造方法的剖面圖。 圖6是用於說明本實施方式的半導體裝置的製造方法的剖面圖。 圖7是用於說明本實施方式的半導體裝置的製造方法的剖面圖。 圖8是導電膜及其周邊的穿透式電子顯微鏡（Transmission Electron Microscope，TEM）像。 圖9是用於說明界面粗糙度的定義的圖。
21:導電膜
21a:第一區塊絕緣膜
22:絕緣膜
211:第一金屬膜
212:第二金屬膜
213:第三金屬膜
221:第二區塊絕緣膜
222:電荷捕獲膜
223:隧道絕緣膜

Claims (6)

  1. 一種半導體裝置，包括： 隧道絕緣膜； 電荷捕獲膜，設置於所述隧道絕緣膜上； 導電膜；以及 區塊絕緣膜，設置於所述電荷捕獲膜與所述導電膜之間， 所述導電膜包括所述區塊絕緣膜上的第一金屬膜與所述第一金屬膜上的第二金屬膜， 所述第一金屬膜的所述第二金屬膜側的界面粗糙度大於所述第一金屬膜的所述區塊絕緣膜側的界面粗糙度。
  2. 如請求項1所述的半導體裝置，其中所述第一金屬膜包含Ti或W、與N。
  3. 如請求項1所述的半導體裝置，其中所述第二金屬膜包含W。
  4. 如請求項1所述的半導體裝置，其中所述導電膜更包括所述第二金屬膜上的第三金屬膜， 所述第三金屬膜包含Mo。
  5. 如請求項1所述的半導體裝置，其中所述第一金屬膜的所述第二金屬膜側的界面粗糙度的算術平均粗糙度值為0.2 nm以上且1.0 nm以下。
  6. 如請求項1所述的半導體裝置，其中所述第一金屬膜的所述第二金屬膜側的界面粗糙度的均方根粗糙度值為0.3 nm以上且1.5 nm以下。
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