KR20140069925A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 기술은 채널막을 감싸며 형성되고, 트렌치를 사이에 두고 적층된 층간 절연막들; 상기 트렌치의 표면을 따라 형성된 시드막 패턴; 및 상기 트렌치 내부를 채우며 상기 시드막 패턴 상에 형성된 금속막을 포함할 수 있다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and Manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 교대로 적층된 절연막 및 도전막을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자 분야에서 집적도 향상시킬 수 있는 다양한 기술이 개발되고 있다. 집적도를 향상시키기 위해 제안된 기술 중 하나로서 기판 상부에 메모리 셀들을 3차원으로 배열한 3차원 반도체 메모리 소자가 제안된 바 있다.
도 1a 내지 도 1d는 종래 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 교대로 적층한다. 다수의 제1 물질막(11A 내지 11E) 각각은 층간 절연막이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 다수의 제2 물질막(13A 내지 13D) 각각은 도전막 패턴(예를 들어, 워드 라인 또는 셀렉트 라인)이 형성될 층에 형성되며, 제1 물질막(11A 내지 11E)에 대한 식각 선택비가 큰 제1 희생막용 물질막으로 형성될 수 있다.
이 후, 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 식각하여 채널홀들(21)을 형성한다. 이 후, 채널홀들(21) 각각의 측벽에 메모리막(23)을 형성할 수 있다. 이어서, 메모리막(23)이 형성된 채널홀들(21) 각각의 내부에 채널막(25)을 형성한다.
그리고 나서, 채널막들(25) 사이의 다수의 제1 물질막(11A 내지 11E)과 다수의 제2 물질막(13A 내지 13D)을 식각하여 슬릿(31)을 형성한다. 슬릿(31)은 다수의 제2 물질막(13A 내지 13D) 측벽이 노출될 수 있도록 형성된다.
도 1b를 참조하면, 제1 물질막(11A 내지 11E)과 제2 물질막(13A 내지 13D) 사이의 큰 식각 선택비를 이용한 식각 공정으로 다수의 제2 물질막(13A 내지 13D)을 선택적으로 제거한다. 다수의 제2 물질막(13A 내지 13D) 제거된 영역들 각각에는 트렌치(41)가 형성된다.
도 1c를 참조하면, 트렌치(41)가 채워지도록 도전막(51)을 형성한다. 도전막(51)을 형성하는 과정에서 트렌치(41) 내부에 보이드(53)가 형성될 수 있다.
도 1d를 참조하면, 도전막(51)이 트렌치(41) 내부에만 잔류할 수 있도록 슬릿(31) 내부에 형성된 도전막(51)의 일부를 식각 공정으로 제거한다. 이로써 트렌치(41) 별로 분리된 도전막 패턴(51P)이 형성된다.
도 1c에서 상술한 도전막(51) 형성 공정시 도전막(51)이 균일한 두께로 형성되지 않을 수 있다. 그리고, 도전막(51)을 식각하는 과정에서 식각 두께가 영역별로 불균일할 수 있다. 이에 따라, 도전막(51)을 식각하는 과정에서 트렌치(41) 내부의 보이드(53)가 개구될 수 있다. 더욱 심하게는 보이드(53)를 통해 식각 물질이 침투하여 트렌치(41) 내부의 도전막(51)이 모두 제거되어 트렌치(41) 내부에 도전막 패턴(51P)이 잔류하지 않을 수 있다. 이러한 도전막 패턴(51P)의 손실을 줄이기 위해 도전막(51)의 식각 두께를 줄이면 도전막(51)이 트렌치(41) 별로 분리되지 못하는 불량이 발생할 수 있다.
상술한 문제들로 인하여 절연막 및 도전막이 교대로 적층된 구조물을 제조하는 공정 난이도가 증가한다.
본 발명의 실시 예는 공정 난이도를 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자는 채널막을 감싸며 형성되고, 트렌치를 사이에 두고 적층된 층간 절연막들; 상기 트렌치의 표면을 따라 형성된 시드막 패턴; 및 상기 트렌치 내부를 채우며 상기 시드막 패턴 상에 형성된 금속막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계; 상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 시드막을 형성하는 단계; 상기 트렌치를 내부에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 식각 베리어로 이용하여 상기 시드막을 식각함으로써 상기 트렌치 내부에 시드막 패턴을 형성하는 단계; 및 상기 시드막 패턴으로부터 금속막을 성장시켜 상기 트렌치 내부에 상기 금속막을 형성하는 단계를 포함할 수 있다.
본 기술은 층간 절연막들 사이의 트렌치를 금속막으로 채움으로써 교대로 적층된 절연막 및 도전막을 포함하는 반도체 메모리 소자를 형성할 수 있다.
본 기술은 트렌치를 금속막으로 채울 때, 트렌치 내부에 형성된 시드막의 표면으로부터 금속막을 성장시킴으로써 트렌치별로 분리된 금속막을 형성할 수 있다. 이에 따라, 본 기술은 공정 난이도를 개선할 수 있다.
도 1a 내지 도 1d는 종래 3차원 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 3a 내지 도 3g는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다.
도 5는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 2를 참조하면, 제1 및 제2 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다.
공통 소스 라인(CSL)은 다수의 셀 스트링들(CS11, CS12, CS21, CS22)의 소스 영역에 공통으로 연결된다. 소스 영역은 기판 상에 형성된 도프트 폴리 실리콘막이거나, 기판 내부에 불순물을 주입하여 형성된 영역일 수 있다.
비트 라인들(BL1, BL2)은 다수의 셀 스트링들(CS11, CS12, CS21, CS22) 상에 배치된 도전성 라인들이다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 셀 스트링들이 병렬로 연결된다.
다수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(LST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(UST), 및 제1 셀렉트 트랜지스터(LST)와 제2 셀렉트 트랜지스터(UST) 사이에 적층된 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)를 포함한다. 다수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각을 구성하는 제1 셀렉트 트랜지스터(LST), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn), 및 제2 셀렉트 트랜지스터(UST)는 채널막을 통해 직렬로 연결된다.
제1 셀렉트 트랜지스터(LST)의 게이트는 제1 셀렉트 라인(LSL)에 연결되고, 제2 셀렉트 트랜지스터(UST)의 게이트는 제2 셀렉트 라인(USL1 또는 USL2)에 연결된다. 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 셀렉트 라인(LSL)에는 동일층에 배열된 다수의 제1 셀렉트 트랜지스터들(LST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인들(USL1 또는 USL2) 각각에는 동일한 층에서 동일한 열에 배열된 다수의 제2 셀렉트 트랜지스터들(UST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 동일층에 배열된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 제1 셀렉트 라인(LSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인들(USL1 또는 USL2)은 기판 상에 적층된 금속막들로 형성될 수 있다. 채널막은 기판 상에 적층된 도전막들로 둘러싸인다.
이하 본 발명의 제1 및 제2 실시 예에 따른 반도체 메모리 소자 및 그 제조방법에 대해 보다 구체적으로 설명한다.
도 3a 내지 도 3g는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(101) 상에 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 교대로 적층한다. 반도체 기판(101) 내에는 불순물이 주입된 소스 영역(S)이 형성될 수 있다. 소스 영역(S)은 반도체 기판(101) 상에 도프트 폴리 실리콘막을 형성한 후, 이를 패터닝하여 형성할 수 있다.
제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)의 적층 수는 반도체 기판(101) 상에 적층하고자 하는 메모리 셀들의 개수 및 셀렉트 트랜지스터들의 개수에 따라 다양하게 변경될 수 있다. 제1 물질막들(111A 내지 111I) 은 층간 절연막들이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 제2 물질막들(113A 내지 113H)은 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 형성될 층에 형성될 수 있다. 제2 물질막들(113A 내지 113H)은 제1 물질막들(111A 내지 111I)에 대한 식각 선택비가 큰 물질막으로 형성될 수 있다. 예를 들어, 제1 물질막들(111A 내지 111I)은 층간 절연막용 산화막으로 형성되고, 제2 물질막들(113A 내지 113H)은 제1 희생막용 질화막으로 형성될 수 있다.
이어서, 마스크 공정으로 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 식각하여 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 관통하는 채널홀(121)을 형성한다. 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)이 산화막 및 질화막과 같이 절연성 물질로 형성되면, 제1 물질막들(111A 내지 111I)이 절연성 물질로 형성되고 제2 물질막들(113A 내지 113H)이 도전성 물질로 형성된 경우보다 식각 공정의 난이도를 낮출 수 있다.
도 3b를 참조하면, 채널홀(121) 내부에 채널막(125)을 형성한다. 채널막(125)은 실리콘막 등의 반도체막을 증착하여 형성할 수 있다. 채널막(125)은 도면에 도시된 바와 같이 채널홀(121)을 채우도록 형성될 수 있다.
채널막(125)을 형성하는 단계 이 전, 채널홀(121)의 측벽을 따라 메모리막(123)이 형성될 수 있다. 메모리막(123)은 채널홀(121)의 측벽을 따라 순차로 형성된 전하 차단막, 정보 저장막, 및 터널 절연막을 포함한다. 전하 차단막 및 터널 절연막은 산화막으로 형성되고, 정보 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 또는 채널막(125)을 형성하는 단계 이 전, 메모리막(123)의 일부가 형성될 수 있다. 예를 들어, 채널막(125)의 측벽을 따라 전하 차단막을 제외한 정보 저장막 및 터널 절연막을 형성하거나, 전하 차단막 및 정보 저장막을 제외한 터널 절연막을 형성할 수 있다.
이어서, 마스크 공정으로 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 식각하여 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 관통하여 제2 물질막들(113A 내지 113H)의 측벽을 노출하는 슬릿(131)을 형성한다. 슬릿(131)은 제1 물질막들(111A 내지 111I) 및 제2 물질막들(113A 내지 113H)을 메모리 블록별 또는 라인별로 분리할 수 있다. 슬릿(131)의 형태 및 위치는 다양하게 변경될 수 있다.
도 3c를 참조하면, 제1 물질막들(111A 내지 111I)에 대한 제2 물질막들(113A 내지 113H)의 높은 식각 선택비를 이용한 식각 공정으로 슬릿(131)을 통해 노출된 제2 물질막들(113A 내지 113H)을 제거한다. 이로써, 제2 물질막들(113A 내지 113H)이 제거된 영역에 트렌치들(141)이 형성된다.
도 3d를 참조하면, 슬릿(131)에 의해 노출된 제1 물질막들(111A 내지 111I)의 측벽을 포함한 트렌치들(141)의 표면을 따라 시드막(145)을 형성한다. 시드막(145)은 후속 공정에서 형성될 금속막의 핵 성장 사이트로 작용하는 막이다. 시드막(145)은 환원 가스를 공급하여 형성할 수 있다. 예를 들어, 후속 공정에서 형성될 금속막이 텅스텐막일 경우, 환원 가스는 모노실란(SiH4), 디실란(Si2H6) 및 디클로로실란(SiCl2H2) 중 적어도 어느 하나를 포함할 수 있다. 상술한 예의 환원 가스가 공급되면, 실리콘을 포함하는 시드막(145)이 형성된다. 실리콘은 후속 공정에서 텅스텐의 핵 성장 사이트로 작용한다.
한편, 시드막(145) 형성 전 제1 물질막들(111A 내지 111I)의 측벽을 포함한 트렌치들(141)의 표면을 따라 베리어 메탈막(143)을 더 형성할 수 있다. 베리어 메탈막(143)은 텅스텐 등의 금속막을 형성할 때 글루막(glue layer) 역할을 하거나, 육불화텅스텐(WF6) 가스를 이용하여 금속막을 형성할 때 WF6에 포함되어 있는 불소(F)의 침투를 방지하는 역할을 할 수 있다. 베리어 메탈막(143)으로서 티타늄 질화막을 이용할 수 있다. 티타늄 질화막은 사염화티탄(TiCl4) 가스 및 암모니아(NH3)가스를 이용하여 형성할 수 있다. 베리어 메탈막(143)은 스텝 커버리지(step coverage) 특성이 양호하여 균일한 두께로 증착하기가 용이한 화학기상증착(CVD:chemical mechanical deposition) 방식으로 형성될 수 있다.
한편, 시드막(145)으로서 텅스텐 질화막(WN)을 형성할 수 있다. 텅스텐 질화막(WN)은 금속막을 형성하는 후속 공정에서 텅스텐의 핵 성장 사이트로서 역할과 베리어 메탈의 역할을 동시에 수행할 수 있다. 따라서, WN을 시드막(145)으로 형성하는 경우, 베리어 메탈막(143)을 형성하지 않아도 된다.
도면에 도시하진 않았으나, 채널홀(121)의 측벽을 따라 메모리막(123)이 형성되지 않은 경우, 시드막(145) 및 베리어 메탈막(143) 형성 전에 트렌치들(141)의 표면을 따라 메모리막(123)을 형성할 수 있다. 또는 채널홀(121)의 측벽을 따라 메모리막(123)의 일부가 형성된 경우, 시드막(145) 및 베리어 메탈막(143) 형성 전에 트렌치들(141)의 표면을 따라 메모리막(123)의 나머지 부분을 형성할 수 있다. 예를 들어, 채널홀(121)의 측벽을 따라 메모리막(123)의 정보 저장막 및 전하 차단막이 형성되지 않은 경우, 트렌치들(141) 표면을 따라 정보 저장막 및 전하 차단막을 형성할 수 있다. 또는 채널홀(121)의 측벽을 따라 메모리막(123)이 형성되었더라도 트렌치들(141)의 표면을 따라 별도의 전하 차단막을 더 형성할 수도 있다.
이 후, 시드막(145) 상에 제2 희생막(151)을 형성한다. 제2 희생막(151)은 시드막(145)에 대한 식각 선택비가 큰 물질로 형성된다. 또한 제2 희생막(151)은 절연물로 형성한다.
본 발명의 제1 실시 예에서와 다르게 트렌치들(141)이 개구된 상태에서 금속막을 증착하는 경우, 금속 결정으로 인해 금속막의 표면 거칠기가 높아진다. 이 때문에 트렌치들(141)이 개구된 상태에서 금속막을 증착하는 경우, 균일한 두께의 금속막을 얻기 어렵다. 또한, 트렌치들(141) 내부에 보이드가 발생하기 쉽고 보이드의 위치가 불균일해진다. 이와 같이 보이드의 위치가 불균일하고 금속막의 두께가 불균일한 상태에서 금속막을 식각하면, 식각 정도를 균일하게 제어하기 어렵다.
절연물은 금속막에 비해 균일한 두께로 증착하기 쉽다. 따라서, 본 발명의 제1 실시 예에서와 같이 트렌치들(141)이 개구된 상태에서 절연물로 제2 희생막(151)을 형성하면, 제2 희생막(151)을 균일한 두께로 형성할 수 있다. 그 결과, 후속 공정에서 제2 희생막(151)이 트랜치들(141) 내부에만 잔류할 수 있도록 식각 공정을 진행할 때, 식각 정도를 제어하기 쉽다. 제2 희생막(151)은 실리콘 산화막으로 형성될 수 있다.
제2 희생막(151)은 트렌치들(141)을 채울 수 있는 두께로 형성될 수 있으며, 슬릿(131)의 중심부가 개구될 수 있을 정도의 두께로 형성될 수 있다.
도 3e를 참조하면, 제1 물질막들(111A 내지 111I)의 측벽 상에 형성된 시드막(145)이 노출되도록 제2 희생막(151) 및 시드막(145) 사이의 높은 식각 선택비를 이용한 식각 공정으로 제2 희생막(151)을 선택적으로 식각한다. 이러한 식각 공정은 트렌치들(141) 내부에 희생막 패턴들(151P)이 잔류할 수 있도록 실시된다.
제2 희생막(151)을 식각하는 공정은 등방성 건식 또는 습식 방식으로 실시될 수 있다. 실리콘 산화막인 제2 희생막(151)을 등방성 건식 방식으로 식각하는 경우, HF, NH3, NF3, 및 CFX(x는 자연수) 중 적어도 어느 하나를 포함하는 식각 가스를 이용하여 제2 희생막(151)을 식각할 수 있다. 실리콘 산화막인 제2 희생막(151)을 습식 방식으로 식각하는 경우, 불산(HF) 또는 BOE(Buffer oxide etchant)을 이용하여 제2 희생막(151)을 식각할 수 있다.
상기의 식각 공정에서 제2 희생막(151)의 식각 정도를 제어하여 채널막(125) 측벽으로부터의 희생막 패턴들(151P)의 폭(W2)이 채널막(125) 측벽으로부터의 제1 물질막들(111A 내지 111I)의 폭(W1)보다 좁게 형성되도록 할 수 있다.
도 3f를 참조하면, 희생막 패턴들(151P)을 식각 베리어로 한 식각 공정으로 시드막(145) 및 베리어 메탈막(143)의 노출된 영역을 식각하여 트렌치들(141) 각각의 내부에 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)을 형성한다. 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)은 트렌치들(141) 별로 분리되도록 형성된다. 이 때, 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)보다 제1 물질막들(111A 내지 111I)의 측벽이 더 돌출될 수 있다. 이 경우, 제1 물질막들(111A 내지 111I) 사이의 트렌치(141) 내에서 후속 공정에서 형성될 금속막의 부피를 크게 확보할 수 있다.
시드막(145) 및 베리어 메탈막(143)의 식각 공정은 황산(H2SO4), 암모니아(NH3), 및 과산화수소수(H2O2) 혼합물 중 적어도 어느 하나를 이용하여 실시할 수 있다.
이 후, 희생막 패턴들(151P)을 제거하여 트렌치들(141) 표면을 따라 형성된 시드막 패턴(145P)을 노출시킨다.
도 3g를 참조하면, 트렌치들(141) 각각의 내부에서 노출된 시드막 패턴(145P) 상부에 트렌치들(141)을 채우는 금속막(161)을 형성한다. 금속막(161)은 시드막 패턴(145P)으로부터 성장하여 트렌치들(141) 내부를 채운다. 이에 따라, 금속막(161)은 트렌치(141)에 접하지 않은 시드막 패턴(145P) 전면을 덮으며 형성된다.
금속막(161)은 제1 물질막(111A 내지 111I)의 측벽보다 돌출되게 형성될 수 있다. 이 때, 금속막(161)의 과도한 성장으로 금속막(161)의 일부가 트렌치(141) 외부의 슬릿(131) 측벽에 형성될 수 있다. 그러나, 금속막(161)의 식각 공정을 과도하게 실시하지 않더라도 식각 공정으로 슬릿(131) 측벽에 형성된 금속막(161)의 일부를 제거할 수 있다. 이와 같이 본 발명의 제1 실시 예에서는 금속막(161)을 과도하게 식각하지 않더라도 트렌치(141)별로 분리된 금속막(161)을 형성할 수 있다. 본 발명의 제1 실시 예에서는 금속막(161)을 과도하게 식각하지 않기 때문에 금속막(161)의 부피를 충분히 확보하여 금속막(161)의 저항을 개선할 수 있다. 한편, 도면에 도시하진 않았으나 식각 공정에 의해 금속막(161)의 측벽이 일부 두께 식각될 수 있다. 이 경우, 금속막(161)의 측벽은 제1 물질막(111A 내지 111I)의 측벽보다 돌출되지 않고 제1 물질막들(111A 내지 111I) 사이의 트렌치(141) 내부에 배치된다. 그리고, 동일한 층에서 인접한 금속막들(161) 사이의 간격을 크게 확보할 수 있어서 동일한 층에서 인접한 금속막들(161) 사이의 브릿지(bridge) 현상을 줄일 수 있다.
금속막(161)은 퍼지 가스를 공급한 후 금속 소스 가스를 공급하여 형성할 수 있다. 퍼지 가스로서 질소, 아르곤, 헬륨 중 적어도 어느 하나를 이용할 수 있다. 퍼지 가스를 공급하면, 반응하지 않은 환원 가스가 제거된다. 이 후, 금속 소스 가스를 공급한다. 예를 들어, 금속막(161)으로 텅스텐막을 형성하고자 하는 경우, 텅스텐 소스 가스로서, WF6, WCl6 및 W(CO6) 중 적어도 어느 하나를 이용할 수 있다.　 이러한 텅스텐 소스 가스를 공급하면,　시드막 패턴(145P)은 텅스텐으로 치환되고,　 소스 가스에서 텅스텐과 결합하고 있는 나머지 부분은 시드막 패턴(145P)과 결합하여 가스 상태가 된다. 예를 들어, 소스 가스에서 텅스텐과 결합하고 있는 나머지 부분은 시드막 패턴(145P)의 실리콘과 결합하여 가스 상태가 된다. 이로써, 금속막(161)은 시드막 패턴(145P) 상부에 선택적으로 형성된다. 금속막(161)은 H2SO4, NH3, 및 H2O2 혼합물 중 적어도 어느 하나를 이용하여 식각될 수 있다.
이하, 도 3g를 참조하여 본 발명의 제1 실시 예에 따른 반도체 메모리 소자에 대해 보다 구체적으로 설명한다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 반도체 기판(101) 상부로 돌출된 채널막(123), 채널막(123)을 감싸면서 트렌치(141)을 사이에 두고 이격되어 적층된 제1 물질막들(111A 내지 111I), 트렌치(141)의 표면을 따라 형성된 시드막 패턴(145P), 및 시드막 패턴(145P)의 전면을 덮으며 트렌치(141)를 채우도록 형성된 금속막(161)을 포함한다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 트렌치(141)와 시드막 패턴(145P) 사이에 형성된 베리어 메탈막 패턴(143P)을 더 포함할 수 있다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 채널막(123)의 측벽을 감싸는 메모리막(123)을 더 포함한다.
상기에서 제1 물질막들(111A 내지 111I)의 측벽은 시드막 패턴(145P) 및 베리어 메탈막 패턴(143P)보다 돌출되게 형성될 수 있다. 그리고, 금속막(161)의 측벽은 제1 물질막들(111A 내지 111I)의 측벽보다 돌출되게 형성되거나, 제1 물질막들(111A 내지 111I) 사이에 배치될 수 있다. 금속막(161)은 셀렉트 트랜지스터들의 게이트들에 연결된 셀렉트 라인들 및 메모리 셀트랜지스터들의 게이트들에 연결된 워드 라인들로 이용될 수 있다. 예를 들어, 트렌치들(141)을 채우는 다수의 금속막들(161) 중 반도체 기판(101)에 인접한 적어도 한 층의 금속막은 제1 셀렉트 라인으로 이용되고, 최상층으로부터 적어도 한 층의 금속막은 제2 셀렉트 라인으로 이용되고, 제1 및 제2 셀렉트 라인들 사이의 금속막은 워드 라인들로 이용될 수 있다. 제1 및 제2 셀렉트 라인들의 두께는 워드 라인들의 두께와 동일하거나, 다르게 형성될 수 있다.
채널막(125)은 공통 소스 라인에 연결되는 소스 영역(S)에 연결될 수 있다.
제1 셀렉트 라인과 채널막(125) 사이에 형성된 메모리막(123) 및, 제2 셀렉트 라인과 채널막(125) 사이에 형성된 메모리막(123)은 게이트 절연막으로 이용될 수 있다.
상술한 구조에 따르면, 제1 셀렉트 라인과 채널막(125)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 워드 라인들과 채널막(125)의 교차부에 메모리 셀 트랜지스터들이 정의된다. 그리고, 제2 셀렉트 라인과 채널막(125)의 교차부에 제2 셀렉트 트랜지스터가 정의된다. 이로써 셀 스트링은 제1 및 제2 셀렉트 트랜지스터 사이에 적층되며 채널막(125)을 통해 직렬로 연결된 다수의 메모리 셀 트랜지스터들을 포함하는 구조로 형성된다.
본 발명의 제1 실시 예에서는 시드막 패턴(145P) 상에 금속막(161)을 선택적으로 성장시켜 금속막(161)을 트렌치(141)별로 분리되게 형성할 수 있다. 이에 따라, 본 발명의 제1 실시 예에서는 금속막(161)을 과도 식각할 필요가 없으므로 공정 난이도를 낮출 수 있다. 그리고, 본 발명의 제1 실시 예에서는 금속막(161)을 시드막 패턴(145P) 상에 선택적으로 성장시키므로 시드막 패턴(145P)의 전면이 금속막(161)에 의해 덮이게 된다.
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다. 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 본 발명의 제1 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제1 실시 예와 동일하다. 따라서, 이하에서는 본 발명의 제2 실시 예에 따른 채널막에 대해서만 설명한다.
본 발명의 제2 실시 예에 따른 채널막(225)은 채널홀의 중심부를 개구시키며 채널홀의 측벽을 따라 형성될 수 있다. 이 경우, 채널막(225) 형성 후 채널홀 중심부를 채우는 절연막(227)을 더 형성할 수 있다. 이에 따라, 본 발명의 제2 실시 예에 따른 채널막(225)은 채널홀 중심부를 채우는 절연막(227)을 감싸며 형성된다.
도 5는 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 다수의 비트라인들(BL1, BL2), 및 공통 소스 라인(CSL)과 비트라인들(BL1, BL2) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다.
공통 소스 라인(CSL)은 셀 스트링들(CS1, CS2) 상에 배치된 도전성 라인이다. 공통 소스 라인(CSL) 하부에는 다수의 셀 스트링들(CS1, CS2)이 연결된다.
비트 라인들(BL1, BL2) 각각은 다수의 셀 스트링들(CS1, CS2) 상에 배치된 도전성 라인이며, 공통 소스 라인(CSL)과 격리되도록 공통 소스 라인(CSL)과 다른 층에 배치된다. 비트 라인들(BL1, BL2) 각각에는 비트 라인들(BL1, BL2) 각각의 연장 방향을 따라 배열된 일렬의 셀 스트링들이 병렬로 연결된다.
다수의 셀 스트링들(CS1, CS2) 각각은 공통 소스 라인(CSL)에 연결된 제1 셀렉트 트랜지스터(SST), 다수의 비트 라인들(BL1, BL2) 중 하나에 연결된 제2 셀렉트 트랜지스터(DST), 제1 및 제2 셀렉트 트랜지스터(DST, SST) 하부에 형성된 파이프 트랜지스터(Ptr), 파이프 트랜지스터(Ptr)와 제1 셀렉트 트랜지스터(SST) 사이에 적층된 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 및 파이프 트랜지스터(Ptr)와 제2 셀렉트 트랜지스터(DST) 사이에 적층된 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn)을 포함한다. 다수의 셀 스트링들(CS1, CS2) 각각을 구성하는 제1 셀렉트 트랜지스터(SST), 제1 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCk), 파이프 트랜지스터(Ptr), 제2 그룹의 메모리 셀 트랜지스터들(MCk+1 내지 MCn), 및 제2 셀렉트 트랜지스터(DST)는 채널막을 통해 직렬로 연결된다.
제1 셀렉트 트랜지스터(SST)의 게이트는 제1 셀렉트 라인(SSL)에 연결되고, 제2 셀렉트 트랜지스터(DST)의 게이트는 제2 셀렉트 라인(DSL)에 연결된다. 제1 및 제2 그룹의 메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 파이프 트랜지스터(Ptr)의 게이트는 파이프 게이트(PG)에 연결된다. 제1 셀렉트 라인(SSL), 워드 라인들(WL1 내지 WLn), 및 제2 셀렉트 라인(DSL)은 일방향을 따라 연장되어 라인 형태로 형성될 수 있다. 제1 셀렉트 라인(SSL)에는 제1 셀렉트 라인(SSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제1 셀렉트 트랜지스터들(SST)의 게이트들이 공통으로 연결될 수 있다. 제2 셀렉트 라인(DSL)에는 제2 셀렉트 라인(DSL)의 연장 방향과 동일한 방향을 따라 배치되고, 동일한 층에 배치된 다수의 제2 셀렉트 트랜지스터들(DST)의 게이트들이 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn) 각각에는 워드 라인들(WL1 내지 WLn) 각각의 연장 방향을 따라 배열되며, 동일한 층에 배치된 다수의 메모리 셀들의 게이트들이 공통으로 연결될 수 있다. 파이프 게이트(PG)는 메모리 블록을 구성하는 다수의 파이프 트랜지스터들(Ptr)에 공통으로 연결될 수 있다. 워드 라인들(WL1 내지 WLn)과 제1 및 제2 셀렉트 라인(SSL, DSL)은 파이프 게이트(PG) 상에 순차로 적층된 금속막들로 형성된다. 채널막은 금속막들에 의해 둘러싸이며, 채널막의 저면은 파이프 게이트(PG)에 의해 둘러싸인다.
이하 본 발명의 제3 및 제4 실시 예에 따른 반도체 메모리 소자 및 그 제조방법에 대해 보다 구체적으로 설명한다.
도 6a 내지 도 6d는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 기판(301) 상에 절연막(303)을 형성한다. 이 후, 절연막(303) 상에 제1 파이프 도전막(305)을 형성하고, 제1 파이프 도전막(305)의 일부를 식각하여 파이프 트랜치(PT)를 형성한다. 이어서, 파이프 트랜치(PT) 내부를 파이프 희생막(307)으로 채운다. 계속해서, 파이프 희생막(307)을 포함하는 제1 파이프 도전막(305) 상부에 제2 파이프 도전막(309)을 더 형성할 수 있다. 이 후, 제1 및 제2 파이프 도전막들(305, 309)을 식각하여 파이프 게이트(PG)를 형성할 수 있다.
이어서, 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 교대로 적층한다. 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)의 적층 수는 반도체 기판(301) 상에 적층하고자 하는 메모리 셀들의 개수 및 셀렉트 트랜지스터들의 개수에 따라 다양하게 변경될 수 있다. 제1 물질막들(311A 내지 311E)은 층간 절연막들이 형성될 층에 형성되며, 층간 절연막용 절연물로 형성될 수 있다. 제2 물질막들(313A 내지 313D)은 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 형성될 층에 형성될 수 있다. 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)은 서로에 대한 식각 선택비가 큰 물질막으로 형성될 수 있으며, 구체적인 예는 도 3a에서 상술한 바와 동일하다.
이 후, 마스크 공정으로 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 식각하여 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하는 채널홀들(321A, 321B)을 형성한다. 제2 파이프 도전막(309)이 형성된 경우, 채널홀들(321A, 321B)은 제2 파이프 도전막(309)을 더 관통한다. 채널홀들(321A, 321B)은 파이프 희생막(307)의 일측을 노출시키는 제1 채널홀(321A)과 파이프 희생막(307)의 타측을 노출시키는 제2 채널홀(321B)로 구분될 수 있다.
도 6b를 참조하면, 제1 및 제2 채널홀(321A, 321B)을 통해 노출된 파이프 희생막(307)을 제거하여 파이프 트랜치(PT)를 개구시킨다. 이 때, 파이프 희생막(307)이 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)에 대한 식각 선택비가 높은 물질로 형성된 경우, 별도의 식각 베리어 형성 공정을 실시하지 않고 파이프 희생막(307)을 제거할 수 있다. 이와는 다르게 파이프 희생막(307)이 제1 물질막들(311A 내지 311E) 또는 제2 물질막들(313A 내지 313D)에 대한 식각 선택비가 낮은 물질로 형성된 경우, 제1 및 제2 채널홀(321A, 321B)의 측벽에 식각 베리어용 스페이서를 더 형성할 수 있다. 식각 베리어용 스페이서는 희생막(307) 제거 후 제거된다.
파이프 트랜치(PT)를 개구시킨 후, 제1 및 제2 채널홀(321A, 321B)과 파이프 트랜치(PT) 내부를 반도체막으로 채워서, 파이프 트랜치(PT) 내부에 배치된 파이프 채널막(325P), 제1 채널홀(321A) 내부에 배치된 제1 채널막(325A), 및 제2 채널홀(321B) 내부에 배치된 제2 채널막(325B)을 형성한다. 반도체막 형성 전, 파이프 트랜치(PT), 제1 및 제2 채널홀(321A, 321B)의 표면을 따라 메모리막(323)을 더 형성할 수 있다. 메모리막(323)의 구성은 도 3b에서 상술한 바와 같다.
도 6c를 참조하면, 파이프 채널막(325P)과 제1 및 제2 채널막(325A, 325B) 형성 후, 마스크 공정으로 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 식각하여 슬릿(331)을 형성한다. 슬릿(331)은 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하여 제2 물질막들(313A 내지 313D)의 측벽을 노출시킨다. 슬릿(331)은 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 메모리 블록별 또는 라인별로 분리할 수 있다. 특히, 슬릿(331)은 제1 및 제2 채널막(325A, 325B) 사이의 제1 물질막들(311A 내지 311E) 및 제2 물질막들(313A 내지 313D)을 관통하도록 형성될 수 있다.
이 후, 도 3c에서 상술한 바와 같이 식각 공정을 실시하여 트렌치들(341)을 형성한다. 이어서, 도 3d에서 상술한 바와 같이 시드막을 형성하거나, 베리어 메탈막 및 시드막을 형성한다. 이어서, 도 3d에서 상술한 바와 같이 트렌치들(341)을 제2 희생막으로 채운다. 이 후, 도 3e에서 상술한 바와 같이 식각 공정을 실시하여 희생막 패턴(351P)을 형성한다. 그리고 나서, 도 3f에서 상술한 바와 같이 식각 공정을 실시하여 베리어 메탈막 패턴(343P) 및 시드막 패턴(345P)을 형성한다. 본 발명의 제1 실시 예에서도 상술하였듯, 베리어 메탈막 패턴(343P)은 경우에 따라 형성하지 않을 수 있다.
도 6d를 참조하면, 희생막 패턴들(351P)을 제거하여 트렌치들(341) 표면을 따라 형성된 시드막 패턴(345P)을 노출시킨다. 이 후, 도 3g에서 상술한 바와 같이 시드막 패턴(345P)으로부터 금속막(361)을 성장시켜 트렌치들(341) 각각의 내부를 금속막(361)으로 채운다.
이하, 도 6d를 참조하여, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자에 대해 보다 구체적으로 설명한다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 반도체 기판(301) 상부에 형성된 절연막(303), 절연막(303) 상부에 형성된 파이프 게이트(PG), 및 파이프 게이트(PG) 내에 형성된 파이프 채널막(325P)을 포함한다. 그리고, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 파이프 채널막(325P) 상부로 돌출된 제1 및 제2 채널막(325A, 325B), 제1 및 제2 채널막(325A, 325B) 각각을 감싸면서 트렌치(341)를 사이에 두고 이격되어 적층된 층간 절연막용 제1 물질막들(311A 내지 311E)을 포함한다. 또한, 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 트렌치(341)의 표면을 따라 형성된 시드막 패턴(343P), 시드막 패턴(343P)의 전면을 덮으며 트렌치(341)를 채우도록 형성된 금속막(361)을 포함한다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 트렌치(341)와 시드막 패턴(345P) 사이에 형성된 베리어 메탈막 패턴(343P)을 더 포함할 수 있다. 본 발명의 제3 실시 예에 따른 반도체 메모리 소자는 파이프 채널막(325P), 제1 및 제2 채널막(325A, 325B)을 감싸는 메모리 막(323)을 더 포함한다.
상기에서 제1 물질막들(311A 내지 311E)의 측벽은 시드막 패턴(345P) 및 베리어 메탈막 패턴(343P)보다 돌출되게 형성될 수 있다. 그리고, 금속막(361)의 측벽은 제1 물질막들(311A 내지 311E)의 측벽보다 돌출되게 형성되거나, 제1 물질막들(311A 내지 311E) 사이에 배치될 수 있다. 금속막(361)은 셀렉트 트랜지스터들의 게이트들에 연결된 셀렉트 라인들 및 메모리 셀트랜지스터들의 게이트들에 연결된 워드 라인들로 이용될 수 있다. 예를 들어, 트렌치들(341)을 채우는 다수의 금속막들(361) 중 최상층으로부터 적어도 한층의 금속막들은 제1 및 제2 셀렉트 라인으로 이용될 수 있다. 여기서, 제1 셀렉트 라인은 제1 채널막(325A)을 감싸도록 형성된 것이며, 제2 셀렉트 라인은 제2 채널막(325B)을 감싸도록 형성된 것일 수 있다. 그리고, 파이프 게이트(PG) 및 제1 셀렉트 라인 사이와, 파이프 게이트(PG) 및 제2 셀렉트 라인 사이의 금속막들은 워드 라인들로 이용될 수 있다. 제1 및 제2 셀렉트 라인들의 두께는 워드 라인들의 두께와 동일하거나, 다르게 형성될 수 있다.
제1 셀렉트 라인과 제1 채널막(325A) 사이에 형성된 메모리막(323), 제2 셀렉트 라인과 제2 채널막(325B) 사이에 형성된 메모리막(323), 및 파이프 게이트(PG)와 파이프 채널막(325P) 사이에 형성된 메모리막(323)은 게이트 절연막으로 이용될 수 있다.
상술한 구조에 따르면, 제1 셀렉트 라인과 제1 채널막(325A)의 교차부에 제1 셀렉트 트랜지스터가 정의되고, 제2 셀렉트 라인과 제2 채널막(325B)의 교차부에 제2 셀렉트 트랜지스터가 정의된다. 또한, 워드 라인들과 제1 채널막(325A)의 교차부와 워드 라인들과 제2 채널막(325B)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 파이프 게이트(PG)와 파이프 채널막(325P)의 교차부에 파이프 트랜지스터가 정의된다. 이로써 셀 스트링은 제1 및 제2 셀렉트 트랜지스터 사이에서 채널막들(325A, 325P, 325B)을 통해 직렬로 연결된 다수의 메모리 셀 트랜지스터들을 포함하는 구조로 형성된다.
본 발명의 제3 실시 예는 제1 실시 예에서와 동일한 방식으로 트렌치(341) 내부에 금속막(361)을 형성하므로 공정 난이도를 낮출 수 있다.
도 7은 본 발명의 제4 실시 예에 따른 반도체 메모리 소자의 채널막을 나타낸 도면이다. 본 발명의 제4 실시 예에 따른 반도체 메모리 소자는 본 발명의 제3 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제3 실시 예와 동일하
도 4는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 채널막을 나타내는 도면이다. 본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 본 발명의 제1 실시 예와 비교하여 채널막의 형태만 다를 뿐 나머지 구성은 제1 실시 예와 동일하다. 따라서, 이하에서는 본 발명의 제4 실시 예에 따른 채널막에 대해서만 설명한다.
본 발명의 제4 실시 예에 따른 파이프 채널막(425P)은 파이프 트랜치의 중심부를 개구시키며 파이프 트랜치의 표면을 따라 형성되고, 제1 및 제2 채널막(425A, 425B)은 제1 및 제2 채널홀의 중심부를 개구시키며 제1 및 제2 채널홀의 표면을 따라 형성될 수 있다. 이 경우, 파이프 채널막(425P), 제1 및 제2 채널막(425A, 425B) 형성 후 파이프 트랜치의 중심부와 제1 및 제2 채널홀의 중심부를 채우는 절연막(427)을 더 형성할 수 있다. 이에 따라, 본 발명의 제4 실시 예에 따른 파이프 채널막(425P)은 파이프 트랜치 중심부를 채우는 절연막(427)을 감싸며 형성되고, 제1 및 제2 채널막(425A, 425B)은 제1 및 제2 채널홀 중심부를 채우는 절연막(427)을 감싸며 형성된다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
비휘발성 메모리 소자(1120)는 도 2 내지 도 7에서 상술한 실시예를 참조하여 설명한 반도체 메모리 소자를 포함한다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 8을 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
101, 301: 반도체 기판
125, 225, 325P, 325A, 325B, 425P, 425A, 425B: 채널막
111A 내지 111I, 311A 내지 311E: 층간 절연막용 제1 물질막
113A 내지 113H, 313A 내지 313D: 제1 희생막용 제2 물질막
121, 321A, 321B: 채널홀 PT: 파이프 트랜치
307: 파이프 희생막 125, 325: 메모리막
131, 331: 슬릿 141, 341: 트렌치
143, 343 : 베리어 메탈막 145, 345: 시드막
151P, 351P: 희생막 패턴 161, 361: 금속막

Claims (15)

  1. 채널막을 감싸며 형성되고, 트렌치를 사이에 두고 적층된 층간 절연막들;
    상기 트렌치의 표면을 따라 형성된 시드막 패턴; 및
    상기 트렌치 내부를 채우며 상기 시드막 패턴 상에 형성된 금속막을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 금속막은 상기 시드막 패턴 전면을 덮도록 형성된 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 층간 절연막들의 측벽은 상기 시드막 패턴보다 돌출된 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 금속막의 측벽은 상기 층간 절연막들의 측벽보다 돌출되거나, 상기 층간 절연막들 사이에 배치된 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 시드막 패턴과 상기 트렌치 사이에 형성된 베리어 메탈막 패턴을 더 포함하는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 금속막은 텅스텐으로 형성된 반도체 메모리 소자.
  7. 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계;
    상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 시드막을 형성하는 단계;
    상기 트렌치를 내부에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴을 식각 베리어로 이용하여 상기 시드막을 식각함으로써 상기 트렌치 내부에 시드막 패턴을 형성하는 단계; 및
    상기 시드막 패턴으로부터 금속막을 성장시켜 상기 트렌치 내부에 상기 금속막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 채널막을 감싸며 트렌치를 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계는
    상기 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 상기 채널막을 형성하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 식각하여 상기 희생막들을 노출시키는 슬릿을 형성하는 단계; 및
    상기 희생막들을 제거하여 상기 트렌치를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 시드막을 형성하는 단계 이전,
    상기 트렌치의 표면을 포함한 상기 층간 절연막들의 표면을 따라 베리어 메탈막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 희생막 패턴을 식각 베리어로 이용하여 상기 베리어 메탈막을 식각하여 상기 시드막 패턴 하부에 베리어 메탈막 패턴을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 채널막 측벽으로부터의 상기 희생막 패턴의 폭은 상기 채널막 측벽으로부터의 상기 층간 절연막 패턴 폭보다 좁게 형성되는 반도체 메모리 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 금속막은 상기 시드막 패턴의 전면을 덮도록 형성되는 반도체 메모리 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 금속막의 측벽은 상기 층간 절연막들의 측벽보다 돌출되게 형성되거나, 상기 층간 절연막들 사이에 배치되는 반도체 메모리 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 시드막을 형성하는 단계는
    환원 가스를 공급하여 형성하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 금속막을 형성하는 단계는
    퍼지 가스를 공급하여 상기 환원 가스를 제거하는 단계; 및
    금속 소스 가스를 공급하여 상기 시드막 패턴을 상기 금속막으로 치환시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
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