KR102456494B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내의 금속 패턴을 포함하고, 상기 제1 베리어 패턴은 상기 채널 패턴들에 가까워질수록 두께가 두꺼워지는 반도체 장치 및 이의 제조 방법을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 메모리 셀들을 3차원으로 배열하는 3차원 비휘발성 메모리 장치가 제안되고 있다. 3차원 비휘발성 메모리 장치는 기판으로부터 돌출된 수직 채널막을 포함하고, 수직 채널막을 따라 복수의 메모리 셀들이 적층된다.
본 발명의 일 실시예는 제조가 용이하고 로딩 특성이 개선된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내의 금속 패턴을 포함하고, 상기 채널 패턴들에 가까워질수록 두께가 두꺼워지는 상기 제1 베리어 패턴을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 희생막들 및 절연막들을 교대로 형성하는 단계; 상기 제1 희생막들 및 절연막들을 관통하는 채널 패턴들을 형성하는 단계; 상기 제1 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 희생막들을 제거하여 개구부들을 형성하는 단계; 및 상기 개구부들 내에, 경사진 내면을 갖고 상기 채널 패턴들에 가까워질수록 두께가 두꺼워지는 제1 베리어 패턴들 및 상기 제1 베리어 패턴들 내의 금속 패턴들을 포함하는 도전막들을 형성하는 단계를 포함한다.
각각의 적층된 도전막들이 경사진 내면을 갖는 베리어 패턴 및 베리어 패턴 내의 금속 패턴을 포함한다. 또한, 베리어 패턴은 슬릿과 가까울수록 두께가 감소하는 형태를 갖고, 금속 패턴은 슬릿과 가까울수록 두께가 증가되는 형태를 갖는다. 따라서, 도전막 내에 포함된 금속 패턴의 부피를 증가시킬 수 있고, 이를 통해, 반도체 장치의 로딩 특성을 개선할 수 있다. 또한, 희생막을 식각하는 공정을 이용하여, 경사진 내면을 갖는 베리어 패턴을 용이하게 형성할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이고, 도 1b 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 적층물(ST)을 관통하는 채널 패턴들(14) 및 적층물(ST)을 관통하는 슬릿(SL)을 포함한다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 도전막들(11)은 적층된 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 텅스텐(W), 텅스텐질화물(WNx), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 폴리실리콘(polysilicon), 실리사이드(silicide) 등을 포함할 수 있다. 절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물 등을 포함할 수 있다.
각각의 도전막들(11)은 경사진 내면을 갖는 베리어 패턴(11A)과 베리어 패턴(11A) 내의 금속 패턴(11B) 및 희생 패턴(11C)을 포함할 수 있다. 베리어 패턴들(11A)은 적층된 절연막들(12)의 사이에 각각 개재되고, 상부 절연막(12)의 하부면, 하부 절연막(12)의 상부면 및 메모리 패턴(13)의 측벽에 형성될 수 있다.
여기서, 베리어 패턴(11A)은 경사진 내면(I)을 갖는다. 또한, 베리어 패턴(11A)의 내면(I)과 외면(O)은 평행하지 않으며, 내면(I)이 외면(O)에 대해 소정 각도(θ) 틸트될 수 있다. 예를 들어, 베리어 패턴(11A)은 경사진 내면(I) 및 평평한 외면(O)을 포함할 수 있다. 참고로, "경사진"과 "평평한"은 기판(미도시됨)의 표면, 적층물(ST)의 표면, 절연막(12)의 상부면 또는 하부면을 기준으로 판단할 수 있다.
만약, 베리어 패턴(11A)의 내면(I)과 외면(O)이 평행하고, 내면(I)과 외면(O)이 모두 경사를 갖는다면, 금속 패턴(11B)의 부피가 증가되는만큼 도전막(11)의 두께가 증가하게 된다. 이러한 경우, 적층물(ST)의 높이가 증가되기 때문에 메모리 소자의 집적도를 향상시키는데 한계가 있게 된다. 반면에, 본 발명의 일 실시예에 따르면, 베리어 패턴(11A)의 외면(O)은 평평한 상태를 유지하면서, 내면(I)만 경사를 가지므로, 도전막(11)의 두께를 유지하면서 도전막(11)에 포함된 금속 패턴(11B)의 비율을 증가시킬 수 있다.
베리어 패턴(11A)은 일부 영역에 한해 경사진 내면(I)을 가질 수 있으며, 경사진 내면(I)을 갖는 제1 영역(R1)과 비경사 내면을 갖는 제2 영역(R2)을 포함할 수 있다. 이러한 경우, 베리어 패턴(11A)의 제2 영역(R2)은 균일한 두께를 갖고, 제1 영역(R1)은 슬릿과 가까워질수록 두께가 감소할 수 있다. 예를 들어, 베리어 패턴(11A)의 최소 두께는 5 내지 30Å일 수 있다.
본 도면에서는 제1 영역(R1)과 제2 영역(R2)의 경계를 경계선(L)으로 도시하였다. 예를 들어, 금속 패턴(11B)과 희생 패턴(11C)이 접하는 지점이 경계선(L)이 될 수 있다. 경계선(L)을 기준으로, 제1 영역(R1)은 슬릿(SL)과 상대적으로 인접하고, 제2 영역(R2)은 슬릿(SL)으로부터 상대적으로 이격된다. 또한, 금속 패턴(11B)은 제1 영역(R1)에 형성되어 상대적으로 슬릿(SL)에 인접하게 위치되고 희생 패턴(11C)은 제2 영역(R2)에 형성되어 상대적으로 슬릿(SL)으로부터 이격되어 위치될 수 있다.
본 도면에서는 경계선(L)이 슬릿(SL)과 가장 가깝게 위치된 채널 패턴(14)과 슬릿(SL)의 사이에 위치된 경우에 대해 도시하였으나, 경계선(L)이 채널 패턴(14)과 중첩되거나, 채널 패턴들(14)의 사이에 위치되는 것도 가능하다.
경계선(L)의 위치 및 베리어 패턴(11A)의 두께에 따라 도전막(11)에 포함된 금속 패턴(11B)의 비율이 결정되고, 그에 따라, 도전막(11)의 저항 값이 결정된다. 따라서, 도전막(11)의 저항 값 및 로딩 특성을 고려하여 경계선(L)의 위치를 결정한다. 예를 들어, 베리어 패턴(11A)의 두께와 경계선(L)의 위치는 다음의 수학식 1을 만족할 수 있다. 여기서, a는 슬릿(SL)으로부터 경계선(L)까지의 거리이고, b는 베리어 패턴(11A)의 제2 영역(R2)의 두께이고, c는 베리어 패턴(11A)의 제1 영역(R1) 중 최소 두께이다.
Figure 112016030126227-pat00001
또한, 금속 패턴(11B)은 베리어 패턴(11A)의 제1 영역(R1) 내에 위치되고, 희생 패턴(11C)은 베리어 패턴(11A)의 제2 영역(R2) 내에 위치될 수 있다. 금속 패턴(11B)은 슬릿(SL)과 가까워질수록 두께가 증가하는 형태, 예를 들어, 테이퍼 형태를 가질 수 있다. 희생 패턴(11C)은 적층물(ST)의 내부까지 확장되어 이웃한 채널 패턴들(14)의 사이의 공간을 채울 수 있다. 또한, 희생 패턴(11C)은 이웃한 채널 패턴들(14)의 사이에 위치된 보이드를 포함할 수 있다.
베리어 패턴(11A)은 막들 간의 접착력, 예를 들어, 절연막(12)과 금속 패턴(11B) 간의 접착력을 증가시키기 위한 것으로, 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN) 등을 포함할 수 있다. 금속 패턴(11B)은 베리어 패턴(11A)에 비해 저항이 낮은 물질을 포함할 수 있으며, 텅스텐(W), 텅스텐질화물(WNx), 실리사이드(silicide) 등을 포함할 수 있다. 희생 패턴(11C)은 산화물, 질화물 등의 유전 물질을 포함하거나, 실리콘(Si)을 포함하거나, 이들을 조합하여 포함할 수 있다.
채널 패턴들(14)은 제1 방향(I-I') 및 제1 방향과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 예를 들어, 제1 방향(I-I')으로 이웃한 채널 패턴들(14)은 중심이 오프셋되고 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널 패턴들(14)은 중심이 일치되도록 배열될 수 있다. 또한, 채널 패턴들(14)은 적층물(ST)을 관통하는 개구부들(OP) 내에 각각 형성될 수 있다. 개구부들(OP)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
채널 패턴들(14)은 적층된 선택 트랜지스터, 메모리 셀 등의 채널막일 수 있고, 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 각각의 채널 패턴들(14)의 측벽에는 메모리 패턴들(13)이 형성될 수 있다. 메모리 패턴들(13)은 선택 트랜지스터의 게이트 절연막이거나, 메모리 셀의 데이터 저장소일 수 있다. 예를 들어, 각각의 메모리 패턴들(13)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 폴리실리콘을 포함하는 플로팅 게이트, 질화물을 포함하는 전하 트랩막, 상변화 물질, 나노 닷 등을 포함할 수 있다. 또한, 채널 패턴들(14)은 중심 영역이 오픈된 형태를 가질 수 있고, 오픈된 중심 영역에 절연 패턴(15)이 채워질 수 있다. 하나의 개구부(OP) 내에 형성된 절연 패턴(15), 채널 패턴(14) 및 메모리 패턴(13)은 동일한 축을 갖는 실린더 형태를 가질 수 있다.
슬릿(SL)은 적층물(ST)을 관통하고 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다. 또한, 슬릿(SL) 내에는 슬릿 절연막(16)이 채워질 수 있고, 슬릿 절연막(16)이 보이드(미도시됨)를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 하나의 도전막(11)에 포함된 금속 패턴(11B)의 비율을 증가시킴으로써, 도전막(11)의 두께를 증가시키지 않으면서 저항을 감소시킬 수 있다. 따라서, 반도체 장치의 로딩을 개선할 수 있다.
도 1c 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 1c를 참조하면, 각각의 도전막들(11)은 베리어 패턴(11A) 및 베리어 패턴(11A) 내의 금속 패턴(11B)을 포함할 수 있다. 금속 패턴(11B)은 제2 영역(R2)에서 균일한 두께를 갖고 제1 영역(R1)에서 슬릿(SL)과 가까워질수록 두께가 증가할 수 있다. 또한, 금속 패턴(11B)은 이웃한 채널 패턴들(14)의 사이의 공간을 채울 수 있다.
도 1d를 참조하면, 각각의 도전막들(11)은 베리어 패턴(11A) 및 베리어 패턴(11A) 내의 금속 패턴(11B)을 포함할 수 있다. 앞서 도 1c를 참조하여 설명한 실시예와 비교하여, 본 실시예에서는 경계선(L)이 채널 패턴(14)에 보다 인접하여 위치된다. 따라서, 각각의 베리어 패턴들(11A)은 슬릿(SL)으로부터 채널 패턴(14)에 가까워질수록 두께가 증가하는 형태를 갖게 된다. 또한, 금속 패턴들(11B)은 슬릿(SL)으로부터 채널 패턴(14)에 가까워질수록 두께가 감소하는 형태, 예를 들어, 테이퍼 형태를 갖게 된다. 참고로, 본 도면에서는 이웃한 채널 패턴들(14)의 사이에 금속 패턴(11B)이 채워진 경우를 도시하였으나, 앞서 도 1b를 참조하여 설명한 바와 같이 희생 패턴이 채워지는 것도 가능하다.
도 1e를 참조하면, 각각의 도전막들(11)은 경사진 내면을 갖는 제1 베리어 패턴(11A), 금속 패턴(11B), 희생 패턴(11C) 및 제2 베리어 패턴(11D)을 포함할 수 있다. 여기서, 제2 베리어 패턴(11D)은 금속 패턴(11B)을 감싸도록 형성되며, 금속 패턴(11B)과 제1 베리어 패턴(11A)의 사이에 개재될 수 있다. 예를 들어, 제2 베리어 패턴(11D)은 제1 베리어 패턴(11A)의 경사진 내면 및 희생 패턴(11C)과 접하도록 형성될 수 있다. 또한, 제2 베리어 패턴(11D)이 제1 베리어 패턴(11A)에 비해 얇은 두께를 가질 수 있다. 참고로, 각각의 도전막들(11)이 희생 패턴(11C)을 포함하지 않는 것도 가능하다.
도 1f를 참조하면, 각각의 도전막들(11)은 경사진 내면을 갖는 제1 베리어 패턴(11A'), 금속 패턴(11B), 희생 패턴(11C) 및 제2 베리어 패턴(11D)을 포함할 수 있다. 여기서, 제1 베리어 패턴(11A')의 경사진 내면은 곡면일 수 있으며, 슬릿(SL)과 가까워질수록 곡률이 감소하는 포물선 형태의 곡면을 가질 수 있다.
또한, 제1 베리어 패턴(11A')의 제1 영역(R1)이 슬릿(SL)과 이격될 수 있다. 이러한 경우, 슬릿(SL)과 인접한 영역에는 제1 베리어 패턴(11A')이 존재하지 않으며, 제2 베리어 패턴(11D)과 절연막들(12)이 직접 접하게 된다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 2a를 참조하면, 제1 희생막들(21) 및 절연막들(22)을 교대로 형성하여 적층물(ST)을 형성한다. 여기서, 제1 희생막들(21)은 적층된 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것이고, 절연막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 것이다. 제1 희생막들(21)은 절연막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 예를 들어, 제1 희생막들(21)은 질화물을 포함하고 절연막들(22)은 산화물을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다. 또한, 제1 개구부들(OP1)은 상부와 하부가 균일한 폭을 갖거나, 하부로 갈수록 폭이 감소될 수 있다.
이어서, 제1 개구부들(OP1) 내에 메모리 패턴(23) 및 채널 패턴(24)을 차례로 형성한다. 여기서, 채널 패턴(24)은 제1 개구부들(OP1)을 완전히 채우는 두께로 형성되거나, 중심 영역이 오픈되는 두께로 형성될 수 있다. 채널 패턴(24)의 중심 영역이 오픈되는 경우, 오픈된 중심 영역 내에 절연 패턴(25)을 형성할 수 있다.
도 2b를 참조하면, 적층물(ST)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 제1 희생막들(21)을 제거하여 제2 개구부들(OP2)을 형성한다. 이어서, 슬릿(SL)을 통해 제2 개구부들(OP2) 내에 베리어막(26)을 형성한다. 예를 들어, 베리어막(26)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN) 등을 포함할 수 있다.
베리어막(26)은 슬릿(SL) 및 제2 개구부들(OP2)의 내면을 따라 형성될 수 있으며, 제2 개구부들(OP2) 내에 노출된 메모리 패턴들(24) 상에도 형성될 수 있다. 베리어막(26)은 제2 개구부들(OP2)을 완전히 채우지 않는 균일한 두께(b)로 형성될 수 있다.
이어서, 슬릿(SL)을 통해 제2 개구부들(OP2) 내에 제2 희생막(27)을 형성한다. 제2 개구부들(OP2)을 채우도록 베리어막(26) 내에 제2 희생막(27)을 형성할 수 있으며, 슬릿(SL) 내에도 제2 희생막(27)을 형성할 수 있다. 제2 희생막(27)은 베리어막(26)에 대해 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 제2 희생막(27)은 산화물, 질화물 등의 유전 물질을 포함하거나, 실리콘(Si)을 포함하거나, 이들을 조합하여 포함할 수 있다.
도 2c를 참조하면, 제2 희생막(27)을 일부 제거하여 베리어막(26)을 일부 노출시키는 제2 희생 패턴들(27A)을 형성한다. 예를 들어, 건식 식각 공정을 이용하여, 베리어막(26) 중 슬릿(SL)과 인접한 영역을 노출시키도록 제2 희생막(27)을 일부 식각한다. 이때, 슬릿(SL)으로부터 채널 패턴(14)을 향해 제2 희생막(27)이 제거되며, 제거되는 양에 따라 경계선(L)의 위치가 결정된다. 여기서, 베리어막(26) 중 노출된 영역이 제1 영역(R1)이 되고, 제2 희생 패턴(27A)이 잔류한 부분, 즉, 노출되지 않은 영역이 제2 영역(R2)이 된다. 제2 희생 패턴(27A)은 이웃한 채널 패턴들(24)의 사이 공간을 채울 수 있다.
또한, 제2 희생막(27)을 일부 식각하는 과정에서 베리어막(26)의 경사진 내면이 형성될 수 있다. 앞서 설명한 바와 같이, 슬릿(SL)과 가까운 영역부터 제2 희생막(27)이 식각되므로, 베리어막(26) 또한 슬릿(SL)과 가까운 영역부터 노출된다. 또한, 베리어막(26) 중 슬릿(SL)과 가까운 영역일수록 식각 공정에 장시간 노출되어 식각되는 양이 증가된다. 따라서, 베리어막(26) 중 슬릿(SL)과 가까운 영역일수록 얇은 두께를 갖게 되며, 베리어막(26A)이 경사진 내면(I)을 갖게 된다.
제2 희생막(27)의 식각 시에, 베리어막(26)과 제2 희생막(27) 간의 식각 선택비를 조절하여 베리어막(26)이 식각되는 정도, 내면의 경사도 등을 조절할 수 있다. 제2 희생막(27)의 식각률이 베리어막(26)의 식각률에 비해 높은 조건에서 제2 희생막(27)을 식각하며, 베리어막(26)과 제2 희생막(27)의 식각 선택비는 1:5 내지 1:50이거나, 1:5 내지 1:20일 수 있다. 예를 들어, 단면을 기준으로, 제2 개구부(OP2) 내에서 제2 희생막(27)이 식각되는 양(a), 베리어막(26)이 식각되는 양(b-c)을 비교하면, 1:5 ≤ b-c : a ≤ 1: 50 일 수 있다.
도 2d를 참조하면, 베리어막(26A)의 제1 영역(R1) 내에 금속막(28)을 형성한다. 예를 들어, 제2 개구부(OP2)를 채우도록 금속막(28)을 형성할 수 있고, 슬릿(SL) 내에도 금속막(28)을 형성할 수 있다. 이때, 베리어막(26A)의 제1 영역(R1)이 경사진 내면(I)을 가지므로, 제2 개구부(OP2) 내에 금속막(28)을 완전히 채우기 전에 입구가 밀폐되는 것을 방지할 수 있다. 따라서, 금속막(28)의 제1 영역(R1) 내에 보이드가 형성되는 것을 방지할 수 있다. 금속막(28)은 베리어막(26A)에 비해 저항이 낮은 금속물을 포함할 수 있으며, 예를 들어, 텅스텐(W), 텅스텐 질화물(WNx), 실리사이드(silicide) 등을 포함할 수 있다.
도 2e를 참조하면, 슬릿(SL) 내에 형성된 베리어막(26A) 및 금속막(28)을 제거하여, 제2 개구부들(OP2) 내에 각각 위치된 베리어 패턴들(26B) 및 금속 패턴들(28A)을 형성한다. 이로써, 베리어 패턴들(26B), 금속 패턴들(28A) 및 희생 패턴들(27A)을 포함하는 도전막들(C)이 형성된다. 이어서, 슬릿(SL) 내에 슬릿 절연막(29)을 형성한다.
여기서, 베리어 패턴들(26B)은 경사진 내면을 갖는다. 예를 들어, 베리어 패턴들(26B)은 제2 희생 패턴들(27A)과 접하는 영역에서는 균일한 두께를 갖고, 금속 패턴들(28A)과 접하는 영역에서는 경사진 내면을 가질 수 있다. 또한, 베리어 패턴들(26B)은 슬릿 절연막(29)과 가까워질수록 두께가 감소하고, 슬릿 절연막(29)으로부터 멀어질수록 두께가 증가하는 형태를 가질 수 있다. 금속 패턴들(28A)은 제2 희생 패턴들(27A)과 접하며, 슬릿 절연막(29)과 가까워질수록 두께가 증가하는 형태를 가질 수 있다.
전술한 바와 같은 방법에 따르면, 희생 패턴(27A)을 형성하는 공정을 이용함으로써, 베리어막(26A)의 외면은 평평한 상태를 유지하면서 경사진 내면(I)을 용이하게 형성할 수 있다. 또한, 보이드를 포함하지 않는 도전막들(C)을 형성할 수 있다.
한편, 앞서 설명된 제조 방법을 이용하여 도 1c 내지 1e에 도시된 단면 구조를 형성할 수 있다. 일 예로, 금속막(28)을 형성하기 전에 제2 희생 패턴들(27A)을 제거한다. 이러한 경우, 채널 패턴들(24)의 사이에 금속 패턴(28A)이 채워진 도 1c의 구조를 형성할 수 있다. 다른 예로, 제2 희생 패턴(27A) 형성 시에, 제2 희생막(27)이 식각되는 양을 증가시켜 경계선(L)이 슬릿(SL)으로부터 더욱 이격되도록 한다. 이러한 경우, 베리어 패턴(26B) 중 제1 영역(R1)의 면적이 증가되며, 도 1d의 구조를 형성할 수 있다. 또 다른 예로, 금속막(28)을 형성하기 전에 제2 베리어막을 형성한다. 이러한 경우, 베리어 패턴(26B)과 금속 패턴(28A)의 사이 및 금속 패턴(28A)과 제2 희생 패턴(27A)의 사이에 제2 베리어 패턴이 형성되며, 도 1e의 구조를 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 앞서 도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 희생막(26)을 일부 제거하여, 경사진 내면을 갖는 베리어막(26A) 및 희생 패턴들(27A)을 형성한다. 이어서, 도 3a를 참조하면, 슬릿(SL)을 통해 희생 패턴들(27A)을 선택적으로 제거한다. 이를 통해, 슬릿(SL)과 채널 패턴(24) 사이의 영역 뿐만 아니라 이웃한 채널 패턴들(24)의 사이 영역에 형성된 희생 패턴들(27A)이 제거된다.
도 3b를 참조하면, 베리어막(26A) 내에 금속막(28)을 형성한다. 금속막(28)은 희생 패턴들(27A)을 제거하여 오픈된 제2 개구부들(OP) 내에 형성되며, 슬릿(SL)과 채널 패턴(24) 사이의 영역 및 이웃한 채널 패턴들(24)의 사이 영역에도 형성될 수 있다. 또한, 슬릿(SL) 내에도 금속막(28)이 형성될 수 있다.
도 3c를 참조하면, 슬릿(SL) 내에 형성된 금속막(28) 및 베리어막(26A)을 제거하여, 금속 패턴들(28A) 및 베리어 패턴들(26B)을 형성한다. 이로써, 경사진 내면을 갖는 베리어 패턴(26A) 및 금속 패턴(28A)을 포함하는 도전막들(C)이 형성된다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 앞서 도 2a 및 도 2b를 참조하여 설명한 바와 같이, 제2 개구부들(OP2) 내에 베리어막(26) 및 제2 희생막(27)을 형성한다. 도 4a를 참조하면, 제2 희생막(27)이 제2 개구부(OP2) 내에 위치된 보이드(V)를 포함할 수 있다.
도 4b를 참조하면, 슬릿(SL)을 통해 제2 희생막(27)을 일부 제거하여 제2 희생 패턴들(27A)을 형성한다. 이때, 제2 희생막(27)을 일부 식각하는 과정에서 보이드(V)가 노출될 수 있다. 또한, 제2 희생막(27)을 일부 식각하는 과정에서 베리어막(26)이 일부 식각되어 경사진 내면(I1)이 형성될 수 있다.
이어서, 베리어막(26A) 내에 제3 희생막(31)을 형성한다. 제3 희생막(31)은 제2 희생 패턴(26A)의 보이드(V)를 채우도록 형성될 수 있으며, 제2 개구부(OP2)를 완전히 채우지 않는 두께로 형성될 수 있다. 여기서, 제3 희생막(31)은 산화물, 질화물 등의 유전 물질을 포함하거나, 실리콘(Si)을 포함하거나, 이들을 조합하여 포함할 수 있다. 또한, 제2 희생막(27)과 동일한 물질 또는 상이한 물질로 제3 희생막(31)을 형성할 수 있다.
도 4c를 참조하면, 제2 희생 패턴(27A) 및 제3 희생막(31)을 일부 제거하여 제2 희생 패턴들(27B) 및 제3 희생 패턴들(31A)을 형성한다. 이때, 제2 희생 패턴(27A) 및 제3 희생막(31)을 식각하는 과정에서, 노출된 베리어막(26A)이 일부 식각되어 경사진 내면(I2)이 형성될 수 있다.
제2 희생막(27)이 보이드(V)를 포함하는 경우, 제2 희생막(27)이 균일한 두께로 식각되지 않을 수 있다. 예를 들어, 보이드(V)가 존재하는 영역이 다른 영역에 비해 빠르게 식각될 수 있다. 따라서, 제3 희생막(31)으로 보이드(V)를 채운 후에 제2 및 제3 희생막(26A, 31)을 식각함으로써, 제2 및 제3 희생막(26A, 31)이 식각되는 양을 균일하게 조절할 수 있다. 또한, 베리어막(26B)이 노출되는 면적 및 베리어막(26B)의 경사진 내면(I2)의 각도를 균일하게 조절할 수 있다. 참고로, 제3 희생막(31)을 형성하고 제2 및 제3 희생막(26A, 31)을 식각하는 공정은 2회 이상 반복 수행될 수 있다.
이어서, 제2 개구부들(OP2)을 채우도록 금속막(28)을 형성한다. 금속막(28)은 제2 및 제3 희생 패턴들(27B, 31A)과 접할 수 있다.
도 4d를 참조하면, 슬릿(SL) 내에 형성된 베리어막(26B) 및 금속막(28)을 제거하여, 베리어 패턴들(26C) 및 금속 패턴들(28A)을 형성한다. 이로써, 베리어 패턴(26C), 제2 희생 패턴(27A), 제3 희생 패턴(31A) 및 금속 패턴(28A)을 포함하는 도전막들(C)이 형성된다.
한편, 앞서 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 금속막(28)을 형성하기 전에 제2 희생 패턴들(27A) 및 제3 희생 패턴들(31A)을 제거하는 것도 가능하다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
먼저, 앞서 도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 제2 개구부들(OP2) 내에 제1 베리어막(26A) 및 제2 희생 패턴(27A)을 형성한다. 도 5a를 참조하면, 제2 희생 패턴(27A)을 형성하기 위한 식각 공정에서 제1 베리어막(26A)을 함께 식각하여, 소정 각도로 경사진 내면을 갖는 제1 베리어막(26A)을 형성한다.
도 5b를 참조하면, 제1 베리어막(26A)을 선택적으로 식각하여, 소정 각도로 경사진 내면을 곡면(R)으로 패터닝한다. 이를 통해, 라운드 형태의 내면을 갖는 제1 베리어 패턴(26B)을 형성한다. 여기서, 곡면을 갖는 영역이 제1 영역(R1)이 되고, 비곡면 영역이 제2 영역(R2)이 된다. 예를 들어, 습식 식각 공정으로 제1 베리어막(26A)을 식각하여, 제1 베리어막(26A) 중 제2 희생 패턴(27A)에 의해 노출된 영역을 식각한다. 이때, 슬릿(SL)을 통해 식각 공정이 실시되므로, 제1 베리어막(26A) 중 슬릿(SL)과 가까운 영역일수록 식각량이 많다. 따라서, 슬릿(SL)과 가까울수록 곡률이 작고 슬릿(SL)으로부터 멀수록 곡률이 큰 포물선 형태의 곡면을 형성할 수 있다. 또한, 제2 개구부(OP2) 중 슬릿(SL)과 가까운 영역은 제1 베리어막(26A)이 완전히 제거되어 절연막들(22)이 노출될 수 있다. 이때, 식각량에 따라, 제1 베리어 패턴(26B)의 제1 영역(R1) 내로 제2 희생 패턴(27A)이 돌출될 수 있다.
도 5c를 참조하면, 제2 희생 패턴(27A)을 선택적으로 식각하여, 제1 베리어 패턴(26B) 중 제1 영역(R1)으로 돌출된 영역을 제거한다. 이어서, 제1 베리어 패턴(26B)이 형성된 제2 개구부(OP2) 내에 제2 베리어막(30)을 형성한다. 이어서, 제2 개구부(OP2)를 채우도록 금속막(28)을 형성한다.
여기서, 제2 베리어막(30)은 제1 베리어 패턴(26B) 및 제2 희생 패턴(27B)과 접하도록 형성될 수 있다. 제2 베리어막(30)은 제1 베리어 패턴(26B)과 동일한 물질일 수 있다. 또한, 제2 베리어막(30)은 제1 베리어 패턴(26B)에 비해 얇은 두께를 가질 수 있으며, 균일한 두께로 형성될 수 있다. 참고로, 제2 희생 패턴(27A)을 선택적으로 식각하는 공정을 생략하는 것도 가능하다.
도 5d를 참조하면, 슬릿(SL) 내의 금속막(28) 및 제2 베리어막(30)을 식각하여, 제2 베리어 패턴(30A) 및 금속 패턴(28A)을 형성한다. 이를 통해, 라운드 형태의 내면을 갖는 제1 베리어 패턴(26B)을 포함하는 도전막(C)을 형성할 수 있다. 이어서, 슬릿(SL) 내에 슬릿 절연막(29)을 형성한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5d를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 베리어 패턴 및 상기 베리어 패턴 내의 금속 패턴을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 및 집적도 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 베리어 패턴 및 상기 베리어 패턴 내의 금속 패턴을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 및 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 베리어 패턴 및 상기 베리어 패턴 내의 금속 패턴을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴들; 및 상기 적층물을 관통하는 슬릿을 포함하고, 각각의 상기 도전막들은 경사진 내면을 갖는 베리어 패턴 및 상기 베리어 패턴 내의 금속 패턴을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 균일한 특성의 트랜지스터들을 포함하고 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11A: 베리어 패턴 11B: 금속 패턴
11C: 희생 패턴 11: 도전막
12: 절연막 13: 메모리 패턴
14: 채널 패턴 15: 절연 패턴
16: 슬릿 절연막

Claims (24)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 채널 패턴들; 및
    상기 적층물을 관통하는 슬릿
    을 포함하고,
    각각의 상기 도전막들은 경사진 내면을 갖는 제1 베리어 패턴 및 상기 제1 베리어 패턴 내의 금속 패턴을 포함하고,
    상기 제1 베리어 패턴은 상기 채널 패턴들에 가까워질수록 두께가 두꺼워지는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 베리어 패턴은 상기 경사진 내면을 갖는 제1 영역 및 비경사진 내면을 갖는 제2 영역을 포함하고, 상기 제1 영역이 상기 제2 영역에 비해 상기 슬릿과 가깝게 위치한
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 베리어 패턴의 상기 제1 영역은 상기 슬릿에 가까워질수록 두께가 감소하고, 상기 제1 베리어 패턴의 상기 제2 영역은 균일한 두께를 갖는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 금속 패턴은 상기 제2 영역에서 균일한 두께를 갖고 상기 제1 영역에서 상기 슬릿에 가까워질수록 두께가 증가하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 베리어 패턴의 상기 제1 영역은 소정 각도의 경사를 갖는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 베리어 패턴의 상기 제1 영역의 내면은 곡면인
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 베리어 패턴의 상기 제1 영역의 내면은 상기 슬릿과 가까워질수록 곡률이 감소하는 곡면인
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 각각의 도전막들은 상기 제1 베리어 패턴의 상기 제1 영역 내에 위치된 상기 금속 패턴 및 상기 제1 베리어 패턴의 상기 제2 영역 내에 위치된 희생 패턴을 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 희생 패턴은 이웃한 채널 패턴들 간의 공간을 채우는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 금속 패턴은 상기 슬릿과 가까워질수록 두께가 증가하는 테이퍼 형태를 갖는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 베리어 패턴은 평평한 외면을 갖는
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 각각의 도전막들은 상기 금속 패턴을 감싸고 상기 금속 패턴과 상기 제1 베리어 패턴의 사이에 개재된 제2 베리어 패턴을 포함하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 베리어 패턴은 상기 제1 베리어 패턴에 비해 얇은 두께를 갖는
    반도체 장치.
  14. 제1 희생막들 및 절연막들을 교대로 형성하는 단계;
    상기 제1 희생막들 및 절연막들을 관통하는 채널 패턴들을 형성하는 단계;
    상기 제1 희생막들 및 상기 절연막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 희생막들을 제거하여 개구부들을 형성하는 단계; 및
    상기 개구부들 내에, 경사진 내면을 갖고 상기 채널 패턴들에 가까워질수록 두께가 두꺼워지는 제1 베리어 패턴들 및 상기 제1 베리어 패턴들 내의 금속 패턴들을 포함하는 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 도전막들을 형성하는 단계는,
    상기 개구부들 내에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막 내에 제2 희생막을 형성하는 단계;
    상기 제1 베리어막 중 상기 슬릿과 인접한 제1 영역을 노출시키도록 상기 제2 희생막을 일부 식각하여, 상기 제1 베리어막 중 상기 슬릿과 이격된 제2 영역 내에 위치된 희생 패턴들을 형성하는 단계; 및
    상기 제1 베리어막의 상기 제1 영역 내에 금속막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 희생 패턴들을 식각하는 단계는 건식 식각 공정으로 상기 제2 희생막을 일부 식각하는
    반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 희생 패턴들을 형성하는 단계는,
    상기 제1 베리어막의 상기 제1 영역이 경사진 내면을 갖도록, 상기 제2 희생막의 식각률이 상기 제1 베리어막의 식각률에 비해 높은 조건에서 상기 제2 희생막을 식각하는
    반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 희생 패턴들을 형성하는 단계는,
    상기 제1 베리어막과 상기 제2 희생막의 식각 선택비가 1:5 내지 1:20인 조건에서 상기 제2 희생막을 식각하는
    반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 희생 패턴들을 형성하는 단계는,
    상기 제2 희생막을 일부 식각하는 단계;
    일부 식각된 상기 제2 희생막 내에 제3 희생막을 형성하는 단계; 및
    상기 제2 희생막 및 상기 제3 희생막을 일부 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 희생막은 보이드를 포함하고, 상기 제3 희생막이 상기 보이드를 채우는
    반도체 장치의 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제3 희생막을 형성하는 단계와 상기 제2 희생막 및 상기 제3 희생막을 일부 식각하는 단계를 반복 수행하는
    반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 금속막을 형성하기 전, 상기 희생 패턴들을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 금속막을 형성하기 전, 상기 제1 베리어막의 내면을 곡면으로 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 금속막을 형성하기 전, 상기 제1 베리어막의 상기 제1 영역 내에 제2 베리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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