KR100763136B1 - 시스템 인 패키지의 웨이퍼 본딩 방법 - Google Patents

시스템 인 패키지의 웨이퍼 본딩 방법 Download PDF

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Abstract

본 발명의 시스템 인 패키지의 웨이퍼 본딩 방법은, 제1 및 제2 반도체 기판에 비아홀을 형성하는 단계; 상기 제1 및 제2 제1 반도체 기판의 비아홀에 절연층, 장벽금속층 및 시드층을 형성하는 단계; 상기 절연층, 장벽금속층 및 시드층이 형성된 제1 및 제2 반도체 기판 위에 포토레지스트 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 기판의 비아홀에 도금막을 형성하는 단계; 상기 제1 반도체 기판의 도금막과 상기 제2 반도체 기판의 도금막을 서로 마주한 후 본딩하는 단계; 상기 제2 반도체 기판의 후면의 비아홀을 노출시키는 단계를 포함하는 것으로, 상기 도금막을 본딩수단으로 사용함으로써 공정단순화 및 공정시간을 최소화 할 수 있는 시스템 인 패키지의 웨이퍼 본딩 방법에 관한 것이다.
반도체 기판, 본딩, 도금

Description

시스템 인 패키지의 웨이퍼 본딩 방법{Wafer Bonding Method In System-in-Package}
도 1 및 도 6은 본 발명의 반도체 기판의 본딩 방법은 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10,200: 비아홀 20,120: 반도체 기판
31,131: 절연막 40,41,141: 장벽금속막
50, 51,151: 시드막 61: 포토레지스트 패턴
70, 71,171: 도금막
본 발명은 시스템 인 패키지의 웨이퍼 본딩 방법에 관한 것으로서, 반도체 기판의 도금막 형성시 도금막의 높이를 기판보다 높게 형성하여 상기 도금막을 본딩수단으로 사용할 수 있는 시스템 인 패키지의 웨이퍼 본딩 방법에 관한 것이다.
최근 반도체 기술에 있어 복잡한 회로구성을 재현하기 위하여 반도체 공정의 미세 회로 제조기술 뿐만 아니라, 여러 반도체 칩들의 적층을 통한 반도체 소자 제조 방법 또한 활발히 개발 중이다.
이때, 여러 종류의 반도체 소자를 칩 또는 웨이퍼 상태로 적층하고 비아로 연결하여 구성하는 방법을 시스템 인 패키지(System In Package, 이하 SIP)라고 한다. 이러한 SIP 기술은 여러 칩들을 수직으로 적층하므로써, 반도체 소자의 소형화가 가능한 장점을 가지고 있다. 상기 SIP의 핵심 기술은 칩들간의 상호 연결을 위한 비아 형성 및 웨이퍼 본딩 기술이다.
한편, 종래의 반도체 패키지에서는 칩과 기판을 전기적으로 연결하기 위해 와이어 본딩 방식이 사용되어 왔는데, 이와 같은 와이어 본딩 방식은 패키지의 크기 및 두께를 줄이는데 한계가 있을 뿐만 아니라, 칩과 기판을 차례대로 본딩해야 함에 따라 공정 시간이 많이 소요되었기 때문에, 칩 패드 위에 범프를 형성하고 이러한 범프가 하향하도록 항 기판에 직접 본딩하는 범핑(bumping) 방식인 플립 칩(filp chip) 본딩방식이 사용되고 있다.
상기 범핑(bumping)이란 웨이퍼 상의 알루미늄 패드 위에 금 또는 솔더 혹은 기타 금속등의 소재로 수십 마이크로 크기의 외부접속단자인 범프(bump)를 형성해주는 공정이다.
그러나 지금까지 반도체 패키지 기술에서 비아 형성 및 웨이퍼 본딩에 대한 공정흐름을 살펴보면 반도체 기판 상에 비아 패턴을 형성한 후 도금 공정 등을 이용해 비아를 갭필(gap fill)한 후, CMP 공정 및 웨이퍼 백그라인딩(backgrinding)을 이용해 비아의 상하부면을 개방시킨 후 추가적으로 범프를 형성하여 웨이퍼에 본딩하는 방식이 사용되었는데, 상기 범프를 형성하는 공정은 공정흐름 상 매우 복잡하고 공정시간이 오래 걸리는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명은 반도체 기판의 본딩 수단으로 도금막을 사용함으로써 공정단순화 및 공정시간을 최소화 할 수 있는 시스템 인 패키지의 웨이퍼 본딩 방법을 제공하는 데 있다.
본 발명의 시스템 인 패키지의 웨이퍼 본딩 방법은, 제1 및 제2 반도체 기판에 비아홀을 형성하는 단계; 상기 제1 및 제2 반도체 기판의 비아홀에 절연막, 장벽금속막 및 시드막을 형성하는 단계; 상기 절연막, 장벽금속막 및 시드막이 형성된 제1 및 제2 반도체 기판 위에 포토레지스트 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 기판의 비아홀에 도금막을 형성하는 단계; 상기 제1 반도체 기판의 도금막과 상기 제2 반도체 기판의 도금막을 서로 마주한 후 본딩하는 단계; 상기 제2 반도체 기판의 후면의 비아홀을 노출시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
한편, 어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 1 내지 도 6은 본 발명의 실시예에 따른 시스템 인 패키지의 웨이퍼 본딩 방법을 나타내는 도면들이다.
도 1은 제1 반도체 기판(20)을 도시한 것으로, 상기 반도체 기판(20)상에 트랜치와 같은 다마신 공정으로 비아홀(10)을 형성한다. 상기 다마신 공정은 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 공정일 수 있다.
상기와 같이 비아홀(10)이 형성된 제1 반도체 기판(20) 상에 단차를 따라 절연막(30)을 형성한다. 상기 절연막(30)은 화학기상증착(CVD) 방법을 사용하여 SiO2, SiN 또는 SiON을 10~5000Å의 두께로 형성한다. 또한 상기 절연막(30)은 열산화 방식을 사용해도 무방하다.
그 다음, 상기 절연막(30) 상에 비아홀(20)의 매립물질인 구리의 확산을 방지하기 위해 장벽금속막(40)을 형성한다. 상기 장벽금속막(40)은 화학적 기상증착(PVD), 물리적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 Ta, TaN, TiSiN 또는 TaSiN을 10~5000Å의 두께로 형성한다.
그 다음, 상기 장벽금속막(40) 상에 후속 공정인 금속물질의 증착이 용이하 게 이루어지도록 상기 장벽금속막(40)의 단차를 따라 시드막(50)을 형성한다. 상기 시드막(50)은 화학적 기상증착(PVD), 물리적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 Cu, Au 또는 Pt을 10~5000Å의 두께로 형성한다.
그 다음, 도 2에 도시된 바와 같이 상기 시드막(50) 상에 포토레지스트막을 도포한 후 상기 시드막(50) 상에 형성된 포토레지스트막을 상기 비아홀(10)이 노출되도록 노광 및 현상하여 포토레지스트 패턴(61)을 형성한다. 이때, 상기 포토레지스트 패턴(61)의 두께는 1~200㎛ 정도이며, 그 형태는 상기 비아홀(10)과 동일한 형태로 형성되면서, 그 크기는 상기 비아홀(10)의 크기보다 지름 또는 한변의 길이가 1 내지 500㎛ 정도 크게 형성된다.
그 다음, 100~400℃의 온도, 1~100분의 시간 동안 베이킹을 진행한다. 이것은 이후 도금공정 시 포토레지스트 패턴(61)이 도금액과 반응하는 것을 억제하기 위한 것이다.
이후, 도 3에 도시된 바와 같이, 상기 포토레지스트 패턴(61)이 형성된 제1 반도체 기판(20) 상으로 비아 갭필(gap-fill)을 위하여 전기도금법으로 구리 도금막(70)을 형성한다.
전기도금공정은 금속 시드막(50)이 형성된 웨이퍼를 전해조에 담그고, 전압을 인가하여 도금막(70)을 형성하기 위한 전기도금을 진행한다. 전해조는 전극과 전해질로 구성된다. 즉 금속의 전기도금은 도금 금속이 용해된 용액에 웨이퍼 표면이 담긴 상태로 진행되며 전극와 웨이퍼표면은 외부 전원 공급기에 전기적으로 연결되어 있으며 전류 방향에 따라 전해질의 구리이온이 웨이퍼의 표면으로 이동하게 되면 이동한 구리 이온은 도선을 따라 웨이퍼의 표면으로 전달된 전자와 결합해 구리 금속이 증착된다.
특히, 비아 갭필 시 전기도금공정 중의 하나인 역펄스 도금(pulse reverse plating) 방법을 이용하여 도금막(70)을 형성하고 상기 도금막(70)을 평탄화 시킨다. 이때, 상기 도금막(70)의 평탄화를 위해 최종 도금막(70)의 표면이 상기 포토레지스트 패턴(61) 보다 높지 않도록 형성한다. 바람직하게는 상기 도금막(70)이 시드막(50)에서 1~100㎛ 정도 도금되도록 하여 상기 포토레지스트 패턴(61)보다 낮게 형성시킨 후 평탄화 시킨다.
그 다음, 도 4에 도시된 바와 같이, 상기 포토레지스트 패턴(61)을 제거하고 상기 도금막(70)을 식각마스크로 사용하여 시드막(50), 장벽금속막(40), 절연막(30)을 식각한다. 그러면, 상기 비아홀(10)에는 절연막(31), 장벽금속막(41), 시드막(51) 및 도금막(71)이 적층되어 있는 상태가 된다.
상기와 같이 제1 반도체 기판(20)이 준비되면 상기의 공정에 따라 제2 반도체 기판(120)을 제조하여 준비한다.
그 다음, 도 5에 도시된 바와 같이, 상기 제1 반도체 기판(20)의 도금막(71)의 표면과 상기 제2 반도체 기판(120)의 도금막(171)의 표면이 서로 마주하도록 접촉시킨 후, 상기 제1 및 제2 반도체 기판(20,120)에 소정의 열과 압력을 가하여 본딩시킨다.
바람직하게는, 1~100 psi의 압력과 200~500℃에서 1 내지 100 분의 시간 동안 본딩을 실시하면 상기 제1 반도체 기판(20)과 상기 제2 반도체 기판(120)의 서 로 마주한 상태에서 각 도금막(71,171)이 접합되어 상기 제1 반도체 기판(20)과 상기 제2 반도체 기판(120)은 연결된 상태가 된다.
그 다음, 도 6에 도시된 바와 같이, 상기 제1 및 제2 반도체 기판(20,120)이 도금막(71,171)에 의해 본딩된 상태가 되면 상기 제2 반도체 기판(120)의 하면이 노출된 상태가 된다.
그 다음, 상기 제2 반도체 기판(120)의 하면에 웨이퍼 백 그라인딩(back grinding) 공정을 실시한다. 여기서 상기 백 그라인딩 공정은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 면을 레이져, 에칭 또는 기계적 그라인딩 방법 등에 의해 일정 부분을 깎아내어 매우 얇은 상태로 만들어 주는 기술이다.
따라서, 상기 제2 반도체 기판(120)의 뒷면을 백 그라인딩하면 상기 제2 반도체 기판(120)의 비아홀(200)이 노출된 상태가 되어 웨이퍼 본딩공정이 완료된다.
이상과 같이 본 발명에 따른 시스템 인 패키지의 본딩 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 시스템 인 패키지의 웨이퍼 본딩 방법은, 반도체 기판 상에 도금막을 기판 표면 보다 높게 형성시켜서 동일한 형태로 형성된 다른 반도체 기판의 도금막과 소정의 열과 압력을 가해 접합시킴으로써, 상기 도금막이 금속 배선과 범프 역할을 동시에 하게 되므로 공정이 단순해 지 고 작업효율이 향상되며 이에 의해 패키지의 생산성이 향상되는 효과가 있다.

Claims (8)

  1. 제1 및 제2 반도체 기판에 비아홀을 형성하는 단계;
    상기 제1 및 제2 반도체 기판의 비아홀에 절연막, 장벽금속막 및 시드막을 형성하는 단계;
    상기 절연막, 장벽금속막 및 시드막이 형성된 제1 및 제2 반도체 기판 위에 포토레지스트 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 기판의 비아홀에 도금막을 형성하는 단계;
    상기 제1 반도체 기판의 도금막과 상기 제2 반도체 기판의 도금막을 서로 마주한 후 본딩하는 단계;
    상기 제2 반도체 기판의 후면의 비아홀을 노출시키는 단계를 포함하는 시스템 인 패키지인 웨이퍼 본딩 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 반도체 기판의 비아홀에 형성된 도금막은 포토레지스트 패턴의 높이보다 작게 형성된 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
  3. 제2항에 있어서,
    상기 도금막은 전기도금방법에 의해 형성된 후 평탄화 된 것을 특징으로 하 는 시스템 인 패키지의 웨이퍼 본딩 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 기판의 본딩공정은 1~100 psi 압력과 200~500℃의 온도에서 1분 내지 100분 진행되는 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
  5. 제2항에 있어서,
    상기 포토레지스트 패턴은 1~200㎛의 두께로 형성된 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
  6. 제2항에 있어서,
    상기 도금막은 1~100㎛의 두께로 형성된 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
  7. 제1항에 있어서,
    상기 포토레지스트 패턴은 100~400℃의 온도에서 1분 내지 100분 동안 베이킹 되는 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
  8. 제1항에 있어서,
    상기 제2 반도체 기판의 후면의 비아홀을 노출은 백그라인딩 공정을 사용하는 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 본딩 방법.
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