KR20100078344A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 제 1 반도체 기판과 제 2 반도체 기판 각각의 금속패드를 형성하고, 금속패드가 형성된 제 1 반도체 기판과 제 2 반도체 기판을 금속패드가 마주하도록 접합하여 접합층을 형성하며, 접합층을 전기적으로 접촉시켜 하나의 회로 구성을 형성하고, 접합층의 측면으로 본딩패드를 형성하며, 본딩패드가 소잉시 들어나도록 하여 와이어 본딩이 실시되는 것을 특징으로 한다. 따라서 본 발명에 의하면 웨이퍼 투 웨이퍼(wafer to wafer)방식에서 접합층을 소잉시 측면으로 들어나도록 형성시켜 와이어 본딩을 실시함으로써, 공정의 단순화로 반도체의 생산성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
웨이퍼, 시스템 인 패키지, 접합층, 와이어 본딩, 소잉

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND THE FABRICATION METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 시스템 인 패키지(SIP:System In Package)공정에서 웨이퍼 투 웨이퍼 구조의 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치의 소자 고집적화와 함께 하나의 패키지 내에 반도체 칩을 복수개 장착하여 반도체 장치의 용량을 증가시키는 방법으로서 시스템 인 패키지(SIP:System In Package)가 사용되고 있다. SIP는 두 개의 반도체 칩을 상하 혹은 평면상에 놓고 와이어 본딩이나 패드 접속을 통해 복수 칩을 서로 연결하여 하나의 시스템을 만드는 것을 의미한다. 통상, 좁은 의미로 SIP는 와이어 본딩을 이용하여 복수의 칩을 하나의 패키지 안에 시스템으로 내장하는 형태를 의미한다.
한편, 좁은 의미의 SIP와 달리, 반도체 칩과 반도체 칩을 각 반도체 칩에 형성된 패드를 서로 접합시켜 3차원구조를 이루면서 하나의 시스템을 형성하는 것을 칩 온 칩(chip on chip:CoC) 기술이라 한다.
칩온칩은 웨이퍼-웨이퍼, 다이-다이 등의 형태로 그 본딩에 대한 연구가 활발히 진행되고 있으며, 장치와 소재에 따라 다양한 방법이 시도되고 있다.
칩온칩 기술의 한 예로써, 기판의 반도체 장치 형성의 공정 마무리 단계에서 기판의 후면에 비아 형태의 홀을 형성하고 구리를 전해 도금 형식으로 채워 패드를 형성할 수 있다. 두 개의 공정 기판에서 서로 결합될 2개의 칩은 패드를 서로 대응되는 위치에 정렬한 상태로 물리적 접속이 이루어진다.
그러나, 기판의 후면에 비아를 형성하기 위하여 연마하고, 형성된 비아를 채워넣어 본딩에 필요한 패드를 형성하는 공정이 까다로운 문제점이 있었다.
따라서 본 발명에서는 상기와 같은 문제점 해소를 위하여 안출된 것으로서, 제 1 반도체 소자와 제 2 반도체 소자를 마주하도록 접합시킨 접합층을 소잉시 측면으로 들어나도록 형성시켜 와이어 본딩을 실시함으로써, 공정의 단순화로 반도체의 생산성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
이상 설명한 바와 같이 본 발명의 반도체 소자 및 그 제조방법에 따르면, 웨이퍼 투 웨이퍼(wafer to wafer)방식에서 접합층을 소잉시 측면으로 들어나도록 형성시켜 와이어 본딩을 실시함으로써, 공정의 단순화로 반도체의 생산성 및 신뢰성 을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 금속패드를 형성시킨 제 1 반도체 기판과, 금속패드를 형성시킨 제 2 반도체 기판 및; 제 1 반도체 기판과 제 2 반도체 기판을 각 금속패드가 마주하도록 접합하여 형성되는 접합층과, 접합층을 전기적으로 접촉시켜 하나의 회로 구성을 형성하고 접합층의 측면으로 형성되는 본딩패드와, 본딩패드가 소잉시 들어나도록 하여 실시되는 와이어 본딩을 포함하는 반도체 소자를 포함한다.
또한, 본 발명에서는 다른 기술적 과제를 달성하기 위하여 반도체 소자의 제조방법을 제공한다. 이 방법에 의하면, 제 1 반도체 기판과 제 2 반도체 기판 각각의 금속패드를 형성하고, 금속패드가 형성된 제 1 반도체 기판과 제 2 반도체 기판을 금속패드가 마주하도록 접합하여 접합층을 형성하며, 접합층을 전기적으로 접촉시켜 하나의 회로 구성을 형성하고, 접합층의 측면으로 본딩패드를 형성하며, 본딩 패드가 소잉시 들어나도록 하여 와이어 본딩이 실시되는 반도체 소자의 제조방법을 포함한다.
여기서 본딩패드는 금 또는 백금을 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 따라서 도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1은 제 1 반도체 기판(20)을 도시한 것으로, 반도체 기판(20)상에 트랜치와 같은 다마신 공정으로 비아(10)를 형성한다. 다마신 공정은 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 공정일 수 있다.
그리고 비아(10)가 형성된 제 1 반도체 기판(20) 상에 단차를 따라 절연막(30)을 형성한다. 절연막(30)은 화학기상증착(CVD) 방법을 사용하여 SiO2, SiN 또는 SiON을 10~5000Å의 두께로 형성한다. 또한 절연막(30)은 열산화 방식을 사용해도 무방하다.
그 다음, 절연막(30) 상에 비아(20)의 매립물질인 구리의 확산을 방지하기 위해 장벽금속막(40)을 형성한다. 장벽금속막(40)은 화학적 기상증착(PVD), 물리적 기상증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 Ta, TaN, TiSiN 또는 TaSiN을 10~5000Å의 두께로 형성한다.
그 다음, 장벽금속막(40) 상에 후속 공정인 금속물질의 증착이 용이하게 이루어지도록 장벽금속막(40)의 단차를 따라 시드막(50)을 형성한다. 시드막(50)은 화학적 기상증착(PVD), 물리적 기상증착(CVD)또는 원자층 증착(ALD) 방법을 이용하 여 Cu, Au 또는 Pt을 10~5000Å의 두께로 형성한다.
그 다음, 도 2에 도시된 바와 같이 시드막(50) 상에 포토레지스트막을 도포한 후 시드막(50) 상에 형성된 포토레지스트막을 비아(10)가 노출되도록 노광 및 현상하여 포토레지스트 패턴(61)을 형성한다.
그리고 도 3에 도시된 바와 같이, 포토레지스트 패턴(61)이 형성된 제 1 반도체 기판(20) 상으로 비아 갭필(gap-fill)을 위하여 전기도금법으로 구리 의 금속패드(70)을 형성한다.
전기도금공정은 금속 시드막(50)이 형성된 웨이퍼를 전해조에 담그고, 전압을 인가하여 금속패드(70)를 형성하기 위한 전기도금을 진행한다. 전해조는 전극과 전해질로 구성된다. 즉 금속의 전기도금은 도금 금속이 용해된 용액에 웨이퍼 표면이 담긴 상태로 진행되며 전극와 웨이퍼 표면은 외부 전원 공급기에 전기적으로 연결되어 있으며 전류 방향에 따라 전해질의 구리이온이 웨이퍼의 표면으로 이동하게 되면 이동한 구리 이온은 도선을 따라 웨이퍼의 표면으로 전달된 전자와 결합해 구리 금속이 증착된다.
특히, 비아 갭필 시 전기도금공정 중의 하나인 역펄스 도금(pulse reverse plating) 방법을 이용하여 금속패드(70)를 형성하고 금속패드(70)를 평탄화 시킨다. 이때, 금속패드(70)의 평탄화를 위해 최종 금속패드(70)의 표면이 포토레지스트 패턴(61) 보다 높지 않도록 형성한다.
그 다음, 도 4에 도시된 바와 같이, 포토레지스트 패턴(61)을 제거하고 금속패드(70)을 식각 마스크로 사용하여 시드막(50), 장벽금속막(40), 절연막(30)을 식 각한다. 그러면, 비아(10)에는 절연막(31), 장벽금속막(41), 시드막(51) 및 금속패드(71)가 적층되어 있는 상태가 된다.
위와 같이 제 1 반도체 기판(20)이 준비되면 상기의 공정에 따라 제 2 반도체 기판(120)을 제조하여 준비한다.
그 다음, 도 5에 도시된 바와 같이, 제1 반도체 기판(20)의 금속패드(71)의 표면과 제 2 반도체 기판(120)의 금속패드(171)의 표면이 서로 마주하도록 접촉시킨 후, 제 1 및 제2 반도체 기판(20,120)에 소정의 열과 압력을 가하여 접합시킨다.
제 1 반도체 기판(20)과 제2 반도체 기판(120)의 서로 마주한 상태에서 각 금속패드(71,171)가 접합되어 접합층(180)을 형성시키고, 이 접합층(180)을 통하여 제 1 반도체 기판(20)과 제2 반도체 기판(120)은 하나의 회로 구성을 형성할 수 있고, 제 1 반도체 기판(20)과 제 2 반도체 기판(120)의 양측 트랜지스터(미도시)가 배치되어 입체적인 회로를 설계할 수 있으며, 로직 설계에 제약이 줄어들고, IP의 효율성이 증가하고 집적도가 향상되며 회로 구성의 확장성이 증대될 수 있다.
그 다음, 도 6에 도시된 바와 같이, 제 1 및 제 2 반도체 기판(20,120)이 금속패드(71,171)에 의해 접합된 상태가 되면 접합층(180)의 측면은 노출된 상태가 된다.
따라서 접합층(180)의 측면으로 본딩패드(190)를 형성하며, 이 본딩패드(190)는 소잉시 들어나도록 하여 와이어본딩(200)이 실시되어 완료된다.
본딩패드(190)는 금 또는 백금으로 성장시키며, 와이어본딩(200)은 직접 본 딩하는 범핑(bumping) 방식인 플립 칩(filp chip) 본딩 방식이 사용되고 있다.
여기서 범핑(bumping)이란 웨이퍼 상의 알루미늄 패드 위에 금 또는 솔더 혹은 기타 금속 등의 소재로 수십 마이크로 크기의 외부접속단자인 범프(bump)를 형성해주는 공정이다.
그러므로, 본 발명에 따르면, 웨이퍼 투 웨이퍼 방식에서 접합층을 소잉시 측면으로 들어나도록 형성시켜 와이어 본딩을 실시함으로써, 공정의 단순화로 반도체의 생산성 및 신뢰성을 향상시킬 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자 및 그 제조방법은 하나의 일실시예에 불과한 것으로서, 본 발명은 상기한 일실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 사상이 있다고 할 것이다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 비아 20, 120 : 반도체 기판
31, 131 : 절연막 41, 141 : 장벽금속막
51, 151 : 시드막 61 : 포토레지스트 패턴
70, 171 : 금속패드 180 : 접합층
190 : 본딩패드 200 : 와이어본딩

Claims (4)

  1. 제 1 반도체 기판과 제 2 반도체 기판 각각의 금속패드를 형성하고,
    상기 금속패드가 형성된 상기 제 1 반도체 기판과 제 2 반도체 기판을 상기 금속패드가 마주하도록 접합하여 접합층을 형성하며,
    상기 접합층을 전기적으로 접촉시켜 하나의 회로 구성을 형성하고,
    상기 접합층의 측면으로 본딩패드를 형성하며,
    상기 본딩패드가 소잉시 들어나도록 하여 와이어 본딩이 실시되는
    반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 본딩패드는 금 또는 백금을 포함하는 반도체 소자의 제조방법.
  3. 금속패드를 형성시킨 제 1 반도체 기판과,
    금속패드를 형성시킨 제 2 반도체 기판 및;
    상기 제 1 반도체 기판과 제 2 반도체 기판을 상기 각 금속패드가 마주하도록 접합하여 형성되는 접합층과,
    상기 접합층을 전기적으로 접촉시켜 하나의 회로 구성을 형성하고 상기 접합층의 측면으로 형성되는 본딩패드와,
    상기 본딩패드가 소잉시 들어나도록 하여 실시되는 와이어 본딩
    을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 본딩패드는 금 또는 백금을 포함하는 반도체 소자.
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