KR20150100478A - 웨이퍼 본딩 공정 및 구조물 - Google Patents

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    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80014—Thermal cleaning, e.g. decomposition, sublimation
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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Abstract

반도체 디바이스 및 그 제조 방법이 개시된다. 일실시예에서 하나 이상의 패시베이션층이 제1 기판 상부에 형성된다. 리세스가 패시베이션층 내에 형성되고, 하나 이상의 도전성 패드가 리세스 내에 형성된다. 하나 이상의 배리어층이 패시베이션층과 도전성 패드 사이에 형성된다. 제1 기판의 도전성 패드들이 제2 기판의 도전성 패드들과 정렬되어 직접적인 본딩 방법을 이용하여 본딩된다.

Description

웨이퍼 본딩 공정 및 구조물{WAFER BONDING PROCESS AND STRUCTURE}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 웨이퍼의 본딩 공정 및 구조물에 관한 것이다.
반도체 제조업체들은 무어의 법칙(Moore's Law)에 따라 끊임없는 도전에 직면한다. 그들은 디바이스 밀도, 배선 밀도 및 동작 주파수를 증가시키는 동시에 능동 및 수동 디바이스의 사이즈와 같은 피처(feature) 사이즈, 상호접속 배선 폭 및 두께, 전력 소비를 계속적으로 감소시키기 위해 지속적으로 노력하고 있다. 이들 더 작은 전자 컴포넌트들은 또한 일부 응용분야에서 종래의 패키지들보다 더 작은 면적을 사용하는 더 작은 패키지를 요구한다.
패키지-온-패키지(package-on-package; PoP) 및 시스템-인-패키지(system-in-package; SiP) 패키지 기술 등의 3차원 집적 회로(three dimensional integrated circuit; 3DIC)는 복수의 반도체 다이가 서로 적층되는 반도체 패키징에서의 최근 동향이다. 3DIC를 형성하는 일부 방법들은 상이한 반도체 웨이퍼 상에 위치된, 로직, 메모리, 프로세서 회로 등의 동적 회로들과 2개 이상의 반도체 웨이퍼를 함께 본딩(bonding)하는 것을 포함한다. 일반적으로 사용되는 본딩 기술에는 직접 본딩, 화학적 활성화된 본딩, 플라즈마 활성화 본딩, 양극 본딩, 공융 본딩, 글래스 프릿 본딩, 접착제 본딩, 열-압축 본딩, 및/또는 반응성 본딩 등이 포함된다. 2개의 반도체 웨이퍼가 함께 본딩되면, 2개의 반도체 웨이퍼 사이의 계면이 적층된 반도체 웨이퍼들 사이의 전기적 도전성 경로를 제공할 수 있다.
적층된 반도체 디바이스의 하나의 이로운 특징은 적층된 반도체 디바이스를 채용함으로써 훨씬 높은 밀도를 달성할 수 있다는 것이다. 또한, 적층된 반도체 디바이스는 더 작은 폼 팩터(form factor), 비용효과, 향상된 성능 및 더 낮은 전력 소비을 달성할 수 있다.
본 발명의 양상은 첨부된 도면과 함께 판독될 때 다음의 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라, 여러 피처들이 축척에 따라 도시되지 않는다는 것이 주목된다. 실제, 여러 피처들의 치수는 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 5는 일부 실시예에 따른 웨이퍼 본딩 공정을 예시하는 단면도이다.
도 6 내지 도 9는 일부 실시예에 따른 금속화층을 형성하는 방법을 예시하는 단면도이다.
도 10은 일부 실시예에 따른 웨이퍼 본딩 방법을 예시하는 흐름도이다.
이하의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한, 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배치의 특정 예시들이 본 발명개시를 간략화하기 위해 이하 설명되었다. 이들은 물론 단지 예시이며 제한을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 상부 또는 상에 제1 피처를 형성하는 것은 제1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 뿐 아니라, 제1 피처와 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 여러 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단 명료함을 위한 것이고, 그 자체가 논의된 여러 실시예 및/또는 구조들 사이의 관계를 나타내는 것은 아니다.
또한, "밑", "아래", "하위", "위", "상위"와 같은 공간 상대성 용어들은 여기서 도면에서 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 쉽게 설명하기 위해 사용될 수 있다. 공간 상대성 용어는 도면에 도시된 방위 뿐 아니라 사용 또는 동작에서의 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 예를 들어 다르게 방위될(90도 회전되거나 다른 방위에 있을) 수 있고, 여기서 사용된 공간 상대성 기술들도 그에 따라 해석될 수 있다.
본 발명 개시는 특정한 문맥, 즉 웨이퍼 본딩 방법에서의 실시예들에 관하여 설명될 것이다. 이하, 첨부된 도면을 참조하여 여러 실시예들이 상세히 설명될 것이다.
도 1에는 제1 웨이퍼(100)의 부분 단면도가 도시된다. 제1 웨이퍼(100)는 기판(101), 기판(101) 상의 디바이스(103), 디바이스(103) 상부의 층간 절연(Inter Layer Dialectic; ILD)층(105), ILD층(105) 상부의 하나 이상의 금속화층(107), 및 금속화층(107) 상부의 패시베이션층(109)을 포함할 수 있다. 기판(101)은 도핑되거나 도핑되지 않은 벌크 실리콘(bulk silicon), 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 절연층(silicon germanium on insulator; SGOI) 또는 이들의 조합 등의 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판들로는 다층 기판, 그래디언트(gradient) 기판 또는 수소화물 방향성 기판 등을 포함한다.
디바이스(103)는 도 1에서 단일 트랜지스터로서 도시된다. 그러나, 디바이스(103)는 제1 웨이퍼(100)를 위한 설계의 원하는 구조적 및 기능적 요건을 발생시키기 위해 사용될수 있는 트랜지스터, 다이오드, 캐패시터, 저항, 인덕터 등의 광범위하고 다양한 능동 또는 수동 디바이스들을 포함할 수 있다. 디바이스(103)는 기판(101) 내부 또는 상부에, 또는 위에 놓인 절연체층에서 임의의 적절한 방법을 이용하여 형성될 수 있다. 당업계에 통상의 지식을 가진 자라면, 상기 예들이 일부 예시적인 실시예의 응용을 더 설명하기 위한 설명의 목적만으로 제공되었으며 어떤 방식으로 본 발명개시를 제한하는 것을 의미하지 않는다는 것을 이해할 것이다.
ILD층(105)은 기판(101) 및 디바이스(103) 상부에 형성되고, 디바이스(103)를 금속화층(107)으로부터 절연시키도록 설계된다. ILD층(105)은 스핀-온, 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 등의 임의의 적절한 방법에 의해 성막된, 실리콘 이산화물, 실리콘 산화질화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glass), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymers), 실리콘 카본 재료 또는 이들의 합성물 또는 조합 등 로우-K 유전체 재료(실리콘 이산화물보다 낮는 유전율을 갖는 재료)를 포함할 수 있다. 상기 재료의 다공성(porous) 버전들도 사용될 수 있다. 이들 재료들 및 공정들은 예시로서 제공되고 다른 재료들 및 공정들이 사용될 수 있다.
금속화층(107)은 ILD층(105) 상부에 형성되고 디바이스(103)에 접속되어 기능성 회로를 형성하도록 설계된다. 도 1에는 단일 층으로서 도시되지만, 금속화층(107)은 유전체 및 도전성 재료의 층들을 교호하여 형성되고, (성막, 다마신, 듀얼 다마신과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 금속화층(107)의 정확한 수는 제1 웨이퍼(100)의 설계에 의존한다.
인접한 층들, 예를 들어 ILD층(105)과 기판(101) 사이에 하나 이상의 에칭 정지층들(도시되지 않음)이 위치될 수 있다는 것이 주목되어야 한다. 일반적으로, 에칭 정지층은 비아 및/또는 콘택을 형성할 때 에칭 공정을 정지시키기 위한 메커니즘을 제공한다. 에칭 정지층은 인접한 층들, 예들 들어 아래 놓인 기판(101) 및 위에 놓인 ILD층(107)과 상이한 에칭 선택성을 갖는 유전체 재료로 형성된다. 일실시예에서, 에칭 정지층은 CVD 또는 PECVD 기술에 의해 성막된 SiN, SiCN, SiCO, CN 또는 이들의 조합으로 형성될 수 있다.
패시베이션층(109)은 제1 웨이퍼(100) 상부에 형성된다. 패시베이션층(109)은 스핀-온, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 등의 임의의 적절한 방법에 의해 성막된 이산화 실리콘, USG(undoped silicon glass), 실리콘 산화질화물(SiON), PSG(phosphosilicate glass), SiN, 또는 이들의 혼합물, 이들의 합성물, 이들의 조합을 포함하는 하나 또는 다수의 층들로 형성될 수 있다. 이들 재료들 및 공정들은 예시로서 제공되고 다른 재료와 공정들이 사용될 수 있다.
일부 실시예들에서, 패시베이션층(109)은 USG를 포함한 제1 패시베이션층(111), SiN을 포함한 제2 패시베이션층(113), USG를 포함한 제3 패시베이션층(115), 및 SiON을 포함한 제4 패시베이션층(117)을 포함하는 복합 구조일 수 있다. 상기 층들 중 어느 층은 또한 에칭 정지층으로서 사용될 수 있다. 당업계에 통상의 지식을 가진 자라면, 상기 예들은 단지 설명의 목적으로 제공된 것이고 패시베이션층의 수 및 재료는 제1 웨이퍼(100)의 사양에 따라 변할 수 있다는 것을 인지할 것이다.
패시베이션층(109)을 패터닝하기 위해 포토리소그래피 기술이 사용될 수 있다. 일반적으로, 포토레지스트층(도시되지 않음)은 패시베이션층(109) 상부에 형성된 후, 원하는 패턴에 따라 레티클(도시되지 않음)을 통하여 자외선 광 또는 엑시머 레이저 등의 복사선에 노출된다. 베이크(bake) 또는 큐어(cure) 동작이 수행될 수 있고, 포지티브 레지스트 또는 네거티브 레지스트가 사용되는지에 따라 포토레지스트층의 노출된 또는 노출되지 않은 부분을 제거하기 위해 현상액이 사용될 수 있다. 이에 따라, 패시베이션층(109) 내에 제1 복수의 개구부(119)를 형성하기 위해 사용되는 패턴이 포토레지스트층 내에 형성된다. 여기서 설명된, 제1 복수의 개구부(119)의 특정한 패턴은 단지 설명의 목적이고, 제1 웨이퍼(100)의 설계에 따라 다른 패턴들이 형성될 수 있다.
도 1을 참조하면, 패시베이션층(109)은 예를 들어 이방성 건식 에칭 공정에 의해 에칭되어 패시베이션층(109)의 노출된 부분들을 제거한다. 이러한 에칭은 패시베이션층(109) 내에 제1 복수의 개구부(119)를 더욱 형성한다. 패시베이션층(109)의 여러 층들에 걸쳐 에칭하기 위해 다중 에칭 공정이 이용될 수 있다. 이어서, 예를 들어 습식 세척 공정과 함께 에싱 공정을 이용하여 포토레지스트층이 제거된다. 예를 들어 제1 패시베이션층(111)는 USG를 포함하고, 제2 패시베이션층(113)은 SiN을 포함하고, 제3 패시베이션층(115)은 USG를 포함하고, 제4 패시베이션층(117)은 SiON을 포함하는 상술된 실시예에서, 에칭 공정은 6불화황(sulfur hexafluoride; SF6) 플라즈마에 의한 반응성 이온 에칭(reactive ion etching; RIE) 공정을 포함할 수 있다.
이하 더 상세히 설명될 바와 같이, 제1 복수의 개구부(119)는 적절한 금속 재료로 이루어질 수 있는 본딩 패드에 대응한다. 본딩 패드는 시드층(seed layer) 및 배리어에 대한 적절한 성막 및 벌크 금속에 대한 도금 공정에 의해 형성될 수 있다. 본딩 패드는 이어서 상이한 웨이퍼들을 본딩하는데 사용될 뿐 아니라 본딩된 웨이퍼들 상의 디바이스들 사이의 금속 콘택으로도 기능하게 된다.
도 2는 제1 복수의 개구부(119) 내에 후속적으로 형성된 도전성 재료로부터 패시베이션층(109)이 확산 및 금속 중독(metallic poisoning)되는 것을 방지하기 위해 패시베이션층(109)의 제1 복수의 개구부(119) 내에 형성된 제1 배리어층(201)을 예시한다. 제1 배리어층(201)은 단층 또는 다층으로 형성될 수 있고, 티타늄, 티탄늄 질화물, 탄탈룸, 탄탈룸 질화물, 코발트 또는 다른 대체물들을 포함할 수 있다. 배리어층은 PVD, CVD 등을 이용하여 형성될 수 있다.
일부 실시예에서, 제1 배리어층(201)은 제1 배리어 서브층(203) 및 제2 배리어 서브층(205)을 포함할 수 있다. 일실시예에서, 제1 배리어 서브층(203)은 탄탈룸 질화물(TaN)로 형성되고 250Å 등의 약 500Å 보다 작은 제1 두께를 가지며, 제2 배리어 서브층(205)은 코발트(Co)로 형성되고 약 100Å 보다 작은 제2 두께를 가진다. 그러나, 당업계에 통상의 지식을 가진 자라면, 본 설명 전체에 인용된 치수가 기술 노드(technology node)에 관련되고, 기술노드의 스케일링에 의해 감소될 수 있다는 것을 인지할 것이다. 다른 실시예에서, 제1 배리어 서브층(203) 및 제2 배리어 서브층(205)은 예를 들어 각각 TaN 및 니켈(Ni)을 포함할 수 있다. 또 다른 실시예에서 제1 배리어 서브층(203) 및 제2 배리어 서브층(205)은 예를 들어 각각 TaN 및 철(Fe)을 포함할 수 있다.
도 3을 참조하면, 패시베이션층(109) 내의 제1 복수의 개구부(119)를 충전하고 본딩 패드를 형성하기 위해 금속층(301)이 성막된다. 금속층(301)은 구리, 은, 금, 텅스텐, 알루미늄 등을 포함할 수 있고, PVD, CVD, PECVD, 도금 등을 이용하여 성막될 수 있다.
도 4를 참조하면, 패시베이션층(109)의 상위면으로부터 제1 배리어층(201) 및 금속층(301)의 과잉 재료를 제거하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)가 수행된다. CMP 공정 동안에, 산성 및 염기성 등의 높은 부식성 화학물이 작은 연마 입자와 함께 사용되어, 과잉 재료의 화학적 및 기계적 제거를 각각 수행한다. 제1 복수의 개구부(119) 내의 잔여 금속 재료는 제1 본딩 패드(401) 및 제2 본딩 패드(403)을 형성한다.
이어서, 본딩을 위해 제1 웨이퍼(100)를 준비하기 위해 제1 웨이퍼(100)의 표면 세척 및 표면 활성화가 수행된다. 표면 세척은 제1 웨이퍼(100)의 표면으로부터 CMP 슬러리 및 자연 산화물층을 제거하기 위해 수행된다. 표면 세척 공정은 극저온 세척(cryogenic cleaning), 기계적 와이핑(wiping) 및 스크러빙(scrubbing), 가스에서의 에칭, 플라즈마 또는 액체, 초음파 및 메가소닉(megasonic) 세척, 레이저 세척 등의, 제1 웨이퍼(100) 표면에 대한 직접 및 간접 접촉에 의한 방법들을 포함할 수 있다. 이어서, 제1 웨이퍼(100)는 정제수(de-ionized(DI) water)에서 린스될 수 있고, 스핀 건조기 또는 IPA(isopropyl alcohol) 건조기를 이용하여 건조된다. 다른 실시예에서, 제1 웨이퍼(100)는 RCA 세척 등을 이용하여 세척될 수 있다.
본딩을 위한 제1 웨이퍼(100)를 준비하기 위해 표면 활성화가 수행될 수 있다. 표면 활성화 공정은 웨이퍼 세척 공정 이후에 형성될 수 있는 자연 산화물을 제1 웨이퍼(100)의 표면으로부터 제거하기 위한, 플라즈마 에칭 또는 습식 에칭 공정 등의 적절한 공정들을 포함할 수 있다. 일부 실시예에서, 본딩 패드는 구리를 포함할 수 있고, 패드의 표면으로부터 구리 산화물을 제거하기 위해 구연산이 사용될 수 있다. 이어서 제1 웨이퍼(100)는 정제수(DI)에서 린스될 수 있고, 스핀 건조기 또는 IPA(isopropyl alcohol) 건조기를 이용하여 건조된다.
도 4는 본딩 패드와 제1 배리어층(201)의 계면에서의, 제1 본딩 패드(401) 내의 그리고 제2 본딩 패드(403) 내의 제1 복수의 공동(void)(405)의 형성을 또한 예시하고 있다. 제1 복수의 공동(405)은 CMP, 웨이퍼 세척 또는 웨이퍼 활성화 공정 동안에 형성될 수 있고, 본딩 패드의 갈바니 부식(galvanic corrosion)에 의해 야기된다. 제1 복수의 공동(405)의 크기를 감소시키기 위해, 제1 배리어 서브층(203), 제2 배리어 서브층(205) 및 본딩 패드를 위한 재료는, 제1 배리어층(201)과 본딩 패드 사이의 감소 전위차가 약 -1V 내지 약 +1V 사이가 되도록 선택된다. 일실시예에서, 제1 복수의 공동(405)은 약 500Å 보다 작은 사이즈로 형성된다.
도 5를 참조하면, 제1 웨이퍼(100)가 제2 웨이퍼(500)에 본딩된다. 일실시예에서, 제2 웨이퍼(500)는 제1 웨이퍼(100)와 유사한 것으로 도시된다. 그러나, 당업계에 통상의 지식을 가진 자라면, 상기 예는 일부 예시적 실시예에 대한 응용을 더 설명하기 위해 설명의 목적으로만 제공된 것이며 어떤 방식으로 본 발명개시를 제한하는 것은 아니다는 것을 인지할 것이다. 일부 실시예에서는 제2 웨이퍼(500)는 제1 웨이퍼(100)와 상이한 디바이스 및 회로를 포함할 수 있다. 다른 실시예에서, 제2 웨이퍼(500)가 MEMS 공정을 이용하여 제조되는 반면, 제1 웨이퍼(100)는 CMOS 공정을 이용하여 제조될 수 있다.
일실시예에서, 제1 웨이퍼(100) 및 제2 웨이퍼(500)는 금속-금속 본딩(예를 들어, 구리-구리 본딩 등), 유전체-유전체 본딩(예를 들어, 산화물-산화물 본딩), 금속-유전체 본딩(예를 들어, 산화물-구리 본딩), 하이브리드 본딩(예를 들어, 금속-금속 본딩과 유전체-유전체 본딩을 동시에), 이들의 임의의 조합 등의, 예를 들어 직접 본딩 공정을 이용하여 본딩될 수 있다. 예를 들어, 제1 웨이퍼(100) 및 제2 웨이퍼(500)는 하이브리드 본딩 공정을 사용하여 본딩될 수 있다. 제1 웨이퍼(100)의 제1 본딩 패드(401) 및 제2 본딩 패드(403)는 제2 웨이퍼(500)의 제3 본딩 패드(501) 및 제4 본딩 패드(503)에 각각 정렬된다. 이어서, 제1 웨이퍼(100) 및 제2 웨이퍼(500)의 표면은 상온, 대기압, 및 주변 공기 하에 물리적으로 접촉하게 된다. 제1 본딩 패드(401) 및 제3 본딩 패드(501)뿐만 아니라 제2 본딩 패드(403) 및 제4 본딩 패드(503)도 직접적인 금속-금속 본딩을 사용하여 본딩된다. 동시에, 제1 웨이퍼(100) 및 제2 웨이퍼(500)의 패시베이션층들은 직접적인 유전체-유전체 본딩을 사용하여 본딩된다. 이어서, 제1 웨이퍼(100)와 제2 웨이퍼(500) 사이의 본딩 강도를 향상시키기 위해 선택적인 어닐링이 수행될 수 있다. 일부 실시예에서, 어닐링은 약 250℃ 내지 약 400℃의 온도에서 약 0.5시간 내지 약 4시간 사이의 시간 간격으로 수행될 수 있다.
여기서 본딩은 웨이퍼 레벨에서 수행될 수 있고, 제1 웨이퍼(100) 및 제2 웨이퍼(500)는 함께 본딩된 후, 분리된 다이로 다이싱된다는 것이 주의되어야 한다. 대안적으로, 본딩은 다이-다이 레벨 또는 다이-웨이퍼 레벨에서 수행될 수 있다.
도 5를 더 참조하면, 일부 실시예에서 제1 본딩 패드(401), 제2 본딩 패드(403), 제3 본딩 패드(501), 및 제4 본딩 패드(503)는 듀얼 기능으로 이용할 수 있다. 예를 들어, 제1 본딩 패드(401) 및 제3 본딩 패드(501)는 제1 웨이퍼(100)와 제2 웨이퍼(500) 사이에 기계적 본딩 뿐만 아니라 전기적 접속도 제공할 수 있다. 제1 본딩 패드(401)는 제1 웨이퍼(100)의 금속화층(107)과 전기적으로 접촉되도록 형성될 수 있고, 제3 본딩 패드(501)는 제2 웨이퍼(500)의 각각의 금속화층들과 전기적으로 접촉되도록 형성될 수 있다. 제1 본딩 패드(401)와 제3 본딩 패드(501) 사이의 본딩은 제1 웨이퍼(100)의 디바이스(103)와 제2 웨이퍼의 각각의 디바이스 사이에 전기적 경로를 제공할 수 있다. 일부 실시예에서, 상기 상세히 설명된 제1 복수의 공동(405)의 사이즈 감소는 제1 본딩 패드(401)와 제3 본딩 패드(501) 사이의, 그에 따라 제1 웨이퍼(100)와 제2 웨이퍼(500) 사이의 전기적 접속의 품질을 향상시킬 수 있다.
일부 실시예에서, 더미(dummy) 본딩 패드로서 작용할 수 있는 제2 본딩 패드(403)는 제1 웨이퍼(100)와 제2 웨이퍼(500) 사이에 전기적 접속을 제공하지 않을 수 있고 제1 웨이퍼(100)와 제2 웨이퍼(500)를 기계적으로 본딩시키는데 이용할 수 있다. 예를 들어, 제2 본딩 패드(403)는 제2 본딩 패드(403)와 금속화층(107) 사이에 개재된 하나 이상의 절연층을 갖도록 형성될 수 있고, 제1 웨이퍼(100)의 디바이스(103)로부터 전기적으로 절연될 수 있다. 제2 웨이퍼(500)의 각각의 금속화층들과 제4 본딩 패드(503) 사이의 전기적 경로가 있는지의 여부와 관계없이, 제2 본딩 패드(403)와 제4 본딩 패드(503) 사이의 본딩은 전기적으로 비활성될 수 있고, 제1 웨이퍼(100)와 제2 웨이퍼(500) 사이에 기계적 본딩을 제공할 수 있다. 일부 실시예에서, 제조 공정으로부터의 역효과를 경감시키기 위해 더미 본딩 패드가 사용될 수 있다. 예를 들어, 더미 본딩 패드는 CMP 성능을 향상시키고 금속 디싱(dishing)과 유전체 박리(delamination)로부터 효과를 감소시킬 수 있다.
당업계에 통상의 지식을 가진 자라면, 본딩 패드를 형성하는 상기 방법은 예를 들어 재분포층 내의 금속 라인들 및 비아들 뿐만 아니라 금속화층 내의 금속 라인들 및 비아들을 형성하는데 사용될 수 있다는 것을 인지할 것이다.
도 6 내지 도 9는 일부 실시예들에 따라 금속화층(107)을 형성하는 방법을 예시하는 제1 웨이퍼(100)의 여러 단면도들이다. 도 1 내지 도 5의 참조 번호와 유사한 참조 번호를 갖는 도 6 내지 도 9의 여러 참조 번호들은 유사한 요소들를 지시한다. 따라서, 도 6 내지 도 9는 본 발명개시의 피처가 도 1에 예시된 금속화층(107) 중 하나에서 상호접속 구조물을 형성하는데 이용될 수 있는 실시예를 예시한다. 설명을 위해, 도 6 내지 도 9는 제1 금속화층(1071)에서 상호접속 구조물을 형성하는 것을 예시한다. 다른 실시예들은 다른 금속화층에서의 본 발명개시의 피처들을 이용할 수 있다. 일부 실시예에서는, 이하 더 상세히 설명되는 바와 같이, 상호접속 구조물이 예를들어 다마신 방법, 듀얼 다마신 방법 등을 사용하여 형성될 수 있다.
이제 도 6을 참조하면, 일부 실시예에서 제1 금속화층(1071)의 금속간 유전체(inter-metal dielectric; IMD)층(601)은 ILD층(105)과 유사한 재료로 구성되고, ILD층(105)과 유사한 방법을 이용하여 형성될 수 있다. 제1 금속화층(1071)의 IMD층(601)을 패터닝하기 위해 포토리소그래피 기술이 사용될 수 있다. 일반적으로, 포토레지스트층(도시되지 않음)이 IMD층(601) 상부에 형성된 후에, 원하는 패턴에 따라 레티클(도시되지 않음)을 통하여 자외선 광 또는 엑시머 레이저와 같은 복사선에 노출된다. 베이크 또는 큐어 공정이 수행될 수 있고, 포지티브 또는 네거티브 레지스트가 사용죄는지의 여부에 따라 포토레지스트층의 노출 부분 또는 비노출 부분을 제거하기 위해 현상액이 사용될 수 있다. 이에 따라, IMD층(601) 내의 제2 개구부(603)를 형성하기 위해 사용되는 패턴이 포토레지스트층 내에 형성된다. 제2 개구부(603)의 특정 패턴은, 여기서 설명되는 바와 같이, 단지 예시의 목적이며, 다른 패턴들이 제1 웨이퍼(100)의 설계에 의존하여 형성될 수 있다.
IMD층(601)은 예를 들어 이방성 건식 에칭 공정에 의해 IMD층(601)의 노출된 부분을 제거하기 위해 에칭되고, 그에 따라 ILD층(105)에서 도전체(605)의 적어도 일부가 노출된다. 이러한 에칭은 IMD층(601) 내에 제2 개구부(603)를 더 형성한다. 일부 실시예에서, IMD층(601)을 패터닝하기 위해 하나 이상의 에칭 공정이 사용될 수 있고, 패터닝 공정을 보조하기 위해 하나 이상의 에칭 정지층(도시되지 않음)이 IMD층(601) 내에 형성될 수 있다. 이어서, 포토레지스트층이 예를 들어 습식 세척 공정과 함께 에싱 공정을 이용하여 제거된다.
도 7은 제2 개구부(603)에서 후속하여 형성된 도전성 재료로부터 IMD층(601)이 확산 또는 금속 침투되는 것을 방지하기 위해 IMD층(601)의 제2 개구부(603) 내에 형성된 제2 배리어층(701)을 예시한다. 제2 배리어층(701)은 단층 또는 다층을 가지고 형성될 수 있고, 예를 들어 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 코발트 또는 다른 대체물을 포함할 수 있다. 배리어층은 PVD, CVD 등을 이용하여 형성될 수 있다.
예를 들어, 제2 배리어층(701)은 도 7에 도시된 바와 같이 제3 배리어 서브층(703) 및 제4 배리어 서브층(705)을 포함하는 복합 구조일 수 있다. 일실시예에서, 제3 배리어 서브층(703)은 탄탈룸 질화물(TaN)로 형성되고 250Å 등의 약 500Å 보다 작은 제1 두께를 가지며, 제4 배리어 서브층(705)은 코발트(Co)로 형성되고 약 100Å 보다 작은 제2 두께를 가진다. 당업계에 통상의 지식을 가진 자라면 본 설명 전체에 걸쳐 사용된 치수는 기술 노드에 관련된 것이고, 기술 노드의 스케일링에 따라 감소될 수 있다는 것은 인지할 것이다.
도 8을 참조하면, 금속 재료(801)는 IMD층(601) 내의 제2 개구부(603)를 충전하도록 성막되어 상호접속 구조물을 형성한다. 이 금속 재료(801)는 구리, 은, 금, 텅스텐, 알루미늄 등을 포함할 수 있고, PVD, CVD, PECVD, 도금 등을 이용하여 성막될 수 있다.
도 9를 참조하면, 화학적 기계적 연마(CMP) 공정은, IMD층(601)의 상위면으로부터 제2 배리어층(701) 및 금속 재료(801)의 과잉 재료를 제거하기 위해 사용된다. CMP 공정 동안에, 산성 및 염기성과 같은 높은 부식성 화학물이 작은 연마 입자와 함께 사용되어, 과잉 재료의 화학적 및 기계적 제거를 각각 수행한다. 제2 개구부(603)에 잔여 금속 재료(801)는 상호접속 구조물(901)을 형성한다. 일실시예에서, 상호접속 구조물(901)은 금속 라인(903) 및 비아(905)를 포함할 수 있다. 상호접속 구조물(901)은, 여기서 설명된 바와 같이, 단지 예시의 목적이며, 상이한 설계를 갖는 하나 이상의 상호접속 구조물이 제1 금속화층(1071)의 사양에 의존하여 IMD층(601) 내에 형성될 수 있다. 예를 들어, 일부 실시예에서 상호접속 구조물(901)은 비아를 포함할 수 있다. 다른 실시예에서 상호접속 구조물(901)은 금속 라인을 포함할 수 있다.
도 9는 또한 금속 배선(903)과 제2 배리어층(701) 사이의 계면에서의 금속 배선(903)의 제2 복수의 공동(907)의 형성을 예시한다. 이 제2 복수의 공동(907)은 CMP 동안에 형성될 수 있고, 본딩 패드의 갈바니 부식에 의해 야기된다. 제2 복수의 공동(907)의 사이즈를 감소시키기 위해, 제3 배리어 서브층(703), 제4 배리어 서브층(705), 및 상호접속 구조물(901)을 위한 재료는, 제2 배리어층(701)과 상호접속 구조물(901) 사이의 감소 전위차가 약 -1V 내지 약 +1V 사이가 되도록 선택된다. 일실시예에서, 제2 복수의 공동(907)은 약 500Å 보다 작은 사이즈로 형성된다.
도 10은 실시예에 의한 웨이퍼 본딩 방법을 예시하기 위한 흐름도이다. 이 방법은 도 1에 도시된 바와 같이 하나 이상의 패시베이션층이 제 1 웨이퍼 상에 형성된는 단계(1001)에서 시작한다. 단계(1003)에서는, 도 1에 도시된 바와 같이 하나 이상의 개구부가 패시베이션층 상부에 형성된다. 도 2를 참조하면, 단계(1005)에서는 하나 이상의 배리어층이 개구부 내에 형성된다. 단계(1007)에서는 도 3 및 도 4에 도시된 바와 같이 개구부 내에 금속 재료가 성막되고 본딩 패드가 형성되다. 마지막으로, 단계(1009)에서는 도 5에 도시된 바와 같이 제1 웨이퍼가 제2 웨이퍼에 본딩된다.
일실시예에서, 반도체 디바이스는 제1 절연층을 그 위에 가지는 제1 기판, 제1 절연층 위에 놓인 제1 패시베이션층을 포함하고, 제1 패시베이션층은 제1 리세스(recess)를 구비한다. 상기 반도체 디바이스는 제1 리세스의 측벽을 따르는 제1 배리어층, 및 제1 리세스 내의 제1 외부 접촉 패드를 더 포함하고, 제1 배리어층은 제1 외부 접촉 패드와 제1 패시베이션층 사이에 있다.
다른 실시예에서, 반도체 디바이스는 제1 기판과, 제1 기판 상부에 적층된 제1 패시베이션층, 제1 패시베이션층 내의 제1 복수의 도전성 패드, 및 제1 복수의 도전성 패드들의 개별의 제1 도전성 패드들과 제1 패시베이션층 사이에 개재된 제1 배리어층을 더 포함하는 제1 구조물을 포함하고, 제1 배리어층은 제1 배리어 서브층 및 제2 배리어 서브층을 포함한다. 반도체 디바이스는 제1 구조물에 직접적으로 본딩된 제2 구조물을 더 포함한다. 제2 구조물은 제2 기판, 제2 기판 상부의 제2 패시베이션층, 제2 패시베이션층 내의 제2 복수의 도전성 패드, 및 제2 복수의 도전성 패드들의 개별의 제2 도전성 패드들과 제2 패시베이션층 사이에 개재된 제2 배리어층을 포함하하고, 제2 배리어층은 제3 배리어 서브층 및 제4 배리어 서브층을 포함한다. 제2 구조물은, 제1 복수의 도전성 패드가 제2 복수의 도전성 패드들의 각각의 제2 도전성 패드와 정렬되도록, 제1 구조물에 본딩된다.
또 다른 실시예에서, 반도체 구조를 본딩하는 방법은 제1 기판을 제공하는 단계, 제1 기판 상부에 제1 패시베이션층을 형성하는 단계, 제1 패시베이션층 내에 제1 리세스를 형성하는 단계, 제1 리세스 내에 제1 배리어층을 형성하는 단계, 및 제1 배리어층이 제1 도전성 패드와 제1 패시베이션층 사이에 개재되도록 제1 패시베이션층의 제1 리세스 내에 제1도전성 패드를 형성하는 단계를 포함한다.
상기는 당업계에 통상의 지식을 가진 자가 본 발명의 특징을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 개괄하였다. 당업계에 통상의 지식을 가진 자라면 여기 소개된 실시예와 동일한 목적을 수행하거나 그리고/또는 동일한 이점을 달성하는 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 발명개시를 쉽게 이용할 수 있다는 것을 인지해야 할 것이다. 당업계에 통상의 지식을 가진 자는 또한 그러한 동등 구성이 본 발명개시의 사상 및 범위로부터 벗어나지 않아야 하고, 그들은 본 발명개시의 사상 및 범위로부터 벗어남 없이 다양한 변경, 대체, 및 수정들이 이루어질 수 있다는 것을 인지해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 절연층을 그 위에 가지는 제1 기판;
    상기 제1 절연층 위에 놓이고, 제1 리세스를 가지는 제1 패시베이션층;
    상기 제1 리세스의 측벽을 따르는 제1 배리어층; 및
    상기 제1 리세스 내의 제1 외부 접촉 패드
    를 포함하고, 상기 제1 배리어층은 상기 제1 외부 접촉 패드와 상기 제1 패시베이션층 사이에 개재되는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 패시베이션층은, 비도핑 실리콘 유리(undoped silicon glass; USG)를 포함하는 제1 패시베이션 서브층(sublayer), 실리콘 질화물(SiN)을 포함하는 제2 패시베이션 서브층, USG를 포함하는 제3 패시베이션 서브층, 및 실리콘 산화질화물(SiON)을 포함하는 제4 패시베이션 서브층을 포함하는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 배리어층은 탄탈룸 질화물(TaN)을 포함하는 제1 배리어 서브층, 및 코발트(Co), 니켈(Ni) 또는 철(Fe)을 포함하는 제2 배리어 서브층을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 배리어층은 상기 제1 리세스의 저부를 따라 연장하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 외부 접촉 패드는 500Å 보다 작은 사이즈의 공동(void)을 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서,
    제2 유전체층을 그 위에 가지는 제2 기판;
    상기 제2 절연층 위에 놓이고, 제2 리세스를 가지는 제2 패시베이션층;
    상기 제2 리세스의 측벽을 따르는 제2 배리어층; 및
    상기 제2 리세스 내의 제2 외부 접촉 패드
    를 더 포함하고, 상기 제2 배리어층은 상기 제2 외부 접촉 패드와 상기 제2 패시베이션층 사이에 개재되는 것인 반도체 디바이스.
  7. 제6항에 있어서, 상기 제1 외부 접촉 패드는 직접적인 금속-금속 본딩 방법을 이용하여 상기 제2 외부 접촉 패드에 본딩되고, 상기 제1 패시베이션층은 직접적인 유전체-유전체 본딩 방법을 이용하여 상기 제2 패시베이션층에 본딩되는 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 구조물; 및
    상기 제1 구조물에 직접적으로 본딩된 제 2 구조물
    을 포함하고,
    상기 제1 구조물은,
    제1 기판;
    상기 제1 기판 상부의 제1 패시베이션층;
    상기 제1 패시베이션층 내의 제1 복수의 도전성 패드들; 및
    상기 제1 복수의 도전성 패드들의 개별의 제1 도전성 패드들과 상기 제1 패시베이션층 사이에 개재되고, 제1 배리어 서브층 및 제2 배리어 서브층을 포함하는 제1 배리어층을 포함하고,
    상기 제2 구조물은,
    제2 기판;
    상기 제2 기판 상부의 제2 패시베이션층;
    상기 제2 패시베이션층 내의 제2 복수의 도전성 패드들; 및
    상기 제2 복수의 도전성 패드들의 개별의 제2 도전성 패드들과 상기 제2 패시베이션층 사이에 개재되고, 제3 배리어 서브층 및 제4 배리어 서브층을 가지는 제2 배리어층을 포함하고,
    상기 제2 구조물은, 상기 제1 복수의 도전성 패드들이 상기 제2 복수의 도전성 패드들의 각각의 패드와 정렬되도록 상기 제1 구조물에 본딩되는 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 복수의 도전성 패드들의 제1 최상위면과 상기 제1 패시베이션층의 제2 최상위면은 동일 평면 상에 있는 것인 반도체 디바이스.
  10. 반도체 구조물을 본딩하는 방법에 있어서,
    제1 기판을 제공하는 단계;
    상기 제1 기판 상부에 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층 내에 제1 리세스를 형성하는 단계;
    상기 제1 리세스 내에 제1 배리어층을 형성하는 단계;
    상기 제1 배리어층이 상기 제1 도전성 패드와 상기 제1 패시베이션층 사이에 개재되도록 상기 제1 패시베이션층의 상기 제1 리세스 내에 제1 도전성 패드를 형성하는 단계
    를 포함하는 반도체 구조물을 본딩하는 방법.
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