JP2020150232A - 半導体装置およびその製造方法 - Google Patents

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潤一 柴田
Junichi Shibata
潤一 柴田
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】パッド同士を好適な態様で電気的に接続することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１絶縁膜と第１パッドとを備える第１ウェハまたは第１チップを備える。前記装置はさらに、前記第１絶縁膜に接する第２絶縁膜と、前記第１パッドに対向し前記第１パッドに電気的に接続された第２パッドと、を備える第２ウェハまたは第２チップを備える。さらに、前記第１絶縁膜は、前記第１パッドに延びている第１溝を有し、および／または、前記第２絶縁膜は、前記第２パッドに延びている第２溝を有する。【選択図】図６

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
あるウェハを別のウェハに貼り合わせて半導体装置を製造する場合、これらのウェハのパッド同士を好適な態様で電気的に接続することが求められている。
特開２０１６−６２９０１号公報
パッド同士を好適な態様で電気的に接続することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１絶縁膜と第１パッドとを備える第１ウェハまたは第１チップを備える。前記装置はさらに、前記第１絶縁膜に接する第２絶縁膜と、前記第１パッドに対向し前記第１パッドに電気的に接続された第２パッドと、を備える第２ウェハまたは第２チップを備える。さらに、前記第１絶縁膜は、前記第１パッドに延びている第１溝を有し、および／または、前記第２絶縁膜は、前記第２パッドに延びている第２溝を有する。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法の問題を説明するための断面図である。 第１実施形態の半導体装置の製造方法の問題を説明するための断面図である。 第１実施形態の半導体装置の製造方法を示す斜視図(1/3)である。 第１実施形態の半導体装置の製造方法を示す斜視図と断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す斜視図と断面図(3/3)である。 第２実施形態の半導体装置の製造方法を示す斜視図(1/3)である。 第２実施形態の半導体装置の製造方法を示す斜視図と断面図(2/3)である。 第２実施形態の半導体装置の製造方法を示す斜視図と断面図(3/3)である。 第２実施形態の変形例の半導体装置の製造方法を示す断面図である。 第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。 第３実施形態の半導体装置の製造方法を示す斜視図と断面図である。 第４実施形態の半導体装置の製造方法を示す斜視図と断面図である。 第５実施形態の半導体装置の製造方法を示す断面図である。 第５実施形態の変形例の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１７において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、絶縁膜１２上の基板１３と、基板１３上の絶縁膜１４とを備えている。アレイチップ１はさらに、メモリセルアレイ１１下の層間絶縁膜１５と、層間絶縁膜１５下の絶縁膜１６とを備えている。絶縁膜１２、１４、１６は例えば、シリコン酸化膜またはシリコン窒化膜である。基板１３は例えば、シリコン基板などの半導体基板である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、絶縁膜１７と、絶縁膜１７下の層間絶縁膜１８と、層間絶縁膜１８下の基板１９とを備えている。絶縁膜１７は例えば、シリコン酸化膜またはシリコン窒化膜である。基板１９は例えば、シリコン基板などの半導体基板である。
図１は、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に平行で互いに垂直なＸ方向およびＹ方向と、基板１３の表面Ｓ１、Ｓ２や基板１９の表面Ｓ３、Ｓ４に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、メモリセルアレイ１１は、基板１９の上方に位置し、基板１３の下方に位置している。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、バックゲートＢＧと、選択ゲートＳＧとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。図１に示すように、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続され、バックゲートＢＧは、コンタクトプラグ２４を介してバックゲート配線層２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬ、バックゲートＢＧ、および選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続され、かつ基板１３と電気的に接続されている。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１９上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１９内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。回路チップ２はさらに、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。回路チップ２はさらに、配線層３５上に設けられた複数のビアプラグ３６と、絶縁膜１７内でこれらのビアプラグ３６上に設けられた複数の金属パッド３７とを備えている。回路チップ２は、アレイチップ１を制御する制御回路（論理回路）として機能する。
アレイチップ１は、絶縁膜１６内で金属パッド３７上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層４３内の対応する配線と電気的に接続されている。アレイチップ１はさらに、層間絶縁膜１５や絶縁膜１２内に設けられ、配線層４３上に設けられたプラグ４４と、基板１３や絶縁膜１４内に絶縁膜４５を介して設けられ、プラグ４４上に設けられたプラグ４６と、絶縁膜１４上に設けられ、プラグ４６上に設けられたパッド４７とを備えている。パッド４７は、図１の半導体装置の外部接続パッドであり、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１５（図１）上に交互に設けられた複数のワード線ＷＬと複数の絶縁層５１とを備えている。各ワード線ＷＬは、例えばＷ（タングステン）層である。各絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
まず、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、絶縁膜１６と絶縁膜１７とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。なお、金属パッド４１と金属パッド３７とを接合する別の方法の例については後述する。
その後、基板１３、１９をＣＭＰ（Chemical Mechanical Polishing）により薄膜化した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、絶縁膜１４、絶縁膜４５、プラグ４６、およびパッド４７は、例えば基板１３の薄膜化後に基板１３上や基板１３内に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図１７を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、絶縁膜１６と絶縁膜１７との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７との位置ずれを検出することで推定することができる。
図１や図３では、層間絶縁膜１５の下面に絶縁膜１６が形成されているが、絶縁膜１６は層間絶縁膜１５に含まれ一体化していてもよい。同様に、図１や図３では、層間絶縁膜１８の上面に絶縁膜１７が形成されているが、絶縁膜１７は層間絶縁膜１８に含まれ一体化していてもよい。後述する図４から図１７では、絶縁膜１６が層間絶縁膜１５に含まれ一体化し、絶縁膜１７が層間絶縁膜１８に含まれ一体化しているため、符号１６、１７が示されていない。ただし、図４から図１７でも、層間絶縁膜１５の下面に絶縁膜１６が形成され、層間絶縁膜１８の上面に絶縁膜１７が形成されていてもよい。層間絶縁膜１５および絶縁膜１６は第１絶縁膜の例であり、層間絶縁膜１８および絶縁膜１７は第２絶縁膜の例である。
図４は、第１実施形態の半導体装置の製造方法の問題を説明するための断面図である。
図４(ａ)は、層間絶縁膜１５内に複数の金属パッド４１を備えるアレイウェハＷ１と、層間絶縁膜１８内に複数の金属パッド３７を備える回路ウェハＷ２とを示している。金属パッド４１は第１パッドの例であり、金属パッド３７は第２パッドの例である。金属パッド４１の表面（下面）は、層間絶縁膜１５の表面（下面）に対して窪んでいる。同様に、金属パッド３７の表面（上面）は、層間絶縁膜１８の表面（上面）に対して窪んでいる。
金属パッド４１を形成する際には、層間絶縁膜１５内に溝を形成し、溝内にダマシン法により金属パッド４１を形成する。ダマシン法では、溝内に金属パッド４１の材料を埋め込んだ後、溝外の材料をＣＭＰにより除去する。金属パッド４１の窪みは、このＣＭＰの際に形成される。これは、金属パッド３７の窪みについても同様である。
図４(ｂ)は、アレイウェハＷ１を回路ウェハＷ２に貼り合わせる工程を示している。金属パッド４１、３７の表面が窪んでいると、金属パッド４１が金属パッド３７に適切に接合されない可能性がある。その結果、金属パッド４１、３７の電気抵抗が高くなるおそれや、金属パッド４１、３７のオープン不良が生じるおそれがある。
図５は、第１実施形態の半導体装置の製造方法の問題を説明するための断面図である。
図５(ａ)では、金属パッド４１の表面が、層間絶縁膜１５の表面に対して突出し、金属パッド３７の表面が、層間絶縁膜１８の表面に対して突出している。金属パッド４１、３７を形成する際に、このような突出が形成される場合もある。
図５(ｂ)は、アレイウェハＷ１を回路ウェハＷ２に貼り合わせる工程を示している。金属パッド４１、３７の表面が突出していると、金属パッド４１が金属パッド３７に適切に接合されない可能性がある。その結果、金属パッド４１、３７の電気抵抗が高くなるおそれがある。
以下、本実施形態や後述する第２から第５実施形態において、これらの問題に対処するための方法の例を説明する。
図６から図８は、第１実施形態の半導体装置の製造方法を示す斜視図と断面図である。
まず、層間絶縁膜１５内に金属パッド４１を備えるアレイウェハＷ１と、層間絶縁膜１８内に金属パッド３７を備える回路ウェハＷ２とを用意する（図６(ａ)）。これらの金属パッド４１、３７は、例えばＣｕ（銅）層である。金属パッド４１、３７付近の層間絶縁膜１５、１８は、例えばシリコン酸化膜である。図６(ａ)のアレイウェハＷ１は、図３等と異なり、金属パッド４１が上向きになるように配置されていることに留意されたい。図６(ａ)に示すアレイウェハＷ１および回路ウェハＷ２を用意する製造者は、図６(ａ)に示すアレイウェハＷ１および回路ウェハＷ２の少なくともいずれかを自ら製造してもよいし、図６(ａ)に示すアレイウェハＷ１および回路ウェハＷ２の少なくともいずれかを他の者から取得してもよい。
次に、リソグラフィおよびドライエッチングにより、層間絶縁膜１８および金属パッド３７の表面に複数の溝６１を形成する（図６(ｂ)）。図６(ｂ)は、Ｘ方向に互いに隣り合いＹ方向に延びる４本の溝６１ａ〜６１ｄを例示している。各溝６１は、回路ウェハＷ２の一端から他端に延びており、具体的には、回路ウェハＷ２の端面（べベル）の一の箇所から他の箇所に延びている。溝６１は、本実施形態では回路ウェハＷ２のみに形成されているが、アレイウェハＷ１および回路ウェハＷ２の両方に形成されていてもよいし、アレイウェハＷ１のみに形成されていてもよい。溝６１は、空洞の例である。
溝６１ｂは、回路ウェハＷ２の一端から金属パッド３７に延び、金属パッド３７の表面を通過し、金属パッド３７から回路ウェハＷ２の他端に延びている。このように、溝６１ｂは、回路ウェハＷ２の一端から他端に金属パッド３７を介して延びており、層間絶縁膜１８と金属パッド３７とにまたがって形成されている。これは、溝６１ｃについても同様である。本実施形態の溝６１ｂ、６１ｃは、金属パッド３７をＺ方向に貫通しない深さを有するように形成される。
なお、溝６１ａは、図６(ｂ)に示す金属パッド３７の表面を通過していないが、回路ウェハＷ２の別の金属パッド３７の表面を通過している。よって、溝６１ａも、回路ウェハＷ２の一端から他端に金属パッド３７を介して延びており、層間絶縁膜１８と金属パッド３７とにまたがって形成されている。これは、溝６１ｄについても同様である。本実施形態の溝６１ａ、６１ｄは、溝６１ｂ、６１ｃと同じ深さを有するように形成される。
金属パッド４１、３７の厚さは、例えば５００ｎｍである。一方、各溝６１の深さは、例えば３０ｎｍである。この場合、溝６１は、金属パッド３７をＺ方向に貫通しない深さを有している。
次に、層間絶縁膜１５が層間絶縁膜１８に接し金属パッド４１が金属パッド３７に対向するように、アレイウェハＷ１を回路ウェハＷ２に貼り合わせる（図７(ａ)〜図７(ｃ)）。図７(ｂ)は図７(ａ)の線Ａ１上の断面を示しており、図７(ｃ)は図７(ａ)の線Ａ２上の断面を示している。
本工程では、図３の工程と同様に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１５と層間絶縁膜１８とが接着される。一方、アレイウェハＷ１および回路ウェハＷ２をアニールする処理は行わなくてもよい。金属パッド４１、３７の表面がそれぞれ、層間絶縁膜１５、１８の表面に対して窪んでいることに留意されたい。
図７(ａ)では、溝６１が層間絶縁膜１８内の層間絶縁膜１５側に位置するように、アレイウェハＷ１と回路ウェハＷ２とが貼り合わされている。その結果、図７(ｃ)に示す溝６１ｂは、金属パッド４１の下面と金属パッド３７の上面との間を通過している。これは、溝６１ｃについても同様である。
次に、各溝６１から金属パッド４１、３７間の領域内に、めっき材を含む液体（めっき液）を注入する（図８(ａ)〜図８(ｅ)）。その結果、金属パッド４１が、金属パッド３７にめっき材により接合され、金属パッド３７にめっき材を介して電気的に接続される。図８(ｂ)および図８(ｃ)は、めっき前における図８(ａ)の線Ａ１、Ａ２上の断面を示しており、図８(ｄ)および図８(ｅ)は、めっき後における図８(ａ)の線Ａ１、Ａ２上の断面を示している。図８(ａ)や図８(ｃ)に示す矢印は、溝６１からめっき液を注入する様子を模式的に示している。本実施形態のめっき液は、毛細管現象により溝６１に注入される。
本実施形態では、金属パッド４１と金属パッド３７が、上記のめっき液を用いた無電解めっきにより接合される。めっき材は、例えばＣｕやＣｏＷＰである（Ｃｏはコバルトを表し、Ｐはリンを表す）。図８(ｄ)と図８(ｅ)は、金属パッド４１、３７間の領域内に成長させためっき材６２を示している。本実施形態では、選択的無電解めっきにより、金属パッド４１、３７の表面にめっき材６２を選択的に成長させることができる。その結果、金属パッド３７内の溝６１や、金属パッド４１、３７間の領域は、めっき材６２で埋め込まれ、層間絶縁膜１８内の溝６１は、めっき材６２で埋め込まれないまま残存する。
なお、めっき材６２の形成後に、層間絶縁膜１８内の溝６１は絶縁材料で埋め込まれてもよい。絶縁材料の例は、シリコン酸化物やシリコン窒化物である。例えば、層間絶縁膜１８内の溝６１に液体状の絶縁材料を注入し、溝６１の内部でこの液体を固化させることで、溝６１を固体状の絶縁材料で埋め込んでもよい。この絶縁材料は、第１絶縁膜と第２絶縁膜との間の絶縁膜の例である。
その後、図３の工程と同様に、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。切断されたチップの各々では、１本または複数本の溝６１が、回路チップ２の一端から他端に延びており、具体的には、回路チップ２の端面（切断面）の一の箇所から他の箇所に延びている。なお、図６から図８の方法の少なくとも一部の工程、例えばめっき液を注入する工程は、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断した後に行ってもよい。
以上のように、本実施形態では、アレイウェハＷ１および回路ウェハＷ２の少なくとも一方に溝６１を形成し、溝６１を用いることにより金属パッド４１と金属パッド３７とをめっき材６２を介して電気的に接続する。よって、本実施形態によれば、例えば金属パッド４１、３７の表面が窪んでいる場合にも、金属パッド４１と金属パッド３７とを適切に接合することが可能となる。例えば、窪みにより金属パッド４１、３７の電気抵抗が高くなることや、窪みにより金属パッド４１、３７のオープン不良が生じることを抑制することが可能となる。
なお、めっき液によるめっき処理の進行は、物理的手法や化学的手法により制御してもよい。例えば、溝６１にめっき液を注入した後に、溝６１に触媒液を注入することで、めっき材６２の成長が開始されるようにしてもよい。また、めっき処理の進行を、アレイウェハＷ１および／または回路ウェハＷ２の温度を調整することで制御してもよい。この場合、アレイウェハＷ１や回路ウェハＷ２の中心部はめっき液が届きにくくめっき材が成長しにくいことから、アレイウェハＷ１や回路ウェハＷ２の中心部を他の部分よりも高温に調整してもよい。また、光触媒を含むめっき液を溝６１に注入し、めっき処理の進行を光の照射により制御してもよい。
また、溝６１は、本実施形態では回路ウェハＷ２の一端から他端に延びているが、回路ウェハＷ２の一端から他端に延びていなくてもよい。ただし、溝６１が回路ウェハＷ２の一端から他端に延びていると、めっき液の注入時に金属パッド４１、３７間の領域や溝６１から空気が抜けやすいという利点がある。
また、回路ウェハＷ２の複数の溝６１は、いずれの金属パッド３７の表面も通過しない溝６１（ダミー溝）を含んでいてもよい。ダミー溝となる溝６１は例えば、毛細管現象を促進するために設けられる。理由は、溝６１の密度を高くすることで毛細管現象が促進される場合があるからである。
回路ウェハＷ２や回路チップ２において、層間絶縁膜１８の上面の面積に占める溝６１の面積の割合は、大きすぎないことが望ましい。理由は、溝６１の面積の割合が大きすぎると、層間絶縁膜１５と層間絶縁膜１８との接着が弱くなるからある。よって、層間絶縁膜１８の上面の面積に占める溝６１の面積の割合は、５０％以下とすることが望ましい。これは、アレイウェハＷ１やアレイチップ１に溝を形成する場合にも同様である。
以上のように、本実施形態によれば、金属パッド４１と金属パッド３７とを好適な態様で電気的に接続することが可能となる。
（第２実施形態）
図９から図１１は、第２実施形態の半導体装置の製造方法を示す斜視図および断面図である。
まず、層間絶縁膜１５内に金属パッド４１を備えるアレイウェハＷ１と、層間絶縁膜１８内に金属パッド３７を備える回路ウェハＷ２とを用意する（図９(ａ)）。図９(ａ)の工程は、図６(ａ)の工程と同様に行われる。
次に、層間絶縁膜１８および金属パッド３７の表面にカバー絶縁膜６３を形成する（図９(ｂ)）。カバー絶縁膜６３は、例えばシリコン酸化膜である。本実施形態において、層間絶縁膜１５は第１絶縁膜の例であり、層間絶縁膜１８およびカバー絶縁膜６３は第２絶縁膜の例である。
次に、リソグラフィおよびドライエッチングにより、カバー絶縁膜６３をＺ方向に貫通する複数の溝６４を形成する（図９(ｃ)）。図９(ｃ)は、Ｘ方向に互いに隣り合いＹ方向に延びる３本の溝６４ａ〜６４ｃを例示している。各溝６４は、回路ウェハＷ２の一端から他端に延びており、具体的には、回路ウェハＷ２の端面（べベル）の一の箇所から他の箇所に延びている。溝６４は、本実施形態では回路ウェハＷ２のみに形成されているが、アレイウェハＷ１および回路ウェハＷ２の両方に形成されていてもよいし、アレイウェハＷ１のみに形成されていてもよい。溝６４は、カバー絶縁膜６３をＺ方向に貫通していない部分を含んでいてもよいし、カバー絶縁膜６３をＺ方向に貫通して層間絶縁膜１８または金属パッド３７内に入り込んだ部分を含んでいてもよい。溝６４は、空洞の例である。
溝６４ａ〜６４ｃの詳細は、溝６１ａ〜６１ｄの詳細とおおむね同様である。カバー絶縁膜６３の厚さは、例えば３０ｎｍである。各溝６４の深さも、例えば３０ｎｍである。
次に、層間絶縁膜１５がカバー絶縁膜６３に接し金属パッド４１が金属パッド３７に対向するように、アレイウェハＷ１を回路ウェハＷ２に貼り合わせる（図１０(ａ)〜図１０(ｃ)）。図１０(ｂ)は図１０(ａ)の線Ｂ１上の断面を示しており、図１０(ｃ)は図１０(ａ)の線Ｂ２上の断面を示している。図１０(ａ)〜図１０(ｃ)の工程は、図７(ａ)〜図７(ｃ)の工程と同様に行われる。
なお、カバー絶縁膜６３は、金属パッド４１と金属パッド３７との間に設けられた部分を有していることに留意されたい（図１０(ｂ)）。理由は、図９(ｃ)の工程のドライエッチングが、カバー絶縁膜６３から金属パッド３７の表面を完全に露出させないように行われたためである。金属パッド４１、３７の表面がそれぞれ、層間絶縁膜１５、１８の表面に対して窪んでいることにも留意されたい。
次に、各溝６４から金属パッド４１、３７間の領域内に、めっき材を含む液体（めっき液）を注入する（図１１(ａ)〜図１１(ｅ)）。その結果、金属パッド４１が、金属パッド３７にめっき材により接合され、金属パッド３７にめっき材を介して電気的に接続される。図１１(ｂ)および図１１(ｃ)は、めっき前における図１１(ａ)の線Ｂ１、Ｂ２上の断面を示しており、図１１(ｄ)および図１１(ｅ)は、めっき後における図１１(ａ)の線Ｂ１、Ｂ２上の断面を示している。図１１(ａ)や図１１(ｃ)に示す矢印は、溝６４からめっき液を注入する様子を模式的に示している。本実施形態のめっき液は、毛細管現象により溝６４に注入される。
本実施形態では、金属パッド４１と金属パッド３７が、上記のめっき液を用いた無電解めっきにより接合される。めっき材は、例えばＣｕやＣｏＷＰである。図１０(ｄ)と図１０(ｅ)は、金属パッド４１、３７間の領域内に成長させためっき材６５を示している。本実施形態では、選択的無電解めっきにより、金属パッド４１、３７の表面にめっき材６５を選択的に成長させることができる。その結果、金属パッド３７内の溝６４や、金属パッド４１、３７間の領域は、めっき材６５で埋め込まれ、カバー絶縁膜６３（および層間絶縁膜１８）内の溝６４は、めっき材６５で埋め込まれないまま残存する。
なお、めっき材６５の形成後に、カバー絶縁膜６３内の溝６４は絶縁材料で埋め込まれてもよい。絶縁材料の例は、シリコン酸化物やシリコン窒化物である。例えば、カバー絶縁膜６３内の溝６４に液体状の絶縁材料を注入し、溝６４の内部でこの液体を固化させることで、溝６４を固体状の絶縁材料で埋め込んでもよい。この絶縁材料は、第１絶縁膜と第２絶縁膜との間の絶縁膜の例である。
その後、図３の工程と同様に、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。切断されたチップの各々では、１本または複数本の溝６４が、回路チップ２の一端から他端に延びており、具体的には、回路チップ２の端面（切断面）の一の箇所から他の箇所に延びている。なお、図９から図１１の方法の少なくとも一部の工程、例えばめっき液を注入する工程は、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断した後に行ってもよい。
なお、図９(ｂ)の工程において、カバー絶縁膜６３は、層間絶縁膜１８および金属パッド３７の表面に形成する代わりに、層間絶縁膜１５および金属パッド４１の表面に形成してもよい。この場合、層間絶縁膜１５およびカバー絶縁膜６３は第１絶縁膜の例であり、層間絶縁膜１８は第２絶縁膜の例である。
また、図９(ｂ)の工程において、第１のカバー絶縁膜６３を、層間絶縁膜１５および金属パッド４１の表面に形成し、第２のカバー絶縁膜６３を、層間絶縁膜１８および金属パッド３７の表面に形成してもよい。この場合、層間絶縁膜１５および第１のカバー絶縁膜６３は第１絶縁膜の例であり、層間絶縁膜１８および第２のカバー絶縁膜６３は第２絶縁膜の例である。
図１２は、第２実施形態の変形例の半導体装置の製造方法を示す断面図である。
図１２は、図１１(ｂ)の断面図に対応している。図１２では、金属パッド４１、３７の表面がそれぞれ、層間絶縁膜１５、１８の表面に対して突出している。本実施形態の回路ウェハＷ２はカバー絶縁膜６３を備えているため、金属パッド４１、３７が突出していても金属パッド４１、３７間に隙間が生じる。本実施形態では、この隙間内にめっき材６５を成長させることで、金属パッド４１を金属パッド３７にめっき材６５により接合することができる。
図１３は、第２実施形態の別の変形例の半導体装置の製造方法を示す断面図である。
図１３も、図１１(ｂ)の断面図に対応している。図１３のカバー絶縁膜６３は、層間絶縁膜１８および金属パッド３７の表面に形成されたカバー絶縁膜６３ａと、カバー絶縁膜６３ａ上に形成され層間絶縁膜１５に接するカバー絶縁膜６３ｂとを含んでいる。
符号Ｐは、カバー絶縁膜６３ａと金属パッド３７との接触面を示している。金属パッド３７がＣｕ層の場合、金属パッド３７は、シリコン酸化膜とは接着されにくいが、シリコン窒化膜とは接着されやすい。そのため、本変形例のカバー絶縁膜６３ａは、シリコン窒化膜となっている。
一方、層間絶縁膜１５がシリコン酸化膜の場合、層間絶縁膜１５は、貼合の際にシリコン酸化膜と接着されやすい。そのため、本変形例のカバー絶縁膜６３ｂは、シリコン酸化膜となっている。
以上のように、本実施形態では、アレイウェハＷ１および回路ウェハＷ２の少なくとも一方にカバー絶縁膜６３と溝６４とを形成し、溝６４を用いることにより金属パッド４１と金属パッド３７とをめっき材６５を介して電気的に接続する。よって、本実施形態によれば、例えば金属パッド４１、３７の表面が窪んでいる場合や突出している場合にも、金属パッド４１と金属パッド３７とを適切に接合することが可能となる。例えば、窪みや突出により金属パッド４１、３７の電気抵抗が高くなることや、窪みにより金属パッド４１、３７のオープン不良が生じることを抑制することが可能となる。
（第３実施形態）
図１４は、第３実施形態の半導体装置の製造方法を示す斜視図と断面図である。
図１４(ａ)は、アレイウェハＷ１の層間絶縁膜１５内に形成された複数の溝６６（６６ａ〜６６ｄ）を示している。図１４(ｂ)は、回路ウェハＷ２の層間絶縁膜１８内に形成された複数の溝６７（６７ａ〜６７ｄ）を示している。これらの溝６６、６７は、いずれもＹ方向に延びており、金属パッド１５、１８（不図示）の表面を通過している。溝６６、６７の詳細は、溝６１の詳細とおおむね同様である。溝６６、６７は、空洞の例である。
図１４(ｃ)は、貼合後のアレイウェハＷ１および回路ウェハＷ２を示している。本実施形態の各溝６６は、対応する溝６７と接している、すなわち、対応する溝６７の真上に位置している。その結果、１本の溝６６と１本の溝６７が、１本の太い溝を形成している。図１４(ｃ)は、４本の溝６６ａ〜６６ｄと４本の溝６７ａ〜６７ｄが形成する４本の太い溝を例示している。本実施形態によれば、例えば、太い溝にめっき液を容易に注入することや、太い溝から空気を容易に抜くことが可能となる。
なお、各溝６６は、対応する溝６７の全体と接しているが、対応する溝６７の一部のみと接していてもよい。この場合、各溝６６は、対応する溝６７と平行に延びていてもよいし、対応する溝６７と非平行に延びていてもよい。
（第４実施形態）
図１５は、第４実施形態の半導体装置の製造方法を示す斜視図と断面図である。
図１５(ａ)は、図１４(ａ)と同様に、アレイウェハＷ１の層間絶縁膜１５内に形成された複数の溝６６（６６ａ〜６６ｄ）を示している。図１５(ｂ)は、回路ウェハＷ２の層間絶縁膜１８内に形成された複数の溝６８（６８ａ〜６８ｄ）を示している。これらの溝６６、６８は、いずれもＹ方向に延びており、金属パッド１５、１８（不図示）の表面を通過している。溝６６、６８の詳細は、溝６１の詳細とおおむね同様である。溝６６、６８は、空洞の例である。
図１５(ｃ)は、貼合後のアレイウェハＷ１および回路ウェハＷ２を示している。本実施形態の各溝６６は、いずれの溝６８とも接しないように配置されている。具体的には、各溝６６は溝６８同士の間に位置し、各溝６８は溝６６同士の間に位置している。よって、本実施形態によれば、安価なリソグラフィ装置を使用しつつ、本実施形態の溝の密度を第１実施形態の溝６１の密度の２倍にすることが可能となる。これにより、溝にめっき液を容易に注入することや、溝から容易に空気を抜くことが可能となる。
なお、第３実施形態の溝６７や、第４実施形態の溝６８は、層間絶縁膜１８に形成する代わりに、第２実施形態のカバー絶縁膜６３に形成してもよい。
（第５実施形態）
図１６は、第５実施形態の半導体装置の製造方法を示す断面図である。
図１６は、アレイウェハＷ１の層間絶縁膜１５内に形成された１つの溝６９を示している。この溝６９は、Ｘ方向に延びる複数の第１部分６９ａと、第１部分６９ａに接しておりＹ方向に延びる第２部分６９ｂとを有している。Ｘ方向は第１方向の例であり、Ｙ方向は第２方向の例である。溝６９は、空洞の例である。
このように、本実施形態では、複数の方向に延びる部分を含む溝６９を形成する。これにより、溝６９にめっき液を容易に注入することや、溝６９から容易に空気を抜くことが可能となる。
図１７は、第５実施形態の変形例の半導体装置の製造方法を示す断面図である。
図１７は、アレイウェハＷ１の層間絶縁膜１５内に形成された１つの溝７０を示している。この溝７０は、Ｘ方向に延びる複数の第１部分７０ａと、第１部分７０ａに接しておりＹ方向に延びる第２部分７０ｂとを有している。溝７０は、空洞の例である。
溝７０は、溝６９と同様に、複数の方向に延びる部分を含んでいる。ただし、図１６の第１および第２部分６９ａ、６９ａの接触部分は、交差形になっているのに対し、図１７の第１および第２部分７０ａ、７０ａの接触部分は、Ｔ字形になっている。そのため、溝７０内のめっき液や空気の流れ方は、溝６９内のめっき液や空気の流れ方と異なる。よって、目的に応じて溝６９、７０の好ましい方を採用してもよい。
なお、本実施形態では、回路ウェハＷ２の層間絶縁膜１８またはカバー絶縁膜６３にも溝を形成してもよいし、回路ウェハＷ２の層間絶縁膜１８またはカバー絶縁膜６３には溝を形成しなくてもよい。回路ウェハＷ２の層間絶縁膜１８またはカバー絶縁膜６３に溝を形成する場合には、アレイウェハＷ１の層間絶縁膜１５内にも溝（６９または７０）を形成してもよいし、アレイウェハＷ１の層間絶縁膜１５内には溝を形成しなくてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：基板、１４：絶縁膜、
１５：層間絶縁膜、１６：絶縁膜、１７：絶縁膜、１８：層間絶縁膜、１９：基板、
２１：階段構造部、２２：コンタクトプラグ、２３：ワード配線層、
２４：コンタクトプラグ、２５：バックゲート配線層、
２６：コンタクトプラグ、２７：選択ゲート配線層、２８：プラグ、
３１：トランジスタ、３２：ゲート電極、３３：プラグ、
３４：配線層、３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：ビアプラグ、４５：絶縁膜、４６：ビアプラグ、４７：パッド、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１、６１ａ〜６１ｄ：溝、６２：めっき材、
６３、６３ａ、６３ｂ：カバー絶縁膜、６４、６４ａ〜６４ｃ：溝、
６５：めっき材、６６、６６ａ〜６６ｄ：溝、
６７、６７ａ〜６７ｄ：溝、６８、６８ａ〜６８ｄ：溝、
６９、６９ａ、６９ｂ：溝、７０、７０ａ、７０ｂ：溝

Claims (11)

  1. 第１絶縁膜と第１パッドとを備える第１ウェハまたは第１チップと、
    前記第１絶縁膜に接する第２絶縁膜と、前記第１パッドに対向し前記第１パッドに電気的に接続された第２パッドと、を備える第２ウェハまたは第２チップとを備え、
    前記第１絶縁膜は、前記第１パッドに延びている第１溝を有し、および／または、
    前記第２絶縁膜は、前記第２パッドに延びている第２溝を有する、
    半導体装置。
  2. 前記第２パッドは、前記第１パッドにめっき材を介して電気的に接続されている、請求項１に記載の半導体装置。
  3. 前記第１溝は、前記第１絶縁膜内の前記第２絶縁膜側に設けられており、および／または、
    前記第２溝は、前記第２絶縁膜内の前記第１絶縁膜側に設けられている、請求項１または２に記載の半導体装置。
  4. 前記第１溝は、前記第１絶縁膜と前記第１パッドとにまたがって設けられており、および／または、
    前記第２溝は、前記第２絶縁膜と前記第２パッドとにまたがって設けられている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１溝は、前記第１ウェハまたは前記第１チップの一端から他端に前記第１パッドを介して延びており、および／または、
    前記第２溝は、前記第２ウェハまたは前記第２チップの一端から他端に前記第２パッドを介して延びている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１絶縁膜は前記第１溝を有し、および、前記第２絶縁膜は前記第２溝を有する、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第１溝と前記第２溝の少なくともいずれかは、第１方向に延びる第１部分と、前記第１部分に接し前記第１方向と異なる第２方向に延びる第２部分とを有する、請求項１から６のいずれか１項に記載の半導体装置。
  8. 第１絶縁膜と第１パッドとを備える第１ウェハまたは第１チップと、
    前記第１絶縁膜に接する第２絶縁膜と、前記第１パッドに対向し前記第１パッドに電気的に接続された第２パッドと、を備える第２ウェハまたは第２チップとを備え、
    前記第２絶縁膜は、前記第１絶縁膜と前記第２絶縁膜との間に前記第１パッドおよび／または第２パッドに延びる空洞または絶縁膜が存在するように、前記第１絶縁膜と接している、
    半導体装置。
  9. 第１絶縁膜と第１パッドとを備える第１ウェハまたは第１チップを用意し、
    第２絶縁膜と第２パッドとを備える第２ウェハまたは第２チップを用意し、
    前記第１パッドに延びる第１溝を前記第１絶縁膜内に形成し、および／または、前記第２パッドに延びる第２溝を前記第２絶縁膜内に形成し、
    前記第１絶縁膜が前記第２絶縁膜に接し、前記第１パッドが前記第２パッドに対向するように、前記第１ウェハまたは前記第１チップを前記第２ウェハまたは前記第２チップに貼り合わせる、
    ことを含む半導体装置の製造方法。
  10. 前記第１溝および／または前記第２溝から、前記第１パッドと前記第２パッドとの間の領域内に、めっき材を含む液体を注入して、前記第１パッドを前記めっき材を介して前記第２パッドに電気的に接続することを含む、請求項９に記載の半導体装置の製造方法。
  11. 前記第１ウェハまたは前記第１チップは、前記第１溝が前記第１絶縁膜内の前記第２絶縁膜側に位置し、および／または、前記第２溝が前記第２絶縁膜内の前記第１絶縁膜側に位置するように、前記第２ウェハまたは前記第２チップに貼り合わせられる、請求項９または１０に記載の半導体装置の製造方法。
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JP2022142642A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体装置
JP2022191901A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法
US11749565B2 (en) * 2021-08-30 2023-09-05 Nanya Technology Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168976B1 (en) * 1999-01-06 2001-01-02 Intel Corporation Socketable BGA package
CN101252106B (zh) * 2008-03-11 2013-02-20 日月光半导体制造股份有限公司 具缓冲层的晶圆结构
TWI418002B (zh) * 2009-12-01 2013-12-01 Xintec Inc 晶片封裝體及其製造方法
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9425155B2 (en) * 2014-02-25 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding process and structure
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9484250B2 (en) * 2015-03-10 2016-11-01 International Business Machines Corporation Air gap contact formation for reducing parasitic capacitance

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