JP2021150395A - 半導体記憶装置およびその製造方法 - Google Patents

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Satoshi Wakatsuki
啓 若月
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Abstract

【課題】金属パッド同士の接合不良を低減することが可能な半導体記憶装置を提供する。【解決手段】一実施形態に係る半導体記憶装置は、メモリセルアレイを有するアレイチップと、メモリセルと電気的に接続される回路を有する回路チップと、アレイチップと回路チップとを接合する金属パッドと、を備える。金属パッドは不純物を含む。不純物の濃度が、金属パッドの厚さ方向において、表面から奥行方向へ離れるにつれて低くなっている。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
３次元メモリなどの半導体記憶装置では、２枚のウェハにそれぞれ形成された金属パッド同士を接合する技術が知られている。この技術では、金属パッドが必要以上に研磨されると、ディッシングが発生する。この場合、金属パッド同士が未接合となる接合不良が起こり得る。
特開２０１６−６２９０１号公報
本発明の実施形態は、金属パッド同士の接合不良を低減することが可能な半導体記憶装置およびその製造方法を提供することである。
一実施形態に係る半導体記憶装置は、メモリセルアレイを有するアレイチップと、メモリセルと電気的に接続される回路を有する回路チップと、アレイチップと回路チップとを接合する金属パッドと、を備える。金属パッドは不純物を含む。不純物の濃度が、金属パッドの厚さ方向において、表面から奥行方向へ離れるにつれて低くなっている。
第１実施形態に係る半導体記憶装置の構造を示す断面図である。 図１に示す柱状部の構造を示す断面図である。 アレイウェハと、回路ウェハの構造を示す断面図である。 研磨後の第２金属パッドを示す断面図である。 アルカンチオール処理された第２金属パッドを示す断面図である。 熱処理された第２金属パッドを示す断面図である。 アレイウェハと回路ウェハとの接合箇所を拡大した断面図である。 硝酸銀が導入された第２金属パッドを示す断面図である。 銀層が形成された第２金属パッドを示す断面図である。 熱処理された第２金属パッドを示す断面図である。 アレイウェハと回路ウェハとの接合箇所を拡大した断面図である。 シラン雰囲気で熱処理された第２金属パッドを示す断面図である。 シリサイドが生成された第２金属パッドを示す断面図である。 アレイウェハと回路ウェハとの接合箇所を拡大した断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁層１２（例えばシリコン窒化膜）と、絶縁層１２上の絶縁層１３（例えばシリコン酸化膜）と、メモリセルアレイ１１下の層間絶縁膜１４とを備える。
また、アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、埋込ソース線ＢＳＬと、選択ゲートＳＧとを備える。メモリセルアレイ１１の階段構造部２１において、各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。同様に、埋込ソース線ＢＳＬは、コンタクトプラグ２４を介してソース線２５と電気的に接続され、選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。ワード線ＷＬ、埋込ソース線ＢＳＬ、および選択ゲートＳＧを貫通する柱状部ＣＬは、プラグ２８を介してビット線ＢＬと電気的に接続されている。
さらに、アレイチップ１は、不図示のビアプラグを介して配線層３７と電気的に接続されたパッド４１と、パッド４１上に設けられた外部接続電極４２と、外部接続電極４２上に設けられた外部接続パッド４３とを備える。外部接続パッド４３は、はんだボール、金属バンプ、ボンディングワイヤなどを介して実装基板や他の装置に接続可能である。
回路チップ２は、絶縁層１５を介してアレイチップ１下に設けられている。回路チップ２は、層間絶縁膜１６と、層間絶縁膜１６下の基板１７とを備える。基板１７は例えば、シリコン基板などの半導体基板である。以下の説明では、基板１７の表面に平行で互いに垂直な方向をＸ方向およびＹ方向とし、基板１７の表面に垂直な方向をＺ方向とする。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
また、回路チップ２は、複数のトランジスタ３１を備える。各トランジスタ３１は、基板１７上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備える。また、回路チップ２は、ソース拡散層またはドレイン拡散層上に設けられた複数のプラグ３３と、これらのプラグ３３上に設けられた配線層３４と、配線層３４上に設けられた配線層３５とを備える。トランジスタ３１、プラグ３３、配線層３４、および配線層３５は、メモリセルアレイ１１と電気的に接続される回路を構成する。
配線層３５上には、複数の金属パッド３６が設けられている。各金属パッド３６は、絶縁層１５に囲まれている。金属パッド３６上には、アレイチップ１の配線層３７が設けられている。
図２は、アレイチップ１の柱状部ＣＬの構造を示す断面図である。図２に示すように、メモリセルアレイ１１は、層間絶縁膜１４上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備える。各ワード線ＷＬは、例えばタングステン（Ｗ）層である。各絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、第１絶縁膜の例であるブロック絶縁膜５２と、電荷蓄積層５３と、第２絶縁膜の例であるトンネル絶縁膜５４と、チャネル半導体層５５と、コア絶縁膜５６とを備える。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。チャネル半導体層５５は、例えばシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６の例は、シリコン酸化膜や金属絶縁膜である。
以下、本実施形態に係る半導体記憶装置の製造方法を説明する。
まず、図３に示すように、複数個のアレイチップ１を含むアレイウェハＷ１と、複数個の回路チップ２を含む回路ウェハＷ２とを形成する。アレイウェハＷ１の下面には、第１絶縁層７１および複数の第１金属パッド７２が形成されている。各第１金属パッド７２は、配線層３７の下面に形成されている。また、アレイウェハＷ１では、絶縁層１３上に基板１８が設けられている。
一方、回路ウェハＷ２の上面には、第２絶縁層６１および複数の第２金属パッド６２が形成されている。各第２金属パッド６２は、配線層３５の上面に形成されている。ここで、図４〜図６を参照して第２金属パッド６２の製造方法について詳しく説明する。
まず、配線層３５上に銅（Ｃｕ）を主成分とする第２金属パッド６２ａを形成する。その後、第２金属パッド６２ａを研磨すると、図４に示すように、第２金属パッド６２ａの上面が、第２絶縁層６１の上面に対して窪んだディッシングが発生する場合がある。この場合、アレイウェハＷ１と回路ウェハＷ２とを接合する際に、接合面に隙間が形成されるという接合不良が起こり得る。
そこで、本実施形態では、図５に示すように、チオール基（ＳＨ）に炭素（Ｃ）が結合したアルカンチオール（ＣｘＨｙＳ：ｘ、ｙは自然数）を含むガスまたは液体を第２金属パッド６２ａに導入する。これにより、炭素が不純物として第２金属パッド６２ａの表面に付着する。
続いて、第２金属パッド６２ａを加熱する熱処理を行う。その結果、図６に示すように、炭素が第２金属パッド６２ａ中へ拡散して第２金属パッド６２ａの体積が増加する。これにより、第２金属パッド６２が完成する。この第２金属パッド６２の上面は、第２絶縁層６１の上面とほぼ同じ高さに位置する平面となる。また、第２金属パッド６２は、図６に示すように、表面（上面）から厚さ方向（−Ｚ方向）に進むにつれて、すなわち表面から奥行方向へ離れるにつれて炭素濃度が低くなる濃度勾配を有する。
一方、第１金属パッド７２についても第２金属パッド６２と同様に形成することができる。すなわち、銅を主成分とする第１金属パッド７２を研磨したときにディッシングが発生した場合、上述したアルカンチオール処理および熱処理を行うことによって、不純物として炭素を含んだ第１金属パッド７２が形成される。この場合、第１金属パッド７２の下面は、第１絶縁層７１の下面とほぼ同じ高さに位置する平面となる。また、第１金属パッド７２も、表面（下面）から厚さ方向（Ｚ方向）に進むにつれて、すなわち表面から奥行方向へ離れるにつれて炭素濃度が低くなる濃度勾配を有する。
上記のように第１金属パッド７２および第２金属パッド６２を形成した後、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、第１絶縁層７１と第２絶縁層６１とが接着され、絶縁層１５が形成される。
次に、アレイウェハＷ１および回路ウェハＷ２を例えば４００℃でアニールする。これにより、第１金属パッド７２と第２金属パッド６２とが接合され、複数の金属パッド３６が形成される。
図７は、アレイウェハＷ１と回路ウェハＷ２との接合箇所を拡大した断面図である。上述したように第１金属パッド７２および第２金属パッド６２では、不純物として炭素を導入することによって、ディッシングが是正されている。そのため、第１金属パッド７２および第２金属パッド６２との接合面、換言すると金属パッド３６の中央部には隙間が形成されない。また、図７に示すように、金属パッド３６は、その中央部から厚さ方向（Ｚ方向、−Ｚ方向）に離れるにつれて炭素濃度が低くなっている濃度勾配を有する。
金属パッド３６の形成後、基板１８をＣＭＰ（Chemical Mechanical Polishing）やウェットエッチングにより除去し、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体記憶装置が製造される。なお、外部接続電極４２と外部接続パッド４３は、例えば基板１８の除去後にパッド４１上に形成される。
本実施形態によれば、不純物として炭素を金属パッドに導入して熱処理することによって、金属パッドの体積を増加させている。そのため、金属パッドの研磨によってディッシングが発生しても、金属パッドの体積を増加させることができる。これにより、アレイチップ１と回路チップ２との接合不良を低減することが可能となる。
なお、本実施形態では、第１金属パッド７２および第２金属パッド６２の両方に炭素が導入されているが、炭素の導入は、各金属パッドの窪み度合いに応じて判断すればよい。そのため、各金属パッドの窪み度合いに応じて、第１金属パッド７２または第２金属パッド６２の一方に炭素を導入してもよい。
また、本実施形態では、第１金属パッド７２および第２金属パッド６２を形成する際、熱処理は、アレイウェハＷ１および回路ウェハＷ２を接合する前に行われているが、これらウェハの接合時に行ってもよい。アレイウェハＷ１および回路ウェハＷ２の接合時には、両ウェハが例えば４００℃の熱でアニールされるため、このアニール処理を上記熱処理に利用してもよい。この場合も、不純物として導入された炭素の拡散によって体積が増加するため、図７に示すように、隙間なく第１金属パッド７２および第２金属パッド６２を接合することができる。
（第２実施形態）
以下、第２実施形態について、第１実施形態と異なる点を中心に説明する。本実施形態では、第１金属パッド７２および第２金属パッド６２の製造方法が第１実施形態と異なる。以下、図８〜図１０を参照して本実施形態における第２金属パッド６２の製造方法について説明する。
図８に示すように、ディッシングが第２金属パッド６２ａで発生した場合、まず、硝酸銀（ＡｇＮＯ３）を含んだ液体を第２金属パッド６２ａに導入する。これにより、下記の式（１）で示された置換反応が生じる。
Ｃｕ＋ＡｇＮＯ３⇒２Ａｇ＋Ｃｕ（ＮＯ３）２ （１）
上記置換反応によって、図９に示すように、銀が第２金属パッド６２ａの表面に析出して銀層６３が形成される。
次に、第２金属パッド６２ａを加熱する熱処理を行う。その結果、図１０に示すように、銀が第２金属パッド６２ａ中へ拡散して第２金属パッド６２ａの体積が増加する。これにより、第２金属パッド６２が完成する。この第２金属パッド６２の上面は、第１実施形態と同様に、第２絶縁層６１の上面とほぼ同じ高さに位置する平面となる。また、第２金属パッド６２は、図１０に示すように、表面（上面）から厚さ方向（−Ｚ方向）に進むにつれて銀濃度が低くなる濃度勾配を有する。
一方、第１金属パッド７２についても第２金属パッド６２と同様に形成することができる。すなわち、銅を主成分とする第１金属パッド７２を研磨したときにディッシングが発生した場合、上述した置換反応および熱処理を行うことによって、不純物として銀を含んだ第１金属パッド７２が形成される。この場合、第１金属パッド７２の下面は、第１実施形態と同様に、第１絶縁層７１の下面とほぼ同じ高さに位置する平面となる。また、第１金属パッド７２も、表面（下面）から厚さ方向（Ｚ方向）に進むにつれて銀濃度が低くなる濃度勾配を有する。
その後、第１実施形態と同様に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせて絶縁層１５を形成する。さらに、アレイウェハＷ１および回路ウェハＷ２を例えば４００℃でアニールして、複数の金属パッド３６を形成する。
図１０は、アレイウェハＷ１と回路ウェハＷ２との接合箇所を拡大した断面図である。上述したように第１金属パッド７２および第２金属パッド６２では、不純物として銀を導入することによって、ディッシングが是正されている。そのため、金属パッド３６の中央部には隙間が形成されない。また、図１０に示すように、金属パッド３６は、その中央部から厚さ方向（Ｚ方向、−Ｚ方向）に離れるにつれて銀濃度が低くなっている濃度勾配を有する。
本実施形態によれば、不純物として銀を金属パッドに導入して熱処理することによって、金属パッドの体積を増加させている。そのため、金属パッドの研磨によってディッシングが発生しても、金属パッドの体積を増加させることができる。これにより、アレイチップ１と回路チップ２との接合不良を低減することが可能となる。
なお、本実施形態では、硝酸銀を第２金属パッド６２ａに導入しているが、硝酸銀の代わりに塩化銀（ＡｇＣｌ）を導入してもよい。この場合も、銀が第２金属パッド６２ａの表面に析出されるため、熱処理によって、第２金属パッド６２ａの体積を増加させることができる。
また、硝酸銀または塩化銀の導入に関しては、第１実施形態と同様に、研磨後の各金属パッドの窪み度合いに応じて、第１金属パッド７２または第２金属パッド６２の一方に導入してもよい。
（第３実施形態）
以下、第３実施形態について、第１実施形態と異なる点を中心に説明する。本実施形態では、第１金属パッド７２および第２金属パッド６２の製造方法が第１実施形態と異なる。以下、図１２および図１３を参照して本実施形態における第２金属パッド６２の製造方法について説明する。
図１２に示すように、ディッシングが第２金属パッド６２ａで発生した場合、まず、シラン（ＳｉＨ４）雰囲気で第２金属パッド６２ａを熱処理する。その結果、図１３に示すように、第２金属パッド６２ａに含まれた銅とシランに含まれたシリコンとが結合したシリサイドが生成されて第２金属パッド６２ａの体積が増加する。これにより、第２金属パッド６２が完成する。この第２金属パッド６２の上面は、第１実施形態と同様に、第２絶縁層６１の上面とほぼ同じ高さに位置する平面となる。また、第２金属パッド６２は、図１３に示すように、表面（上面）から厚さ方向（−Ｚ方向）に進むにつれてシリコン濃度が低くなる濃度勾配を有する。
一方、第１金属パッド７２についても第２金属パッド６２と同様に形成することができる。すなわち、銅を主成分とする第１金属パッド７２を研磨したときにディッシングが発生した場合、上述したシラン雰囲気で熱処理を行うことによって、不純物としてシリコンを含んだ第１金属パッド７２が形成される。この場合、第１金属パッド７２の下面は、第１実施形態と同様に、第１絶縁層７１の下面とほぼ同じ高さに位置する平面となる。また、第１金属パッド７２も、表面（下面）から厚さ方向（Ｚ方向）に進むにつれて銀濃度が低くなる濃度勾配を有する。
その後、第１実施形態と同様に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせて絶縁層１５を形成する。さらに、アレイウェハＷ１および回路ウェハＷ２を例えば４００℃でアニールして、複数の金属パッド３６を形成する。
図１４は、アレイウェハＷ１と回路ウェハＷ２との接合箇所を拡大した断面図である。上述したように第１金属パッド７２および第２金属パッド６２では、不純物としてシリコンを導入することによって、ディッシングが是正されている。そのため、金属パッド３６の中央部には隙間が形成されない。また、図１４に示すように、金属パッド３６は、その中央部から厚さ方向（Ｚ方向、−Ｚ方向）に離れるにつれてシリコン濃度が低くなっている濃度勾配を有する。
本実施形態によれば、不純物としてシリコンを金属パッドに導入することによって、金属パッドの体積を増加させている。そのため、金属パッドの研磨によってディッシングが発生しても、金属パッドの体積を増加させることができる。これにより、アレイチップ１と回路チップ２との接合不良を低減することが可能となる。
なお、本実施形態では、シラン雰囲気で熱処理を行っているが、ジシラン（Ｓｉ２Ｈ６）雰囲気で熱処理を行ってもよい。この場合も、銅とシリコンとが結合したシリサイドが第２金属パッド６２ａ内で拡散するため、第２金属パッド６２ａの体積を増加させることができる。
また、本実施形態では、シラン雰囲気またはジシラン雰囲気の熱処理は、アレイウェハＷ１および回路ウェハＷ２の接合時に行ってもよい。アレイウェハＷ１および回路ウェハＷ２の接合時には、両ウェハが例えば４００℃の熱でアニールされるため、このアニール処理を金属パッドの熱処理に利用してもよい。この場合も、不純物として導入されたシリコンの拡散によって金属パッドの体積が増加するため、図１４に示すように、隙間なく第１金属パッド７２および第２金属パッド６２を接合することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、
３６：金属パッド、
６２、６２ａ：第２金属パッド、７２：第１金属パッド、
Ｗ１：アレイウェハ、Ｗ２：回路ウェハ

Claims (5)

  1. メモリセルアレイを有するアレイチップと、
    前記メモリセルアレイと電気的に接続される回路を有する回路チップと、
    前記アレイチップと前記回路チップとを接合する金属パッドと、を備え、
    前記金属パッドは不純物を含み、前記不純物の濃度が、前記金属パッドの厚さ方向において、表面から奥行方向へ離れるにつれて低くなっている、半導体記憶装置。
  2. 前記金属パッドが、銅（Ｃｕ）を含み、
    前記不純物が、炭素（Ｃ）、銀（Ａｇ）、またはシリコン（Ｓｉ）である、請求項１に記載の半導体記憶装置。
  3. メモリセルアレイを有するアレイウェハの表面に第１金属パッドを形成し、
    前記メモリセルアレイと電気的に接続される回路を有する回路ウェハの表面に第２金属パッドを形成し、
    前記第１金属パッドおよび前記第２金属パッドの少なくとも一方に不純物を導入し、
    前記不純物が導入された金属パッドを熱処理し、
    前記アレイウェハと前記回路ウェハとを貼り合わせて前記第１金属パッドと前記第２金属パッドとを接合する、半導体記憶装置の製造方法。
  4. 前記第１金属パッドおよび前記第２金属パッドを銅で形成し、
    前記不純物として炭素を用いる場合、アルカンチオール（ＣｘＨｙＳ）を導入し、
    前記不純物として銀を用いる場合、硝酸銀（ＡｇＮＯ３）または塩化銀（ＡｇＣｌ）を導入し、
    前記不純物としてシリコンを用いる場合、シラン（ＳｉＨ４）雰囲気またはジシラン（Ｓｉ２Ｈ６）雰囲気で前記第１金属パッドおよび前記第２金属パッドの少なくとも一方を熱処理する、請求項３に記載の半導体記憶装置の製造方法。
  5. 前記第１金属パッドと前記第２金属パッドとを接合するときに前記熱処理を行う、請求項３または４に記載の半導体記憶装置の製造方法。
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JP2003092375A (ja) * 2001-09-19 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびその検査方法
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US7872357B2 (en) * 2008-03-05 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protection for bonding pads and methods of formation
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
WO2016185883A1 (ja) 2015-05-18 2016-11-24 ソニー株式会社 半導体装置および撮像装置
JP2018092991A (ja) * 2016-11-30 2018-06-14 キヤノン株式会社 半導体装置、電子機器、半導体装置の製造方法、ウエハ、ウエハの製造方法
JP2019153675A (ja) 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
US11244916B2 (en) * 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10522489B1 (en) * 2018-06-28 2019-12-31 Western Digital Technologies, Inc. Manufacturing process for separating logic and memory array
US11244920B2 (en) * 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding

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