TWI721316B - 半導體裝置及其製造方法 - Google Patents

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TWI721316B
TWI721316B TW107131237A TW107131237A TWI721316B TW I721316 B TWI721316 B TW I721316B TW 107131237 A TW107131237 A TW 107131237A TW 107131237 A TW107131237 A TW 107131237A TW I721316 B TWI721316 B TW I721316B
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中西一浩
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日商東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種可在配線上適宜地形成插塞之半導體裝置及其製造方法。 根據一實施形態，半導體裝置具備：第1絕緣膜、及設置於前述第1絕緣膜內之複數條配線。前述裝置更具備：第2絕緣膜，其設置於前述第1絕緣膜及前述複數條配線上；以及導電體，其設置於前述複數條配線中之第1配線上，且具有在前述第2絕緣膜內相對於前述第1配線朝上方向突出之形狀。前述裝置更具備介隔前述導電體設置於前述第1配線上之插塞。前述裝置更具備設置於前述插塞之上方且與前述插塞電性連接之第1墊。前述裝置更具備設置於前述第1墊上且與前述第1墊電性連接之第2墊。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
以追求高積體化為目的而包含經積層化之記憶單元的三維記憶體等之半導體裝置得到開發。隨著上述之積層化之進展，藉由將某晶圓之金屬墊與另外之晶圓之金屬墊利用貼合製程接合而製造出三維記憶體。在如上述之半導體裝置中，存在為了進一步提高積體度而減細配線、或為了縮短配線長而在較細之配線上形成插塞並連接於上層之配線之情形。在此情形下，會有難於進行插塞與其對應之配線之位置對準，或插塞與其他配線易於短路等之問題。相同之問題亦會於在三維記憶體以外之半導體裝置之配線上形成插塞時產生。
本發明之實施形態提供一種可在配線上適宜地形成插塞之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備：第1絕緣膜、及設置於前述第1絕緣膜內之複數條配線。前述裝置更具備：第2絕緣膜，其設置於前述第1絕緣膜及前述複數條配線上；以及導電體，其設置於前述複數條配線中之第1配線上，且具有在前述第2絕緣膜內相對於前述第1配線朝上方向突出之形狀。前述裝置更具備介隔著前述導電體設置於前述第1配線上之插塞。前述裝置更具備設置於前述插塞之上方且與前述插塞電性連接之第1墊。前述裝置更具備設置於前述第1墊上且與前述第1墊電性連接之第2墊。
以下，參照圖式說明本發明之實施形態。在圖1至圖15中，對相同或類似之構成賦予相同之符號，而省略重複之說明。
(第1實施形態) 圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。圖1之半導體裝置係將陣列晶片1與電路晶片2貼合而成之三維記憶體。
陣列晶片1具備：包含複數個記憶單元之記憶體單元陣列11、記憶體單元陣列11上之絕緣層12(例如氮化矽膜)、絕緣層12上之絕緣層13(例如氧化矽膜)、及記憶體單元陣列11下之層間絕緣膜14。
電路晶片2介隔著絕緣層15設置於陣列晶片1下。電路晶片2具備層間絕緣膜16、及層間絕緣膜16下之基板17。基板17係例如矽基板等之半導體基板。圖1顯示與基板17之表面平行且相互垂直之X方向及Y方向、及垂直於基板17之表面之Z方向。在本說明書中，將+Z方向視為上方向，將−Z方向視為下方向，但−Z方向與重力方向既可為一致亦可為不一致。
陣列晶片1具備複數條字元線WL、源極線SL、及選擇閘極SG作為記憶體單元陣列11內之電極層。圖1顯示記憶體單元陣列11之階梯構造部21。如圖1所示般，各字元線WL經由接觸插塞22與字元配線層23電性連接，源極線SL經由接觸插塞24與源極配線層25電性連接，選擇閘極SG經由接觸插塞26與選擇閘極配線層27電性連接。貫通字元線WL、源極線SL、及選擇閘極SG之柱狀部CL經由插塞28與位元線BL電性連接。
電路晶片2具備複數個電晶體31。各電晶體31具備：介隔著閘極絕緣膜設置於基板17上之閘極電極32、及設置於基板17內之未圖示之源極擴散層及汲極擴散層。電路晶片2更具備：複數個插塞33，其等設置於該等電晶體31之源極擴散層或汲極擴散層上；配線層34，其設置於該等插塞33上且包含複數條配線；及配線層35，其設置於配線層34上且包含複數條配線。設置於絕緣層15內之複數個金屬墊36係設置於配線層35上。陣列晶片1具備設置於該等金屬墊36上且包含複數條配線之配線層37。本實施形態之各字元線WL及各位元線BL分別電性連接於對應之配線層37。
陣列晶片1更具備：經由未圖示之通孔插塞與配線層37電性連接之墊41、設置於墊41上之外部連接電極42、及設置於外部連接電極42上之外部連接墊43。外部連接墊43可經由焊料球、金屬凸塊、接合線等連接於安裝基板及其他裝置。
圖2係顯示第1實施形態之柱狀部CL之構造之剖視圖。
如圖2所示般，記憶體單元陣列11具備在層間絕緣膜14上交替地積層之複數條字元線WL及複數個絕緣層51。各字元線WL係例如W(鎢)層。各絕緣層51係例如氧化矽膜。
柱狀部CL具備：阻擋絕緣膜52、電荷蓄積層53、隧道絕緣膜54、通道半導體層55、及磁芯絕緣膜56。電荷蓄積層53係例如氮化矽膜，在字元線WL及絕緣層51之側面介隔著阻擋絕緣膜52而形成。通道半導體層55係例如矽層，在電荷蓄積層53之側面介隔著隧道絕緣膜54而形成。阻擋絕緣膜52、隧道絕緣膜54、及磁芯絕緣膜56之例為氧化矽膜或金屬絕緣膜。
圖3係顯示第1實施形態之半導體裝置之製造方法之剖視圖。
圖3顯示包含複數個陣列晶片1之陣列晶圓W1、及包含複數個電路晶片2之電路晶圓W2。圖3更顯示設置於陣列晶圓W1之下表面之第1絕緣層61及複數個第1金屬墊62、以及設置於電路晶圓W2之上表面之第2絕緣層71及複數個第2金屬墊72。各第1金屬墊62設置於配線層37之下表面，各第2金屬墊72設置於配線層35之上表面。又，陣列晶圓W1在絕緣層13上具備基板18。
再者，在圖3中係於層間絕緣膜14之下表面形成有第1絕緣層61，但第1絕緣層61亦可包含於層間絕緣膜14而一體化。同樣地，在圖3中係於層間絕緣膜16之上表面形成有第2絕緣層71，但第2絕緣層71亦可包含於層間絕緣膜16而一體化。
首先，將陣列晶圓W1與電路晶圓W2藉由機械壓力而貼合。藉此，第1絕緣層61與第2絕緣層71接著而形成絕緣層15。其次，將陣列晶圓W1及電路晶圓W2在400℃下進行退火。藉此，第1金屬墊62與第2金屬墊72接合而形成複數個金屬墊36。
其後，將基板18藉由CMP(Chemical Mechanical Polishing，化學機械研磨)或濕式蝕刻去除，並將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。如上述般製造圖1之半導體裝置。再者，外部連接電極42與外部連接墊43例如在去除基板18後形成於墊41上。
此外，在本實施形態中係將陣列晶圓W1與電路晶圓W2貼合，但亦可替代地將陣列晶圓W1彼此貼合。參照圖1～圖3而前述之內容及參照圖4～圖15將於後述之內容亦可應用於陣列晶圓W1彼此之貼合。陣列晶圓W1亦被稱為記憶體晶圓，電路晶圓W2亦被稱為CMOS晶圓。
圖4係顯示第1實施形態之陣列晶片1之構造之剖視圖。惟，應注意圖4之上方向及下方向與圖1之上方向及下方向相反之點。圖4係顯示將圖1所示之陣列晶片1上下反轉之狀態。這在後述之圖5～圖15亦同樣。
如圖4所示般，陣列晶片1具備：作為第1絕緣膜之一例之第1層間絕緣膜101、複數條金屬配線102、作為第2絕緣膜之一例之阻止絕緣膜103、作為導電體之一例之金屬凸塊104、間隔絕緣膜105、第2層間絕緣膜106、通孔插塞107、金屬配線108、及第3層間絕緣膜109。圖4更顯示陣列晶片1內之第1絕緣層61及第1金屬墊62、以及電路晶片2內之第2金屬墊72。
第1層間絕緣膜101係例如SiO2 膜(氧化矽膜)，第2層間絕緣膜106及第3層間絕緣膜109一起構成上述之層間絕緣膜14。金屬配線102係例如Cu(銅)配線，形成於第1層間絕緣膜101內。本實施形態之金屬配線102係上述之位元線BL。
阻止絕緣膜103係例如SiN膜(氮化矽膜)，形成於第1層間絕緣膜101及金屬配線102上。符號103a表示形成於該等金屬配線102中之1條金屬配線102上之開口部。以下將該1條之金屬配線102稱為「第1金屬配線102」。符號S1表示第1金屬配線102之上表面。符號S2表示阻止絕緣膜103之上表面。
金屬凸塊104係由例如Cu、CoWPB、CoWB、或Sn形成(Co表示鈷、B表示硼、P表示磷、Sn表示錫)，形成於阻止絕緣膜103之開口部103a內。具體而言，金屬凸塊104形成於上述之第1金屬配線102上，且具有相對於第1金屬配線102朝上方向突出之形狀。金屬凸塊104之平面形狀係例如圓形、正方形或接近該等之形狀。本實施形態之金屬凸塊104係於第1金屬配線102上藉由鍍覆形成。符號E2表示金屬凸塊104之上端(最上部)。
間隔絕緣膜105係例如電漿SiN膜，形成於阻止絕緣膜103之上表面S2、及在阻止絕緣膜103之開口部103a內形成於阻止絕緣膜103與金屬凸塊104之間。第2層間絕緣膜106係例如SiO2 膜，其形成於間隔絕緣膜105上。
通孔插塞107在第2層間絕緣膜106內形成於阻止絕緣膜103、金屬凸塊104、及間隔絕緣膜105上，且在第1金屬配線102上介隔著金屬凸塊104而形成。通孔插塞107包含：障壁金屬層107a，其形成於阻止絕緣膜103、金屬凸塊104、及間隔絕緣膜105之表面；以及插塞材層107b，其在該等之表面介隔著障壁金屬層107a形成。障壁金屬層107a係含有例如Ti(鈦)或Ta(鉭)之導電層，插塞材107b例如為W(鎢)層。通孔插塞107之平面形狀係例如與金屬凸塊104同樣地為圓形、正方形、或接近於該等之形狀，但與金屬凸塊104之下表面之面積相比，通孔插塞107之上表面之面積設定為更寬廣。符號E1表示金屬凸塊104與通孔插塞107之接觸面之下端(最下部)。
金屬配線108形成於通孔插塞107上。第3層間絕緣膜109係以覆蓋金屬配線108之方式形成於第2層間絕緣膜106上。第1絕緣層61形成於第3層間絕緣膜109上。
第1金屬墊62在第1絕緣層61內形成於金屬配線108上，位於通孔插塞107之上方，且經由金屬配線108與通孔插塞107電性連接。在圖4中為了易於理解而將本實施形態之第1金屬墊62之上表面之面積與通孔插塞107之上表面之面積相同程度地描繪，但實際上設定為通孔插塞107之上表面之面積之2倍以上(例如10倍以上)。
第2金屬墊72在上述之第2絕緣層71內形成於第1金屬墊62上，且與第1金屬墊62電性連接。本實施形態之第2金屬墊72之下表面之面積與第1金屬墊62之上表面之面積大致相同。
如以上所述，本實施形態之通孔插塞107在第1金屬配線102上介隔金屬凸塊104而形成。因此，將通孔插塞107與其下層配線之接觸面較第1金屬配線102之上表面S1更高地提高。具體而言，金屬凸塊104與通孔插塞107之接觸面之下端E1設置於較第1金屬配線102之上表面S1更高之位置。
藉此，可將第1金屬配線102用之通孔插塞107與第1金屬配線102以外之金屬配線102之間之距離在上下方向上更寬地留出，而可抑制該等之間之短路及阻止絕緣膜103之經時劣化。根據本實施形態，即便在金屬配線102較細、或金屬配線102間之距離較窄時，藉由將該距離在上下方向上更寬地留出，而可有效地抑制上述之短路及經時劣化。又，根據本實施形態，由於即便通孔插塞107用之微影術之位置對準精度較低，仍易於抑制上述之短路，故可降低微影術之成本。
金屬凸塊104可收納於開口部103a內，但較理想為自開口部103a朝上方向露出。因此，在本實施形態中，金屬凸塊104之上端E2設置於較阻止絕緣膜103之上表面S2更高之位置，金屬凸塊104與通孔插塞107之接觸面之下端E1設置於較金屬凸塊104之上端E2更低之位置。藉此，可更寬裕地確保第1金屬配線102用之通孔插塞107與第1金屬配線102以外之金屬配線102之短路裕度。
本實施形態之金屬配線102係位元線BL，配置於上述之柱狀部CL之附近等。一般而言，在柱狀部CL之附近，位元線BL較細，且位元線BL間之距離亦較窄。然而，根據本實施形態，由於可在較細之金屬配線102上亦形成通孔插塞107，故可在柱狀部CL之附近之金屬配線102上形成通孔插塞107，其結果可縮短金屬配線102之配線長。其理由在於，將金屬配線102自柱狀部CL延伸至較遠之地點，而在該地點上無需形成通孔插塞107。藉此，可進一步提高半導體裝置之積體度及降低金屬配線102間之靜電容量。在本實施形態中，藉由進一步將第1金屬墊62配置於通孔插塞107之正上方(+Z方向)，可縮短第1金屬墊62與通孔插塞107間之配線長，及進一步提高半導體裝置之積體度。
圖5至圖8係顯示第1實施形態之陣列晶圓W1之製造方法之剖視圖。
首先，在第1層間絕緣膜101內形成複數條金屬配線102，在第1層間絕緣膜101與該等金屬配線102上形成阻止絕緣膜103(圖5(a))。阻止絕緣膜103之厚度為例如20～30 nm。
其次，在阻止絕緣膜103上形成抗蝕膜111，並藉由微影術及蝕刻在抗蝕膜111上形成開口部111a(圖5(b))。其次，藉由蝕刻去除開口部111a內之阻止絕緣膜103，並在阻止絕緣膜103形成開口部103a(圖5(c))。其後，去除抗蝕膜111。
其次，在露出於阻止絕緣膜103之開口部103a內之金屬配線102上形成金屬凸塊104(圖6(a))。本實施形態之金屬凸塊104在金屬配線102上藉由無電解鍍覆而形成。其結果為，金屬凸塊104以具有相對於金屬配線102朝上方向突出之形狀之方式成長。在圖6(a)中，金屬凸塊104之上端E2位於較阻止絕緣膜103之上表面S2更高之位置。圖6(a)所示之2個金屬凸塊104下之2條金屬配線102相當於第1金屬配線102。
由於本實施形態之金屬凸塊104藉由鍍覆而形成，故即便當開口部103a與金屬配線102稍許偏移而形成時，亦可在金屬配線102上自對準地形成金屬凸塊104。各金屬凸塊104可選擇性地僅形成於金屬配線102之上表面，亦可形成於開口部103a內之第1層間絕緣膜101及金屬配線102之上表面整體。
其次，在未圖示之基板18之全面上形成間隔絕緣膜105(圖6(b))。其結果為，間隔絕緣膜105形成於第1層間絕緣膜101、阻止絕緣膜103、金屬凸塊104之表面、及在開口部103a內形成於阻止絕緣膜103與金屬凸塊104之間隙。在形成間隔絕緣膜105之前未存在該間隙或由其他層填埋時，亦可不形成間隔絕緣膜105。間隔絕緣膜105之厚度為例如2～3 nm。
其次，在間隔絕緣膜105上形成第2層間絕緣膜106(圖6(c))。其次，在第2層間絕緣膜106上依次形成基底層112及抗蝕膜113(圖7(a))。基底層112之例為有機膜、抗反射膜(例如SiO2 膜)、或包含該等之積層膜。
其次，藉由微影術及蝕刻在抗蝕膜113形成開口部113a(圖7(b))。其次，藉由蝕刻去除開口部113a內之基底層112，並在基底層112形成開口部112a(圖7(b))。
其次，藉由蝕刻去除開口部112a內之第2層間絕緣膜106，並在第2層間絕緣膜106形成開口部106a(圖8(a))。再者，去除開口部106a內之間隔絕緣膜105(圖8(a))。其結果為，金屬凸塊104露出於開口部106a內。
其次，在開口部106a內依次形成障壁金屬層107a及插塞材層107b(圖8(b))。其結果為在金屬配線102上介隔著金屬凸塊104而形成有通孔插塞107。其後，去除基底層112，若殘存有抗蝕膜113則亦將抗蝕膜113去除。
圖8(b)顯示右側之通孔插塞107產生位置偏移而形成之態樣。即便產生如此之位置偏移，由於如上述般通孔插塞107與金屬配線102之間距離較遠，故而亦可抑制該等之間之短路及阻止絕緣膜103之經時劣化。因此，由於在圖7(b)之步驟中微影術之位置對準精度為較低即可，因而可降低微影術之成本。例如，在圖7(b)之步驟中亦可使用ArF微影術或KrF微影術。
其後，形成金屬配線108、第3層間絕緣膜109、第1絕緣層61、及第1金屬墊62等，而製造出陣列晶片1。再者，實施圖3所示之方法而製造出本實施形態之半導體裝置。
如上所述般，在本實施形態中，在金屬配線102上介隔著金屬凸塊104而形成通孔插塞107。因此，根據本實施形態，可抑制通孔插塞107與金屬配線102之短路及阻止絕緣膜103之經時劣化等，而可在金屬配線102上適宜地形成通孔插塞104。
又，本實施形態之通孔插塞107可由各種方法形成，例如既可藉由單鑲嵌形成，亦可藉由雙鑲嵌形成。又，通孔插塞107亦可與金屬凸塊104同樣地藉由鍍覆形成。又，在本實施形態中，在圖6(b)之步驟與圖6(c)之步驟間，亦可藉由CMP(Cheminal Mechanical Polishing，化學機械研磨)將間隔絕緣膜105及金屬凸塊104之表面進行研磨。此時，較理想為進行CMP直至阻止絕緣膜103之上表面露出。
(第2實施形態) 圖9係用於說明第2實施形態之半導體裝置之構造之剖視圖及平面圖。
圖9(a)及圖9(b)係分別顯示圖5(c)之步驟之剖視圖及平面圖。圖9(c)係與圖6(a)同樣地顯示形成於第1金屬配線102上之金屬凸塊104之剖視圖。
圖10係用於說明第2實施形態之半導體裝置之構造之剖視圖及平面圖。
圖10(a)至圖10(c)分別對應於圖9(a)至圖9(c)。惟，圖9(c)之金屬凸塊104形成於較粗之第1金屬配線102上，圖10(c)之金屬凸塊104形成於較細之第1金屬配線102上。
如上述般，根據第1實施形態之方法，亦可在較細之第1金屬配線102上形成金屬凸塊104。然而，若在較細之第1金屬配線102上形成金屬凸塊104，則會產生金屬凸塊104之成長速度變慢等之缺點。因此，在本實施形態中，對能夠受益第1實施形態之優點，且在較粗之第1金屬配線102上形成金屬凸塊104之方法進行說明。
圖11係顯示第2實施形態之半導體裝置之構造之平面圖。
本實施形態之半導體裝置具備：在X方向延伸之複數條配線LI、複數個柱狀部CL、及複數個插塞28。各插塞28包含接觸插塞28a、及設置在接觸插塞插塞28a上之通孔插塞28b。由1個柱狀部CL、該柱狀部CL上之1個接觸插塞28a、及該接觸插塞插塞28a上之1個通孔插塞28b構成1個柱狀構造，本實施形態之半導體裝置具備複數個具有如此之形狀之柱狀構造。
圖11與圖4同樣地，更顯示包含金屬配線102a～102d之複數條金屬配線102、設置於金屬配線102c上之金屬凸塊104、及設置於金屬凸塊104上之通孔插塞107。該等金屬配線102在Y方向上延伸，且設置於通孔插塞28b上。
本實施形態之各金屬配線102具備：具有第1寬度(W)之第1部分P1及第2部分P2、及設置於第1部分P1與第2部分P2之間並具有較第1寬度寬之第2寬度(3W)之第3部分P3。在本實施形態中，為了金屬凸塊104配置用而使用該第3部分P3。圖11顯示設置於金屬配線102c之第3部分P3上之金屬凸塊104。本實施形態之第2寬度設定為第1寬度之3倍，但亦可設定為其他值。
在本實施形態中，各金屬配線102之大部分之寬度為第1寬度，各金屬配線102之一部分之寬度為第2寬度。然而，由於將金屬凸塊104形成於該第2寬度之部分上，故金屬凸塊104之成長速度變快。如此般，根據本實施形態，可一面藉由較細之金屬配線102提高積體度，一面加快金屬凸塊104之成長速度。
以下，以金屬配線102c為例，說明各金屬配線102之形狀之細節。
在金屬配線102c中，第1部分P1在Y方向上延伸，且在第3部分P3之右上角與第3部分P3連接。又，第2部分P2在Y方向上延伸，且在第3部分P3之左下角與第3部分P3連接。以下，將右上角稱為第1部位，將左下角稱為第2部位。在金屬配線102c中，第1部位P1之位置與第2部位P2之位置在X方向上相互偏移，具體而言偏移2W之X座標程度。
金屬配線102d在金屬配線102c之+X方向上與金屬配線102c相鄰。金屬配線102d之第3部分P3之位置相對於金屬配線c之第3部分P3之位置朝−Y方向偏移。另一方面，金屬配線102b在金屬配線102c之−X方向上與金屬配線102c相鄰。金屬配線102b之第3部分P3之位置相對於金屬配線c之第3部分P3之位置朝+Y方向偏移。±Y方向為第1方向之例，±X方向為第2方向之例。
在如此之配置上，例如有在各金屬配線102設置第3部分P3，並且將金屬配線102所佔區域縮窄之優點。此外，於在寫入時等選擇記憶體單元陣列11內之某柱狀部CL時，需要選擇1條位元線BL及1條選擇閘極SG而進行，且需要將電性連接於該等位元線BL及選擇閘極SG之柱狀部CL限定為1個。因此，於圖11中第3部分P3之下，不僅可設置包含柱狀部CL、接觸插塞28a、及通孔插塞28b之柱狀構造，亦可設置自柱狀構造省略接觸插塞28a及/或通孔插塞28b之構造。該構造內之柱狀部CL成為無電性作用之虛設柱狀部。或者，於圖11之第3部分P3之下，亦可設置自柱狀構造至少省略柱狀部CL之構造。
圖12係顯示第2實施形態之半導體裝置之構造之剖視圖。
圖12顯示與圖4同樣之剖面。惟應注意金屬凸塊104下之第1金屬配線102之寬度為3W。該圖顯示第1金屬配線102之第3部分P3之剖面。
圖13係示意性地顯示第2實施形態之半導體裝置之構造之平面圖。
圖13顯示上述之選擇閘極SG。該等選擇閘極SG在X方向上延伸，且在Y方向上彼此相鄰。在圖13中，各金屬配線102(位元線BL)之第3部分P3配置於任一選擇閘極SG上。
圖14及圖15係顯示第2實施形態之半導體裝置之製造方法之平面圖。以下說明具備第1至第3部分P1～P3之金屬配線102之形成方法。
首先，於上述第1層間絕緣膜101上形成在Y方向延伸之複數條第1芯材線121(圖14(a))。各第1芯材線121具備具有第1寬度(W)之部分、及具有第2寬度(3W)之部分。該等第1芯材線121利用例如微影術及細化而形成。
其次，於該等第1芯材線121之側面，形成在Y方向延伸之複數條第2芯材線122(圖14(b))。各第2芯材線122具有在第1芯材線121之第2寬度之部分附近具有彎曲部分之形狀。
其次，去除第1芯材線121(圖15(a))。其次，藉由鑲嵌在第2芯材線122間之間隙而形成複數條金屬配線102(圖15(b))。其結果為，各金屬配線102形成具備第1至第3部分P1～P3之形狀。在本實施形態中，第2芯材線122作為第1層間絕緣膜101之一部分而使用。 如以上所述般，在本實施形態中，各金屬配線102具備具有第1寬度之部分、及具有較第1寬度更寬之第2寬度之部分，且金屬凸塊104形成於具有第2寬度之部分上。因此，根據本實施形態，能夠享有第1實施形態之優點，且在較粗之金屬配線102上形成金屬凸塊104。
以上說明了若干個實施形態，但該等實施形態係僅作為例子而提示者，並非意欲限定發明之範圍。本說明書中所說明之新穎之裝置及方法得以其他各種形態實施。又，對於本說明書中所說明之裝置及方法之形態，在不脫離發明之要旨之範圍內，可進行各種省略、置換、變更。後附之申請專利範圍及與其均等之範圍內意欲包含發明之範圍及要旨所包含之此種形態及變化例。
1‧‧‧陣列晶片2‧‧‧電路晶片3W‧‧‧寬度/第2寬度11‧‧‧記憶體單元陣列12‧‧‧絕緣層13‧‧‧絕緣層14‧‧‧層間絕緣膜15‧‧‧絕緣層16‧‧‧層間絕緣膜17‧‧‧基板18‧‧‧基板21‧‧‧階梯構造部22‧‧‧接觸插塞23‧‧‧字元配線層24‧‧‧接觸插塞25‧‧‧源極配線層26‧‧‧接觸插塞27‧‧‧選擇閘極配線層28‧‧‧插塞28a‧‧‧接觸插塞28b‧‧‧通孔插塞31‧‧‧電晶體32‧‧‧閘極電極33‧‧‧插塞34‧‧‧配線層35‧‧‧配線層36‧‧‧金屬墊37‧‧‧配線層41‧‧‧墊42‧‧‧外部連接電極43‧‧‧外部連接墊51‧‧‧絕緣層52‧‧‧阻擋絕緣膜53‧‧‧電荷蓄積層54‧‧‧隧道絕緣膜55‧‧‧通道半導體層56‧‧‧磁芯絕緣膜61‧‧‧第1絕緣層62‧‧‧第1金屬墊71‧‧‧第2絕緣層72‧‧‧第2金屬墊101‧‧‧第1層間絕緣膜102(BL)‧‧‧金屬配線/第1金屬配線102a‧‧‧金屬配線102b‧‧‧金屬配線102c‧‧‧金屬配線102d‧‧‧金屬配線103‧‧‧阻止絕緣膜103a‧‧‧開口部104‧‧‧金屬凸塊105‧‧‧間隔絕緣膜106‧‧‧第2層間絕緣膜106a‧‧‧開口部107‧‧‧通孔插塞107a‧‧‧障壁金屬層107b‧‧‧插塞材層108‧‧‧金屬配線109‧‧‧第3層間絕緣膜111‧‧‧抗蝕膜111a‧‧‧開口部112‧‧‧基底層112a‧‧‧開口部113‧‧‧抗蝕膜113a‧‧‧開口部121‧‧‧第1芯材線122‧‧‧第2芯材線BL‧‧‧位元線CL‧‧‧柱狀部E1‧‧‧下端/最下部E2‧‧‧上端/最上部LI‧‧‧配線P1‧‧‧第1部分P2‧‧‧第2部分P3‧‧‧第3部分S1‧‧‧上表面S2‧‧‧上表面SG‧‧‧選擇閘極SL‧‧‧源極線W‧‧‧寬度/第1寬度W1‧‧‧陣列晶圓/記憶體晶圓W2‧‧‧電路晶圓/CMOS晶圓WL‧‧‧字元線
圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。 圖2係顯示第1實施形態之柱狀部之構造之剖視圖。 圖3係顯示第1實施形態之半導體裝置之製造方法之剖視圖。 圖4係顯示第1實施形態之陣列晶片之構造之剖視圖。 圖5(a)～圖8(b)係顯示第1實施形態之陣列晶圓之製造方法之剖視圖。 圖9(a)～圖9 (c)係用於說明第2實施形態之半導體裝置之構造之剖視圖與平面圖。 圖10(a)～圖10 (c)係用於說明第2實施形態之半導體裝置之構造之剖視圖與平面圖。 圖11係顯示第2實施形態之半導體裝置之構造之平面圖。 圖12係顯示第2實施形態之半導體裝置之構造之剖視圖。 圖13係示意性地顯示第2實施形態之半導體裝置之構造之平面圖。 圖14(a)～圖15(b)係顯示第2實施形態之半導體裝置之製造方法之平面圖。
61‧‧‧第1絕緣層
62‧‧‧第1金屬墊
72‧‧‧第2金屬墊
101‧‧‧第1層間絕緣膜
102(BL)‧‧‧金屬配線/第1金屬配線
103‧‧‧阻止絕緣膜
103a‧‧‧開口部
104‧‧‧金屬凸塊
105‧‧‧間隔絕緣膜
106‧‧‧第2層間絕緣膜
107‧‧‧通孔插塞
107a‧‧‧障壁金屬層
107b‧‧‧插塞材層
108‧‧‧金屬配線
109‧‧‧第3層間絕緣膜
E1‧‧‧下端/最下部
E2‧‧‧上端/最上部
S1‧‧‧上表面
S2‧‧‧上表面

Claims (11)

  1. 一種半導體裝置，其具備：複數條配線，其等於第1方向上延伸，且於與前述第1方向交叉之第2方向上排列；第1絕緣膜，其配置於前述複數條配線彼此之間及前述複數條配線之下；第2絕緣膜，其設置於前述第1絕緣膜及前述複數條配線之上；導電體，其在前述第2絕緣膜內，於與前述第1方向及第2方向交叉之第3方向上延伸，並與前述複數條配線中之第1配線相接；插塞，其設置於前述複數條配線之上方，並與前述導電體相接；及墊，其設置於前述插塞之上方，且與前述插塞電性連接；其中前述導電體與前述插塞之接觸面之下端設置於較前述導電體之上端低之位置。
  2. 如請求項1之半導體裝置，其中前述導電體與前述插塞之接觸面之下端設置於較前述第1配線之上表面更高之位置。
  3. 如請求項1之半導體裝置，其中前述插塞之上表面之面積較前述導電體之下表面之面積更寬廣。
  4. 如請求項1之半導體裝置，其中前述複數條配線具備具有第1寬度之部分、及具有較第1寬度更寬之第2寬度之部分， 前述導電體設置於具有前述第2寬度之部分上。
  5. 如請求項1之半導體裝置，其中前述複數條配線之各者具備：具有第1寬度之第1及第2部分，及設置於前述第1部分與前述第2部分之間、具有較前述第1寬度更寬之第2寬度之第3部分，前述導電體設置於前述第1配線之前述第3部分上。
  6. 如請求項5之半導體裝置，其中前述第1部分在第1方向上延伸，且在第1部位連接於前述第3部分，前述第2部分在前述第1方向上延伸，且在第2部位連接於前述第3部分，前述第1部位之位置與前述第2部位之位置在垂直於前述第1方向之第2方向上相互偏移。
  7. 如請求項6之半導體裝置，其中前述複數條配線包含與前述第1配線相鄰之第2配線，前述第2配線之前述第3部分之位置相對於前述第1配線之前述第3部分之位置於前述第1方向偏移。
  8. 一種半導體裝置之製造方法，其包含：在第1絕緣膜內形成複數條配線；在前述第1絕緣膜及前述複數條配線上形成第2絕緣膜；在前述複數條配線中之第1配線上之前述第2絕緣膜形成開口部； 在前述開口部內之前述第1配線上，形成具有相對於前述第1配線朝上方向突出且自前述第2絕緣膜之上表面突出之形狀之導電體；在前述第1配線上介隔前述導電體形成插塞；在前述插塞之上方，形成與前述插塞電性連接之第1墊；將包含第2墊之第2晶圓貼合於包含前述第1墊之第1晶圓，而將前述第2墊接合於前述第1墊。
  9. 如請求項8之半導體裝置之製造方法，其中前述導電體藉由鍍覆而形成於前述第1配線上。
  10. 如請求項8或9之半導體裝置之製造方法，其中前述複數條配線具備：具有第1寬度之部分、及具有較第1寬度更寬之第2寬度之部分，前述導電體形成於具有前述第2寬度之部分上。
  11. 如請求項8或9之半導體裝置之製造方法，其中前述複數條配線之各者具備：具有第1寬度之第1及第2部分，及設置於前述第1部分與前述第2部分之間、具有較前述第1寬度更寬之第2寬度之第3部分，前述導電體形成於前述第1配線之前述第3部分上。
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