JP2009141064A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009141064A
JP2009141064A JP2007314914A JP2007314914A JP2009141064A JP 2009141064 A JP2009141064 A JP 2009141064A JP 2007314914 A JP2007314914 A JP 2007314914A JP 2007314914 A JP2007314914 A JP 2007314914A JP 2009141064 A JP2009141064 A JP 2009141064A
Authority
JP
Japan
Prior art keywords
layer
wiring layer
wiring
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007314914A
Other languages
English (en)
Inventor
Shinichi Terazono
信一 寺薗
Katsuhiko Akao
勝彦 赤尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007314914A priority Critical patent/JP2009141064A/ja
Priority to US12/327,344 priority patent/US7911063B2/en
Publication of JP2009141064A publication Critical patent/JP2009141064A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体装置のボンディングパッドに加えられる外部からの、特定箇所への応力集中を緩和しつつ、半導体装置の製造容易性を向上させることを可能とする構造を備える半導体装置を提供する。
【解決手段】半導体層の上に位置する、第４メタル配線層が延びる方向と、第４配線層の上に位置する第３配線層ＭＬ３０，３７が延びる方向とが直交するように設けられている。これにより、上方に位置するボンディングパッドＢＰ１，ＢＰ２に外部から応力が加えられた場合であっても、下方に伝達された力は、互いに交差するように積層配置された第３配線層および第４配線層により、応力が全体に分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することを可能とする。
【選択図】図１３

Description

本発明は、ボンディングパッドを有する半導体装置の構造に関し、特に、プロービングやワイヤボンディングの際に、ボンディングパッドにかかる応力（ストレス）に対する強度を向上させるための半導体装置の構造に関するものである。
半導体チップの電気的試験におけるプロービングや、半導体装置の組立時におけるワイヤボンディングの際には、半導体チップ上面に形成されたボンディングパッドに機械的な応力が加えられる。ボンディングパッドに加えられる応力は、ボンディングパッド下の層間絶縁膜にクラックを発生させる要因、ワイヤボンディング時のボンディングパッドのはがれを引き起こす要因になり得る。
ボンディングパッドに加えられる外部からの応力により、その下の絶縁膜にクラックが生じ、そのクラックが下層の配線にまで達すると、当該配線のメタルマイグレーション耐性が劣化してしまう。また、配線がボンディングパッドの下方を通るように配設されている構造は、比較的強度が弱く、クラックが発生し易くなるため、能動素子の配置を回避する傾向にある。従って、クラックの発生を防止するには、ボンディングパッドの下方に不用意に配線や、能動素子を通さないことが望ましい。
しかし、半導体装置を高集積化するためには、ボンディングパッドの下の領域を用いて半導体基板を有効利用する必要があり、ボンディングパッドの下方にも配線や能動素子を配設することが余儀なくされている。そこで、半導体装置の高集積化を図りながら、ボンディングパッドに加えられる外部からの応力に対する強度を向上させることを目的とした半導体装置の構造が、特許文献１（国際公開第２００５／０８３７６７号パンフレット）に開示されている。
この特許文献１に開示された半導体装置の構造によれば、ボンディングパッドの下方に、配線や能動素子を配設する場合には、ボンディングパッドの下方に配線層を５層以上配線する構成を採用している（特許文献１の図４４および図４５参照）。この構造を採用することにより、ボンディングパッドに加えられる外部からの応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制して、半導体装置の高集積化を可能としている。
しかし、半導体装置の強度劣化を最小限に抑制するため、配線層を５層以上配線した場合には、半導体装置の製造コストの上昇を招くことになる。一方で、半導体チップの電気的試験におけるプロービングや、半導体装置の組立時におけるワイヤボンディングの際に、ボンディングパッドに加わる応力を、製造装置側で厳しく管理して配線層の増加を低減させる方法も考えられる。しかし、この方法を採用した場合には、半導体装置の製造容易性が大きく犠牲になるため、この方法を採用した場合であっても、半導体装置の製造コストの上昇を招くことになる。
国際公開第２００５／０８３７６７号パンフレット
したがって、本発明が解決しようとする課題は、半導体装置のボンディングパッドに加えられる外部からの、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制した場合に、半導体装置の製造コストの上昇を招く点にある。したがって、本発明の目的は、半導体装置のボンディングパッドに加えられる外部からの、特定箇所への応力集中を緩和しつつ、半導体装置の製造容易性を向上させることを可能とする構造を備える半導体装置を提供することにある。
本実施の形態の半導体装置は、表面保護膜に設けられた開口部から露出するボンディングパッドを含む第１配線層と、第１配線層の下に設けられた第１ビア層と、第１ビア層の下に設けられた第２配線層と、第２配線層の下に設けられた第２ビア層と、第２ビア層の下に設けられ、ストライプ状に配置された第３配線層と、第３配線層の下に設けられた第３ビア層と、第３ビア層の下に設けられ、ストライプ状に配置された第４配線層と、第４配線層の下に設けられた第４ビア層と、第４ビア層の下に設けられた半導体層と、が積層配置されている。第３配線層が延びる方向と、第４配線層が延びる方向とが直交するように設けられている。
本実施の形態の半導体装置によれば、半導体層の上に位置する、第４配線層が延びる方向と、第４配線層の上に位置する第３配線層が延びる方向とが直交するように設けられている。これにより、上方に位置するボンディングパッドに外部から応力が加えられた場合であっても、下方に伝達された力は、互いに交差するように積層配置された第３配線層および第４配線層により、応力が全体に分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することを可能とする。
その結果、配線層が４層構造からなる半導体装置であっても、この４層構造の配線層の下に、能動素子を配置させることができるため、半導体装置の高集積化を可能としている。また、製造プロセスにおいては特に追加の工程を発生させることはないため、半導体装置の製造コストの上昇を招くこともない。
以下、本発明に基づいた各実施の形態における半導体装置の構造について、図を参照しながら説明する。
（実施の形態１）
図１から図１４を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、高集積化を図るため、ボンディングパッドの下方の領域を有効利用するようにしたものであり、ボンディングパッドの下方の構造の具体的なレイアウトを説明している。
ボンディングパッドの外周領域には、電源配線、バッファ用配線を配置している。図１は、本実施の形態における半導体装置の入出力部の回路図を示している。半導体チップＣＰ（図１４参照）の外周縁に沿って、外側にＶｃｃ（電源電位）配線が設けられ、この配線の内側にＧｎｄ（基準電位）配線が設けられている。なお、図１中のＶｃｃ配線およびＧｎｄ配線の破線で示す領域は、配線の下層に形成されるトランジスタの構造を分かり易くするためのものである。
Ｖｃｃ（電源電位）配線の積層方向の上方には、配線方向に沿って所定の間隔で、複数のボンディングパッドＢＰ１が配置され、Ｇｎｄ（基準電位）配線の積層方向の上方には、配線方向に沿って所定の間隔で、ボンディングパッドＢＰ２が配置されている。
ボンディングパッドＢＰ１およびボンディングパッドＢＰ２と内部回路ＩＣとの間には、Ｖｃｃ（電源電位）配線の下方の半導体層においてＰＭＯＳトランジスタｐＴｒで構成される回路、および、Ｇｎｄ（基準電位）配線の下方の半導体層においてＮＭＯＳトランジスタｎＴｒで構成される回路が接続されている。
ここで、本実施の形態においては、ボンディングパッドＢＰ１およびボンディングパッドＢＰ２が、平面視において、Ｖｃｃ（電源電位）配線およびＧｎｄ（基準電位）配線の延びる方向に沿って千鳥状に配置することにより、半導体装置のさらなる高集積化を可能としている。この点の詳細については、後述する。
さらに、図１の一点鎖線に囲まれ、ＰＭＯＳトランジスタｐＴｒ２つとＮＭＯＳトランジスタｎＴｒ２つで構成された出力インバータＩＮＶにおいては、ｎ番目の出力インバータＩＮＶのＮＭＯＳトランジスタｎＴｒ２つの上にボンディングパッドＢＰ２が配置され、ｎ＋１番目の出力インバータＩＮＶのＰＭＯＳトランジスタｐＴｒ２つの上にボンディングパッドＢＰ１が配置され、ｎ＋２番目の出力インバータＩＮＶのＮＭＯＳトランジスタｎＴｒ２つの上にボンディングパッドＢＰ２が配置され、以下ｎ＋ｋ番目の出力インバータまで繰り返される（ｎとｋとはそれぞれ整数）。
このように出力インバータＩＮＶにおいて、ＰＭＯＳトランジスタｐＴｒ２つの上にボンディングパッドＢＰ１が位置するのと、ＮＭＯＳトランジスタｎＴｒ２つの上にボンディングパッドＢＰ２が位置するのが繰り返されるように配置されることにより、複数の出力インバータＩＮＶを簡単にかつ小さな面積で配置が可能となり、レイアウトも容易になる。
図２から図１２は、本実施の形態における半導体装置の入出力部の構成を示す図である。そのうち、図２から図１０は、入出力部の配線層およびビア層の平面視におけるレイアウト図であり、図１１および図１２は、入出力部の断面図である。以下、これらの図を用いて、本実施の形態における半導体装置の構造を説明する。
ここで、図２から図１０のレイアウト図と、図１１および図１２のとの対応を説明する。図１１は、図２から図１０のレイアウト図の中に示すＡ−Ａ線矢視断面を示す図であり、図１２は、図２から図１０のレイアウト図の中に示すＢ−Ｂ線矢視断面を示す図である。
図２は、層間絶縁膜ＩＤ１０上の、第１メタル配線層ＭＬ１０，ＭＬ１１，ＭＬ１２，ＭＬ１５、および、層間絶縁膜ＩＤ１０を覆うパッシベーション膜ＰＶ１０の開口部ＢＰＯのレイアウトを示している。図３は、第２メタル配線層を覆う層間絶縁膜ＩＤ１０内の第１ビア層ＶＬ１０，ＶＬ１１，ＶＬ１２，ＶＬ１５のレイアウトを示している。図４は、層間絶縁膜ＩＤ２０上の、第２メタル配線層ＭＬ２０，ＭＬ２１，ＭＬ２２，ＭＬ２５のレイアウトを示している。
図５は、第３メタル配線層を覆う層間絶縁膜ＩＤ２０内の第２ビア層ＶＬ２１，ＶＬ２２，ＶＬ２５のレイアウトを示している。図６は、層間絶縁膜ＩＤ３０上の、第３メタル配線層ＭＬ３０，ＭＬ３１，ＭＬ３２，ＭＬ３５，ＭＬ３７のレイアウトを示している。図７は、第４メタル配線層を覆う層間絶縁膜ＩＤ３０内の第３ビア層ＶＬ３０，ＶＬ３１，ＶＬ３７のレイアウトを示している。図８は、層間絶縁膜ＩＤ４０上の、第４メタル配線層ＭＬ４０，ＭＬ４１，ＭＬ４２、ＭＬ４３のレイアウトを示している。
図９は、図１１および図１２に示す半導体層ＳＣを覆う層間絶縁膜ＩＤ４０内の第４ビア層ＶＬ４０，ＶＬ４１，ＶＬ４２，ＶＬ４５，ＶＬ４６，ＶＬ４７のレイアウトを示している。図１０は、半導体層ＳＣに設けられる活性領域ＳＲ，ＤＲ、および、半導体層ＳＣの上に設けられるポリシリコン電極層ＧＥ１，ＧＥ２のレイアウトを示している。
なお、図２から図１０において、レイアウト図の左側の部分は、内部回路ＩＣの形成領域であるが、簡単のためその部分の具体的なレイアウト図は図示していない。また、図１１および図１２の断面図には、Ｖｃｃ（電源電位）配線側の断面を示し、Ｇｎｄ（基準電位）配線側の断面の図示は省略している。
各メタル配線層の材料は一般的な配線材料でよく、たとえば、アルミニウム、銅、それらの合金（たとえば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）等が挙げられる。各ビア層も一般的なビア材料でよく、たとえば、タングステン、銅、それらの合金などが挙げられる。
また、説明の便宜を図るため、図２から図１２の各図におけるメタル配線およびビアには、その機能で区別したハッチングを施している。具体的には、電源ノード、グラウンド(基準電位）ノード、出力バッファの出力ノード、出力バッファの入力ノードの４つに区別している。また、図２から図１２においては、同一の要素には同一の参照符号を付している。
図２に示すように、第１メタル配線層ＭＬ１０，Ｍｌ１は出力バッファの出力ノードに設定され、第１メタル配線層ＭＬ１２は電源ノードに設定され、第１メタル配線層ＭＬ１５はグラウンドノードに設定されている。図３に示すように、第１ビア層ＶＬ１０は、出力バッファの出力ノードに設定され、第１ビア層ＶＬ１１は、出力バッファの出力ノードに設定され、第１ビア層ＶＬ１２は電源ノードに設定され、第１ビア層ＶＬ１５はグラウンドノードに設定されている。
また、この第１ビア層ＶＬ１０は、ライン状に複数配置されることにより、ストライプ状の形態を有している。第１ビア層ＶＬ１０は、半導体チップＣＰの外周縁に対して並行に延びる方向に設けられている（図１３および図１４参照）。第１ビア層ＶＬ１０のライン幅（Ｌ）は約０．２８μｍ、第１ビア層ＶＬ１０の間隔（Ｓ）は約０．６４μｍである。
図４に示すように、第２メタル配線層ＭＬ２０，Ｍ２１は出力バッファの出力ノードに設定され、第２メタル配線層ＭＬ２２は電源ノードに設定され、第２メタル配線層ＭＬ２５はグラウンドノードに設定されている。図５に示すように、第２ビア層ＶＬ２１は、出力バッファの出力ノードに設定され、第２ビア層ＶＬ２２は電源ノードに設定され、第２ビア層ＶＬ２５はグラウンドノードに設定されている。
図６に示すように、第３メタル配線層ＭＬ３０は電源ノードに設定され、第３メタル配線層ＭＬ３１は出力バッファの出力ノードに設定され、第３メタル配線層ＭＬ３２は電源ノードに設定され、第３メタル配線層ＭＬ３５，ＭＬ３７はグラウンドノードに設定されている。また、この第３メタル配線層ＭＬ３０はライン状に複数配置されることにより、ストライプ状の形態を有している。第３メタル配線層ＭＬ３０は半導体チップＣＰの外周縁に対して並行に延びる方向に設けられている。
第３メタル配線層ＭＬ３０のライン幅（Ｌ）が約０．３２μｍの場合、第３メタル配線層ＭＬ３０の間隔（Ｓ）は約０．２６μｍであり、第３メタル配線層ＭＬ３０のライン幅（Ｌ）が約２．３μｍの場合、第３メタル配線層ＭＬ３０の間隔（Ｓ）は約１．０５μｍである。第３メタル配線層ＭＬ３７のライン（Ｌ）／スペース（Ｓ）も同様である。
図７に示すように、第３ビア層ＶＬ３０は電源ノードに設定され、第３ビア層ＶＬ３１は出力バッファの出力ノードに設定され、第３ビア層ＶＬ３７はグラウンドノードに設定されている。図８に示すように、第４メタル配線層ＭＬ４０は出力バッファの出力ノードに設定され、第４メタル配線層ＭＬ４１は出力バッファの入力ノードに設定され、第４メタル配線層ＭＬ４２は電源ノードに設定され、第４メタル配線層ＭＬ４３はグラウンドノードに設定されている。また、第４メタル配線層ＭＬ４０，４１，４２，４３はライン状に複数配置されることにより、ストライプ状の形態を有している。
第４メタル配線層ＭＬ４０，４１，４２，４３は半導体チップＣＰの外周縁に対して交差する方向に添って設けられることから、第３メタル配線層ＭＬ３０が延びる方向と、第４メタル配線層ＭＬ４０，４１，４２，４３が延びる方向とは直交することとなる。なお、第４メタル配線層ＭＬ４１のみ、第４メタル配線層ＭＬ４１，４２，４３を取り囲むように環状に設けられている。第４メタル配線層ＭＬ４０，４１，４２，４３のライン幅（Ｌ）は約２．３μｍ、第４メタル配線層ＭＬ４０，４１，４２，４３の間隔（Ｓ）は約１．０５μｍである。
なお、第４メタル配線層ＭＬ４０（出力バッファの出力ノード）を中央の第４メタル配線層ＭＬ４２（電源ノード）を挟んで２本ずつに分割しているのは、一本の配線にした場合には、クラックの発生が高くなるためであり、クラックの発生を防止する観点から、２本に分割している。したがって、必要に応じて、３本以上に第４メタル配線層ＭＬ４０を分割させて、より効果的にクラックの発生を防止することも可能である。
図９に示すように、第４ビア層ＶＬ４０は出力バッファの出力ノードに設定され、第４ビア層ＶＬ４１は電源ノードに設定され、第４ビア層ＶＬ４２は出力バッファの入力ノードに設定され、第４ビア層ＶＬ４５は出力バッファの出力ノードに設定され、第４ビア層ＶＬ４６は出力バッファの入力ノードに設定され、第４ビア層ＶＬ４７はグラウンドノードに設定されている。
図１０に示すように、ＰＭＯＳトランジスタ形成領域においては、Ｐ型の活性領域ＤＲ（ドレイン）とＰ型の活性領域ＳＲ（ソース：Ｖｃｃ）が半導体層ＳＣに形成されている。また、ポリシリコンからなるゲート電極層ＧＥ１，ＧＥ２が、半導体チップＣＰの外周縁に対して交差する方向に添って設けられている。よって、ゲート電極層ＧＥ１，ＧＥ２が延びる方向は、第４メタル配線層ＭＬ４０，４１，４２，４３が延びる方向と並行となる。
また、ＮＭＯＳトランジスタ形成領域においても、Ｎ型の活性領域ＤＲ（ドレイン）とＮ型の活性領域ＳＲ（ソース：Ｖｃｃ）が半導体層ＳＣに形成されている。また、ポリシリコンからなるゲート電極層ＧＥ１１，ＧＥ１２が、半導体チップＣＰの外周縁に対して交差する方向に添って設けられている。よって、このゲート電極層ＧＥ１１，ＧＥ１２が延びる方向も、第４メタル配線層ＭＬ４０，４１，４２，４３が延びる方向と並行となる。
図１３は上記構造からなる半導体装置の半導体チップＣＰの外周領域における、４層配線構造における配線レイアウトを示す図であり、最も外側の領域に、Ｖｃｃ（電源電位）の第１、第２、第３メタル配線ＭＬ１２，２２，３２が配置され、次いで内側の領域に、Ｖｃｃ（電源電位）の第３メタル配線ＭＬ３０が配置され、次いで内側の領域に、Ｇｎｄ（基準電位）の第３メタル配線ＭＬ３７が配置され、次いで内側の領域に、Ｇｎｄ（基準電位）の第１、第２、第３メタル配線ＭＬ１５，２５，３５が配置されている。
以上、本実施の形態における半導体装置においては、半導体層ＳＣの上に位置する、第４メタル配線層ＭＬ４０，４１，４２，４３が延びる方向と、第４メタル配線層ＭＬ４０，４１，４２，４３の上に位置する第３配線層ＭＬ３０，３７が延びる方向とが直交するように設けられている。
これにより、上方に位置するボンディングパッドＢＰ１，ＢＰ２に外部から応力が加えられた場合であっても、下方に伝達された力は、互いに交差するように積層配置された第３配線層ＭＬ３０，３７および第４配線層ＭＬ４０，４１，４２，４３により、応力が全体に分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することを可能とする。
その結果、配線層が第１から第４の４層構造からなる半導体装置であっても、この４層構造の配線層の下に、ＰＭＯＳトランジスタ形成領域、および、ＮＭＯＳトランジスタ形成領域等の能動素子を配置させることができるため、半導体装置の高集積化を可能としている。また、製造プロセスにおいては特に追加の工程を発生させることはないため、半導体装置の製造コストの上昇を招くこともない。
また、本実施の形態においては、上層のメタル配線幅（Ｌ）と下層のメタル配線幅（Ｌ）とを比較した場合、下層のメタル配線幅（Ｌ）の方が太くなるように設けている。これは、上層側のメタル配線幅を狭くすることで、ボンディングパッドから加わる応力による撓み量を、上層側で大きく設定することで、能動素子から遠い上層側において応力を早い段階で吸収させることを可能としている。
さらに、本実施の形態においては、図１３および図１４に示すように、半導体チップＣＰの外周縁が延びる方向に沿って配置される環状の電源電位配線Ｖｃｃと、この電源電位配線Ｖｃｃの内側に配置される環状の基準電位配線Ｇｎｄとが設けられ、上記第３メタル配線層ＭＬ３０を電源電位配線Ｖｃｃとして用いる回路と、上記第３メタル配線層ＭＬ３７を基準電位配線Ｇｎｄとして用いる回路とを規定している。
これにより、電源電位配線Ｖｃｃの積層方向の上方に配置されるボンディングパッドＢＰ１の配置ピッチを、ボンディングパッドＢＰ１の大きさに基づき決定することができる。また、基準電位配線Ｇｎｄの積層方向の上方に配置されるボンディングパッドＢＰ２の配置ピッチについても、ボンディングパッドＢＰ２の大きさに基づき決定することができる。
その結果、図１４に示すように、Ｖｃｃ（電源電位）配線およびＧｎｄ（基準電位）配線の延びる方向に沿って、ボンディングパッドＢＰ１，ＢＰ２を平面視において千鳥状に配置することが可能となり、半導体装置のさらなる高集積化を可能としている。
また、第４メタル配線層を第３メタル配線層に対して直交させることで、電源電位配線Ｖｃｃとして用いる回路と基準電位配線Ｇｎｄとして用いる回路との接続において、ボンディングパッドの周りに引き出すことなく、ボンディングパッドの下方領域において、ストレートに両回路を接続させることが可能となり、この点からも、半導体装置の高集積化の実現を可能としている。
なお、上記実施の形態においては、最も好ましい一例として、全ての配線層が実配線として機能する４層配線構造からなる半導体装置の場合について適用したが、間の層に実配線として用いないダミー配線が設けられるような、配線層が５層以上の場合であっても、能動素子が形成される半導体層の直上のメタル配線層（本実施の形態の第４メタル配線層）とその上のメタル配線層（本実施の形態の第３メタル配線層）とを直交するように設けることで、上方に位置するボンディングパッドに外部から応力が加えられた場合であっても、下方に伝達された力は互いに交差するように積層配置された上側のメタル配線層と下側のメタル配線層により、応力が全体に分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することが可能である。
（実施の形態２）
図１５から図１７を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、実施の形態１の場合と同様に、高集積化を図るため、ボンディングパッドの下方の領域を有効利用するようにしたものであり、ボンディングパッドの下方の構造の具体的なレイアウトを説明している。実施の形態１と同一の要素には同一の参照符号を付し重複する説明は繰りかえさないこととし、本実施の形態における半導体装置の特徴的構成についてのみ、以下詳細に説明する。
なお、図１５、入出力部の配線層およびビア層の平面視におけるレイアウト図であり、図１６は、図１５のレイアウト図の中に示すＡ−Ａ線矢視断面を示す図であり、図１７は、図１５のレイアウト図の中に示すＢ−Ｂ線矢視断面を示す図である。
本実施の形態における半導体装置においては、ボンディングパッドＢＰ１を構成する第１メタル配線層ＭＬ１０と、第１ビア層ＶＬ１０との間に、パッシベーション膜ＰＶ１０に設けられた開口部ＢＰＯの面積よりも大きく、第１メタル配線層ＭＬ１０よりも硬度が大きい支持パッドＷＰ１０が設けられている。支持パッドＷＰ１０の具体的な材料としては、第１メタル配線層ＭＬ１０にアルミニウム、銅、それらの合金（たとえば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等）等を用いた場合には、これらの材料よりも硬度が大きいタングステンが用いられる。
上記のように、支持パッドＷＰ１０を設けることで、ボンディングパッドＢＰ１に外部から応力が加えられた場合には、まず、支持パッドＷＰ１０により応力を受け、支持パッドＷＰ１０のほぼ全体に力が分散された後に、さらに下層に位置する第１ビア層ＶＬ１０等に分散されることになる。その結果、より効果的に、応力が全体に分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することが可能である。
なお、上記支持パッドＷＰ１０を設ける構造として、実施の形態１に示す４層配線構造「半導体層の直上のメタル配線層（第４メタル配線層）とその上のメタル配線層（第３メタル配線層）とを直交させる構成」に適用した場合について説明しているが、この構造に限定されるものではない。
実施の形態１の直交構造を採用しない、配線層が５層以上の場合であっても、ボンディングパッドＢＰ１を構成する第１メタル配線層ＭＬ１０と、第１ビア層ＶＬ１０との間に、パッシベーション膜ＰＶ１０に設けられた開口部ＢＰＯの面積よりも大きく、第１メタル配線層ＭＬ１０よりも硬度が大きい支持パッドＷＰ１０を設けることで、ボンディングパッドＢＰ１に加わる応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化の抑制を期待することができる。
なお、ボンディングパッドＢＰ１に支持パッドＷＰ１０を設ける場合について説明したが、ボンディングパッドＢＰ２に支持パッドを設ける場合であっても、同様の作用効果を得ることが可能である。
（実施の形態３）
図１８から図２０を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、実施の形態１の場合と同様に、高集積化を図るため、ボンディングパッドの下方の領域を有効利用するようにしたものであり、ボンディングパッドの下方の構造の具体的なレイアウトを説明している。実施の形態１と同一の要素には同一の参照符号を付し重複する説明は繰りかえさないこととし、本実施の形態における半導体装置の特徴的構成についてのみ、以下詳細に説明する。
なお、図１８は、入出力部の配線層およびビア層の平面視におけるレイアウト図であり、図１９は、図１８のレイアウト図の中に示すＡ−Ａ線矢視断面を示す図であり、図２０は、図１８のレイアウト図の中に示すＢ−Ｂ線矢視断面を示す図である。
本実施の形態における半導体装置は、ボンディングパッドＢＰ１から半導体層ＳＣの間に、平面視の同一箇所において、第１メタル配線層ＭＬ１０と第２メタル配線層ＭＬ２０との間、第２配線層ＭＬ２０と第３配線層ＭＬ３０との間、第３配線層ＭＬ３０と第４配線層ＭＬ４０との間、第４配線層ＭＬ４０とゲート電極層ＧＥ１との間を支持する支柱構造ＣＬ−ＶＩＡが設けられている。
具体的な支柱構造ＣＬ−ＶＩＡとしては、第１メタル配線層ＭＬ１０と第２メタル配線層ＭＬ２０との間に、第１ビア層と同一の製造工程で設けられた支柱ＣＬ１０が配設されている。また、第３メタル配線層ＭＬ３０と同一の製造工程で設けられた土台ＢＬ１０が設けられ、この土台ＢＬ１０と第２メタル配線層ＭＬ２０との間に第２ビア層と同一の製造工程で設けられた支柱ＣＬ２０が配設されている。
また、第４メタル配線層ＭＬ４０と同一の製造工程で設けられた土台ＢＬ２０が設けられ、この土台ＢＬ２０と第３メタル配線層ＭＬ３０との間に第３ビア層と同一の製造工程で設けられた支柱ＣＬ３０が配設されている。また、ゲート電極層ＧＥ１と同一の製造工程で設けられた土台ＢＬ３０が設けられ、この土台ＢＬ３０と第４メタル配線層ＭＬ４０との間に第４ビア層と同一の製造工程で設けられた支柱ＣＬ４０が配設されている。
また、本実施の形態においては、図１８のレイアウト図に示すように、上記構成からなる支柱構造ＣＬ−ＶＩＡが、ボンディングパッドＢＰ１の四隅近傍領域に配置されている。さらに、半導体層ＳＣの上に位置する支柱ＣＬ３０は、半導体層ＳＣに設けられた素子分離領域ＳＴＩの上に位置するように配設されている。
上記のように、支柱構造ＣＬ−ＶＩＡを採用することで、ボンディングパッドＢＰ１に外部から応力が加えられた場合には、まず、支柱構造ＣＬ−ＶＩＡに力を分散させた後に、下層の半導体層ＳＣに力を逃がすことが可能となる。その結果、より効果的に、応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することが可能である。
なお、上記支柱構造ＣＬ−ＶＩＡを設ける構造として、実施の形態１に示す４層配線構造「半導体層の直上のメタル配線層（第４メタル配線層）とその上のメタル配線層（第３メタル配線層）とを直交させる構成」に適用した場合について説明しているが、この構造に限定されるものではない。
実施の形態１に示すメタル配線の直交構造を採用しない、配線層が５層以上の場合であっても、ボンディングパッドＢＰ１と半導体層ＳＣの間に上記支柱構造ＣＬ−ＶＩＡを設けることで、ボンディングパッドＢＰ１に加わる応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化の抑制を期待することができる。
また、支柱構造ＣＬ−ＶＩＡを、ボンディングパッドＢＰ１の四隅に設ける場合について説明したが、少なくとも１箇所以上に支柱構造を設けることで、ボンディングパッドＢＰ１に加わった力を半導体層ＳＣに逃がすことが可能である。
また、支柱構造ＣＬ−ＶＩＡとして、土台ＢＬ１０および土台ＢＬ２０を別途設ける構成を採用しているが、これは、メタル配線パターンとの関係に基づくもので、支柱構造ＣＬ−ＶＩＡの下方位置にメタル配線が位置している場合（図１９において第２メタル配線ＭＬ２０）には、そのメタル配線をそのまま土台として用いることができる。また、素子分離領域ＳＴＩ上に支柱構造ＣＬ−ＶＩＡを配置した場合について説明しているが、レイアウトの制限を受ける場合は、支柱構造ＣＬ−ＶＩＡを素子分離領域ＳＴＩ上に設けなくてもかまわない。
（実施の形態４）
図２１から図２３を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、実施の形態１の場合と同様に、高集積化を図るため、ボンディングパッドの下方の領域を有効利用するようにしたものであり、ボンディングパッドの下方の構造の具体的なレイアウトを説明している。
より具体的には、上記実施の形態２に示す支持パッドＷＰ１０を設ける構成と、上記実施の形態３に示す支柱構造ＣＬ−ＶＩＡとを組み合わせたものである。したがって、実施の形態１から３と同一の要素には同一の参照符号を付し重複する説明は繰りかえさないこととし、本実施の形態における半導体装置の特徴的構成についてのみ、以下詳細に説明する。
なお、図２１、入出力部の配線層およびビア層の平面視におけるレイアウト図であり、図２２は、図２１のレイアウト図の中に示すＡ−Ａ線矢視断面を示す図であり、図２３は、図２１のレイアウト図の中に示すＢ−Ｂ線矢視断面を示す図である。
本実施の形態における半導体装置においては、支持パッドＷＰ１０と半導体層ＳＣとの間において、支柱構造ＣＬ−ＶＩＡを設けている。これにより、ボンディングパッドＢＰ１に外部から応力が加えられた場合には、まず、支持パッドＷＰ１０により応力を受け、この支持パッドＷＰ１０から支柱構造ＣＬ−ＶＩＡに力を分散させた後に、下層の半導体層ＳＣに力を逃がすことが可能となる。その結果、より効果的に、応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化を最小限に抑制することが可能である。
なお、上記支持パッドＷＰ１０および上記支柱構造ＣＬ−ＶＩＡを設ける構造として、実施の形態１に示す４層配線構造「半導体層の直上のメタル配線層（第４メタル配線層）とその上のメタル配線層（第３メタル配線層）とを直交させる構成」に適用した場合について説明しているが、この構造に限定されるものではない。
実施の形態１に示すメタル配線の直交構造を採用しない、配線層が５層以上の場合であっても、ボンディングパッドＢＰ１と半導体層ＳＣの間に上記支柱構造ＣＬ−ＶＩＡを設けることで、ボンディングパッドＢＰ１に加わる応力が分散され、特定箇所への応力集中を緩和し、半導体装置の強度劣化の抑制を期待することができる。
また、支柱構造ＣＬ−ＶＩＡを、支持パッドＷＰ１０の四隅に設ける場合について説明したが、少なくとも１箇所以上に支柱構造を設けることで、支持パッドＷＰ１０に加わった力を半導体層ＳＣに逃がすことが可能である。
また、支柱構造ＣＬ−ＶＩＡとして、土台ＢＬ１０および土台ＢＬ２０を別途設ける構成を採用しているが、これは、メタル配線パターンとの関係に基づくもので、支柱構造ＣＬ−ＶＩＡの下方位置にメタル配線が位置している場合（図１９において第２メタル配線ＭＬ２０）には、そのメタル配線をそのまま土台として用いることができる。また、素子分離領域ＳＴＩ上に支柱構造ＣＬ−ＶＩＡを配置した場合について説明しているが、レイアウトの制限を受ける場合は、支柱構造ＣＬ−ＶＩＡを素子分離領域ＳＴＩ上に設けなくてもかまわない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、ボンディングパッドを備える半導体装置であれば広く適用可能であり、半導体装置の強度劣化の抑制、および、半導体装置の高集積化の実現を可能とする。
この発明に基づいた実施の形態１における半導体装置の入出力部の回路図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第１メタル配線層およびボンディングパッド開口部のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第１ビア層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第２メタル配線層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第２ビア層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第３メタル配線層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第３ビア層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第４メタル配線層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の第４ビア層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の活性領域およびポリシリコン電極層のレイアウト図である。 この発明に基づいた実施の形態１における半導体装置の入出力部の断面図（Ａ−Ａ線矢視断面）である。 この発明に基づいた実施の形態１における半導体装置の入出力部の断面図（Ｂ−Ｂ線矢視断面）である。 この発明に基づいた実施の形態１における半導体装置の入出力部の配線レイアウト図である。 この発明に基づいた実施の形態１における半導体チップの配線レイアウト図である。 この発明に基づいた実施の形態２における半導体装置の入出力部の配線レイアウト図である。 この発明に基づいた実施の形態２における半導体装置の入出力部の断面図（Ａ−Ａ線矢視断面）である。 この発明に基づいた実施の形態２における半導体装置の入出力部の断面図（Ｂ−Ｂ線矢視断面）である。 この発明に基づいた実施の形態３における半導体装置の入出力部の配線レイアウト図である。 この発明に基づいた実施の形態３における半導体装置の入出力部の断面図（Ａ−Ａ線矢視断面）である。 この発明に基づいた実施の形態３における半導体装置の入出力部の断面図（Ｂ−Ｂ線矢視断面）である。 この発明に基づいた実施の形態４における半導体装置の入出力部の配線レイアウト図である。 この発明に基づいた実施の形態４における半導体装置の入出力部の断面図（Ａ−Ａ線矢視断面）である。 この発明に基づいた実施の形態４における半導体装置の入出力部の断面図（Ｂ−Ｂ線矢視断面）である。
符号の説明
ＢＬ１０，ＢＬ２０，ＢＬ３０ 土台、ＢＰ１，ＢＰ２ ボンディングパッド、ＢＰＯ 開口部、ＣＬ−ＶＩＡ 支柱構造、ＣＬ１０，ＣＬ２０，ＣＬ３０，ＣＬ４０ 支柱、ＣＰ 半導体チップ、ＧＥ１，ＧＥ２ ポリシリコン電極層、ＩＣ 内部回路、ＩＤ１０，ＩＤ２０，ＩＤ３０，ＩＤ４０ 層間絶縁膜、ＭＬ１０，ＭＬ１１，ＭＬ１２，ＭＬ１５ 第１メタル配線層、ＭＬ２０，ＭＬ２１，ＭＬ２２，ＭＬ２５ 第２メタル配線層、ＭＬ３０，ＭＬ３１，ＭＬ３２，ＭＬ３５，ＭＬ３７ 第３メタル配線層、ＭＬ４０，ＭＬ４１，ＭＬ４２ 第４メタル配線層、ｎＴｒ ＮＭＯＳトランジスタ、ＰＶ１０ パッシベーション膜、ｐＴｒ ＰＭＯＳトランジスタ、ＳＣ 半導体層、ＳＲ，ＤＲ 活性領域、ＶＬ１０，ＶＬ１１，ＶＬ１２，ＶＬ１５ 第１ビア層、ＶＬ２１，ＶＬ２２，ＶＬ２５ 第２ビア層、ＶＬ３０，ＶＬ３１，ＶＬ３７ 第３ビア層、ＶＬ４０，ＶＬ４１，ＶＬ４２，ＶＬ４７ 第４ビア層、ＷＰ１０ 支持パッド。

Claims (8)

  1. 表面保護膜に設けられた開口部から露出するボンディングパッドを含む第１配線層と、
    前記第１配線層の下に設けられた第１ビア層と、
    前記第１ビア層の下に設けられた第２配線層と、
    前記第２配線層の下に設けられた第２ビア層と、
    前記第２ビア層の下に設けられ、ストライプ状に配置された第３配線層と、
    前記第３配線層の下に設けられた第３ビア層と、
    前記第３ビア層の下に設けられ、ストライプ状に配置された第４配線層と、
    前記第４配線層の下に設けられた第４ビア層と、
    前記第４ビア層の下に設けられた半導体層と、
    が積層配置され、
    前記第３配線層が延びる方向と、前記第４配線層が延びる方向とが直交するように設けられた、半導体装置。
  2. 前記第１配線層、前記第１ビア層、前記第２配線層、前記第２ビア層、前記第３配線層、前記第３ビア層、前記第４配線層、前記第４ビア層、および、前記半導体層は、平面視において矩形形状の半導体チップ上に積層配置され、
    前記第１ビア層は、ストライプ状に配置されるとともに、前記半導体チップの外周縁に対して並行に設けられ、
    前記第３配線層は、前記半導体チップの外周に対して並行に設けられ、
    前記半導体層の上には、ゲート電極層がストライプ状に配置され、
    前記ゲート電極層が延びる方向は、前記第４配線層が延びる方向と並行に設けられた、請求項１に記載の半導体装置。
  3. 前記第１ビア層の線幅は、前記第３配線層の線幅よりも小さく設けられ、
    前記第３配線層の線幅は、前記第４配線層の線幅以下となるように設けられた、請求項２に記載の半導体装置。
  4. 前記ボンディングパッドを構成する第１配線層と前記第１ビア層との間には、前記表面保護膜に設けられた前記開口部の面積よりも大きく、前記第１配線層よりも硬度が大きい支持パッドが設けられた、請求項１から３のいずれかに記載の半導体装置。
  5. 前記ボンディングパッドの下方から前記ゲート電極層の上方の間には、平面視の同一箇所において、前記第１配線層と前記第２配線層との間、前記第２配線層と前記第３配線層との間、前記第３配線層と前記第４配線層との間、前記第４配線層と前記ゲート電極層との間を支持する支柱構造が設けられた、請求項２から４のいずれかに記載の半導体装置。
  6. 前記支柱構造は、前記ボンディングパッドの四隅近傍領域に配置される、請求項５に記載の半導体装置。
  7. 前記支柱構造を支持する前記ゲート電極層の下面には、前記半導体層に設けられた素子分離領域が位置する、請求項５または６に記載の半導体装置。
  8. 前記半導体チップには、外周縁に沿って配置される環状の電源電位配線と、この電源電位配線の内側に配置される環状の基準電位配線とが設けられ、
    前記第３配線層を前記電源電位配線として用いる回路と、前記第３配線層を前記基準電位配線として用いる回路とが規定され、
    前記電源電位配線および前記基準電位配線の積層方向の上方において、前記ボンディングパッドが平面視において千鳥状に配置される、請求項２から７のいずれかに記載の半導体装置。
JP2007314914A 2007-12-05 2007-12-05 半導体装置 Pending JP2009141064A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007314914A JP2009141064A (ja) 2007-12-05 2007-12-05 半導体装置
US12/327,344 US7911063B2 (en) 2007-12-05 2008-12-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007314914A JP2009141064A (ja) 2007-12-05 2007-12-05 半導体装置

Publications (1)

Publication Number Publication Date
JP2009141064A true JP2009141064A (ja) 2009-06-25

Family

ID=40720795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007314914A Pending JP2009141064A (ja) 2007-12-05 2007-12-05 半導体装置

Country Status (2)

Country Link
US (1) US7911063B2 (ja)
JP (1) JP2009141064A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039001A (ja) * 2010-08-10 2012-02-23 Renesas Electronics Corp 半導体装置
KR20120123889A (ko) * 2011-05-02 2012-11-12 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법
WO2014097524A1 (ja) * 2012-12-21 2014-06-26 パナソニック株式会社 半導体装置
JP2017054875A (ja) * 2015-09-08 2017-03-16 セイコーエプソン株式会社 半導体装置及びそれを用いた電子機器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585491B1 (ko) * 2009-10-29 2016-01-15 삼성전자주식회사 도전 패턴 구조물 및 그 제조 방법
JP5802534B2 (ja) * 2011-12-06 2015-10-28 株式会社東芝 半導体装置
KR101923120B1 (ko) * 2012-03-21 2018-11-28 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
WO2020039574A1 (ja) * 2018-08-24 2020-02-27 キオクシア株式会社 半導体装置およびその製造方法
US10867917B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, associated method and layout

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577017B1 (en) * 1994-12-07 2003-06-10 Quick Logic Corporation Bond pad having vias usable with antifuse process technology
JP2003338541A (ja) * 2002-05-20 2003-11-28 Fujitsu Ltd 半導体装置
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法
JP2007081044A (ja) * 2005-09-13 2007-03-29 Renesas Technology Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095916A (ja) 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP4005958B2 (ja) 2002-09-03 2007-11-14 株式会社東芝 半導体装置
TWI233145B (en) * 2002-09-03 2005-05-21 Toshiba Corp Semiconductor device
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP2005235809A (ja) 2004-02-17 2005-09-02 Renesas Technology Corp Ｉｃチップ
JP2005243907A (ja) 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
JP2005285971A (ja) * 2004-03-29 2005-10-13 Nec Electronics Corp 半導体装置
JP4682622B2 (ja) 2005-01-11 2011-05-11 セイコーエプソン株式会社 半導体装置
JP2006339406A (ja) 2005-06-02 2006-12-14 Renesas Technology Corp 半導体装置
JP4671814B2 (ja) * 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577017B1 (en) * 1994-12-07 2003-06-10 Quick Logic Corporation Bond pad having vias usable with antifuse process technology
JP2003338541A (ja) * 2002-05-20 2003-11-28 Fujitsu Ltd 半導体装置
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2005142553A (ja) * 2003-10-15 2005-06-02 Toshiba Corp 半導体装置
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法
JP2007081044A (ja) * 2005-09-13 2007-03-29 Renesas Technology Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039001A (ja) * 2010-08-10 2012-02-23 Renesas Electronics Corp 半導体装置
KR20120123889A (ko) * 2011-05-02 2012-11-12 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법
KR101881861B1 (ko) * 2011-05-02 2018-07-25 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법
WO2014097524A1 (ja) * 2012-12-21 2014-06-26 パナソニック株式会社 半導体装置
US9245845B2 (en) 2012-12-21 2016-01-26 Panasonic intellectual property Management co., Ltd Semiconductor device
JP6043970B2 (ja) * 2012-12-21 2016-12-14 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017054875A (ja) * 2015-09-08 2017-03-16 セイコーエプソン株式会社 半導体装置及びそれを用いた電子機器

Also Published As

Publication number Publication date
US20090146313A1 (en) 2009-06-11
US7911063B2 (en) 2011-03-22

Similar Documents

Publication Publication Date Title
JP2009141064A (ja) 半導体装置
JP5064431B2 (ja) 集積回路のシールリング構造
TWI496225B (zh) Semiconductor integrated circuit device
JP6841634B2 (ja) 電子部品
JP5607994B2 (ja) 半導体集積回路装置およびその製造方法
JP5097096B2 (ja) 半導体集積回路
JP6333672B2 (ja) 半導体装置
JP2005223245A (ja) 半導体装置
JP2006049846A (ja) 半導体装置
JP2005236277A (ja) 半導体集積回路
JP2006339406A (ja) 半導体装置
JP2004172583A (ja) 半導体装置
WO2016063459A1 (ja) 半導体集積回路装置
JP2006202866A (ja) 半導体装置
JP2011129722A (ja) 半導体装置
JP4682622B2 (ja) 半導体装置
JP6836418B2 (ja) 半導体装置
JP6706520B2 (ja) 半導体集積回路チップ及び半導体集積回路ウェーハ
US7666712B2 (en) Design of BEOL patterns to reduce the stresses on structures below chip bondpads
JP2012039001A (ja) 半導体装置
JP5604602B2 (ja) 半導体集積回路装置
JP5564557B2 (ja) 半導体装置
JP5299410B2 (ja) 半導体装置
JP2005012209A (ja) 半導体装置の信号バスラインレイアウト構造及びその方法
JP2007281147A (ja) Ｃｍｏｓ半導体集積回路装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100602

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130528