TW202224161A - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種半導體裝置及其製造方法，其於記憶體孔或狹縫等之蝕刻步驟中，既能抑制記憶體孔或狹縫下方之源極層之電弧，又能減少製造步驟及製造成本。  本實施方式之半導體裝置具備相互以絕緣狀態積層之複數個第1電極膜。複數個半導體構件於複數個第1電極膜之積層體內，於該複數個第1電極膜之積層方向上延伸。複數個電荷蓄積構件設置於複數個第1電極膜與複數個半導體構件之間。第1導電膜具有第1面，且於第1面上共通連接於複數個半導體構件。第1絕緣膜設置於上述第1導電膜之與第1面為相反側之第2面上。接點設置於第1絕緣膜內，連接於第1導電膜。第2導電膜設置於第1絕緣膜上，連接於接點。

Description

半導體裝置及其製造方法
本實施方式係關於一種半導體裝置及其製造方法。
存在一種情形，即於NAND(Not AND，反及)型快閃記憶體等半導體裝置中，於CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路之上方設置記憶胞陣列以實現微細化。於此情形時，記憶胞陣列之共通源極層亦位於CMOS電路之上方。上述源極層有於形成貫通記憶胞陣列之記憶體孔或狹縫之蝕刻步驟中會蓄積電荷而引發電弧之虞。為了抑制此種電弧，於半導體晶圓加工過程中，源極層係與設置於切割區域之導電層局部連接，將電荷經由源極層與導電層之間之連接部分向地線釋放。
但，上述連接部分必須於形成記憶體孔或狹縫後進行分斷，為此需要追加微影步驟及蝕刻步驟。因此會造成半導體裝置之製造步驟增加及製造成本增加。
實施方式提供一種半導體裝置及其製造方法，於半導體製造過程之蝕刻步驟中，既能抑制位於記憶胞陣列之下之源極層之電弧，又能減少製造步驟及製造成本。
實施方式之半導體裝置具備相互以絕緣狀態積層之複數個第1電極膜。複數個半導體構件於複數個第1電極膜之積層體內於該複數個第1電極膜之積層方向上延伸。複數個電荷蓄積構件設置於複數個第1電極膜與複數個半導體構件之間。第1導電膜具有第1面，且於第1面上共通連接於複數個半導體構件。第1絕緣膜設置於上述第1導電膜之與第1面為相反側之第2面上。接點設置於第1絕緣膜內，連接於第1導電膜。第2導電膜設置於第1絕緣膜上，連接於接點。
上述半導體裝置較佳具備設置於積層體下方之半導體元件。
又，以半導體元件及積層體較佳均設置於第1導電膜之第1面側。
又，上述半導體裝置較佳具備：第2絕緣膜，其被覆積層體；第1配線，其連接於半導體構件，埋入第2絕緣膜內且於第2絕緣膜之表面露出；第3絕緣膜，其被覆半導體元件；及第2配線，其連接於半導體元件，埋入第3絕緣膜內且於第3絕緣膜之表面露出；且第1配線與第2配線與第2絕緣膜及第3絕緣膜之貼合面於大致同一平面接合。
又，複數個半導體構件較佳於複數個半導體構件之一端共通連接於第1導電膜。
一實施方式之半導體裝置之製造方法係於第1基板上形成第1絕緣膜，形成貫通第1絕緣膜且連接於第1基板之接點，於接點上形成第1導電膜，於第1導電膜之上方交替積層複數個積層絕緣膜與複數個犧牲膜而形成積層體，形成於積層方向上貫通積層體且到達第1導電膜之複數個孔，於複數個孔內形成電荷蓄積構件及半導體構件，將複數個犧牲膜置換為第1電極膜，形成相互以絕緣狀態積層之複數個第1電極膜之積層體，將第1基板從第1絕緣膜去除而使接點露出，於第1絕緣膜及接點上形成第2導電膜。
又，一實施方式之半導體裝置之製造方法係於第1基板上形成第1絕緣膜，於第1絕緣膜上形成第1導電膜，形成貫通第1絕緣膜而將第1導電膜與第1基板電性連接之接點，於第1導電膜之上方交替積層複數個積層絕緣膜與複數個犧牲膜而形成積層體，形成於積層方向上貫通積層體且到達第1導電膜之複數個孔，於複數個孔內形成電荷蓄積構件及半導體構件，將複數個犧牲膜置換為第1電極膜，形成相互以絕緣狀態積層之複數個第1電極膜之積層體，將第1基板從第1絕緣膜去除而使接點露出，於第1絕緣膜及接點上形成第2導電膜。
根據實施方式，於半導體製造過程之蝕刻步驟中，既能抑制位於記憶胞陣列之下之源極層之電弧，又能減少製造步驟及製造成本。
以下，參照附圖來說明本發明之實施方式。本實施方式並不限定本發明。於以下之實施方式中，基板30之上下方向表示以設置半導體元件之面為上或下時之相對方向，有時會與遵循重力加速度之上下方向不同。附圖係模式圖或概念圖，各部分之比率等未必與實際情形相同。於說明書與附圖中，對於與上文中關於已出現附圖所敍述之要素相同之要素標註相同符號，並適當省略詳細說明。
(第1實施方式)  圖1係表示第1實施方式之半導體裝置1之構成例之剖視圖。以下，將積層體20之積層方向設為Z方向。將與Z方向交叉例如正交之1個方向設為Y方向。將與Z及Y方向分別交叉例如正交之1個方向設為X方向。
半導體裝置1具備具有記憶胞陣列之記憶體晶片2及具有CMOS電路之控制器晶片3。記憶體晶片2與控制器晶片3於貼合面B1上貼合，且經由於貼合面上接合之配線而相互電性連接。圖1中，示出於控制器晶片3上搭載有記憶體晶片2之狀態。
控制器晶片3具備基板30、CMOS電路31、通孔32、配線33、34、及層間絕緣膜35。
基板30例如為矽基板等半導體基板。CMOS電路31包含設置於基板30上之電晶體。於基板30上，亦可形成除CMOS電路31以外之電阻元件、電容元件等半導體元件。
通孔32將CMOS電路31與配線33之間或者配線33與配線34之間電性連接。配線33、34於層間絕緣膜35內構成多層配線構造。配線34埋入層間絕緣膜35內，露出於與層間絕緣膜35之表面大致同一平面。配線33、34電性連接於CMOS31等。通孔32、配線33、34使用例如銅、鎢等低電阻金屬。層間絕緣膜35被覆CMOS電路31、通孔32、配線33、34加以保護。層間絕緣膜35使用例如氧化矽膜等絕緣膜。
記憶體晶片2具備積層體20、柱狀部CL、狹縫ST、源極層BSL、層間絕緣膜25、絕緣膜26、接點27、及導電膜41、42。
積層體20設置於CMOS電路31之上方，相對於基板30位於Z方向。積層體20係沿著Z方向交替積層複數個電極膜21及複數個絕緣膜22而構成。電極膜21使用例如鎢等導電性金屬。絕緣膜22使用例如矽氧化物等絕緣膜。絕緣膜22將電極膜21彼此絕緣。即，複數個電極膜21相互以絕緣狀態積層。電極膜21及絕緣膜22各自之積層數任意。絕緣膜22可為例如多孔絕緣膜或氣隙。
積層體20之Z方向上端及下端之1個或複數個電極膜21分別作為源極側選擇閘極SGS及汲極側選擇閘極SGD發揮功能。源極側選擇閘極SGS與汲極側選擇閘極SGD之間之電極膜21作為字元線WL發揮功能。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體之閘極電極。源極側選擇閘極SGS設置於積層體20之上部區域。汲極側選擇閘極SGD設置於積層體20之下部區域。上部區域係指積層體20之靠近控制器晶片3之側之區域，下部區域係指積層體20之遠離控制器晶片3之側(靠近導電膜41、42之側)之區域。
半導體裝置1具有串聯連接於源極側選擇電晶體與汲極側選擇電晶體之間之複數個記憶胞MC。源極側選擇電晶體、記憶胞MC及汲極側選擇電晶體串聯連接而成之構造被稱為“記憶體串”或“NAND串”。記憶體串例如經由通孔28連接於位元線BL。位元線BL係設置於積層體20之下方且於X方向(圖1之紙面方向)上延伸之配線23。
於積層體20內，設有複數個柱狀部CL。柱狀部CL於積層體20內以於積層體20之積層方向(Z方向)上貫通該積層體20之方式延伸，從連接於位元線BL之通孔28設置至源極層BSL。關於柱狀部CL之內部構成，將於下文中予以敍述。再者，於本實施方式中，柱狀部CL具有高縱橫比，因此於Z方向上分兩段形成。但，柱狀部CL亦可呈1段形成。
又，於積層體20內，設有複數個狹縫ST。狹縫ST於X方向上延伸，且於積層體20之積層方向(Z方向)上貫通該積層體20。於狹縫ST內，填充有氧化矽膜等絕緣膜，且絕緣膜構成為板狀。狹縫ST將積層體20之電極膜21電性分離。
於積層體20之上，介隔絕緣膜設有源極層BSL。源極層BSL與積層體20對應設置。源極層BSL具有第1面F1，且於第1面F1之相反側具有第2面F2。於源極層BSL之第1面F1側，設有積層體20，於第2面F2側，設有絕緣膜26、接點27及導電膜41、42。源極層BSL共通連接於複數個柱狀部CL之一端，對位於同一記憶胞陣列2m之複數個柱狀部CL賦予共通之源極電位。即，源極層BSL作為記憶胞陣列2m之共通源極電極發揮功能。源極層BSL使用例如摻雜多晶矽等導電性材料。導電膜41、42使用例如銅、鋁或鎢等低電阻金屬。絕緣膜26使用例如氮化矽膜等絕緣膜。再者，2s係為了將接點連接於各電極膜21而設置之電極膜21之階梯部分。關於階梯部分2s，於下文中參照圖2進行說明。
於絕緣膜26內，設有接點27。接點27設置於源極層BSL與導電膜41、42之間，將源極層BSL與導電膜41、42之間電性連接。接點27較佳為於積層體20之上於積層體20之X-Y面內大致均等地配置。藉此，於形成柱狀部CL或狹縫ST時，從位於積層體20之任意位置之柱狀部CL或狹縫ST至基板(圖8之50)為止之電阻值大致均等地降低，形成柱狀部CL或狹縫ST時產生之電荷容易流向源極層BSL。其有助於在形成柱狀部CL或狹縫ST時抑制電弧。
本實施方式中，記憶體晶片2與控制器晶片3個別地形成，於貼合面B1貼合。因此，於記憶體晶片2內，未設有CMOS電路31。又，於控制器晶片3內，未設有積層體20(即，記憶胞陣列2m)。CMOS電路31及積層體20均位於源極層BSL之第1面F1側。CMOS電路31位於存在導電膜41、42之第2面F2側之相反側。因此，如圖12所示，於記憶體晶片2之製造步驟中，於源極層BSL與基板50之間，未設有CMOS電路。藉此，可於積層體20正下方之源極層BSL與基板50之間設置接點27。再者，接點27之個數並無特別限定。
導電膜41、42設置於絕緣膜26及接點27上，共通地電性連接於接點27。導電膜41、42可將來自半導體裝置1外部之源極電位經由接點27施加給源極層BSL。接點27在相對於Z方向垂直之面(X-Y面)內，與積層體20及源極層BSL對應而大致均等地配置。藉此，源極電位可大致均等地施加給源極層BSL。
於積層體20之下方，設有通孔28、配線23、24。配線23、24於層間絕緣膜25內構成多層配線構造。配線24埋入層間絕緣膜25內，且露出於與層間絕緣膜25之表面大致同一平面。配線23、24電性連接於柱狀部CL之半導體主體210等。通孔28、配線23、24使用例如銅、鎢等低電阻金屬。層間絕緣膜25被覆積層體20、通孔28、配線23、24加以保護。層間絕緣膜25使用例如氧化矽膜等絕緣膜。
層間絕緣膜25與層間絕緣膜35於貼合面B1上貼合，配線24與配線34亦於貼合面B1上呈大致同一平面接合。藉此，記憶體晶片2與控制器晶片3經由配線24、34電性連接。
圖2係表示積層體20之模式俯視圖。積層體20包含階梯部分2s及記憶胞陣列2m。階梯部分2s設置於積層體20之緣部。記憶胞陣列2m被階梯部分2s夾隔或包圍。狹縫ST從積層體20一端之階梯部分2s經過記憶胞陣列2m設置至積層體20另一端之階梯部分2s。狹縫SHE至少設置於記憶胞陣列2m。狹縫SHE比狹縫ST淺，與狹縫ST大致平行地延伸。狹縫SHE係為了將電極膜21以汲極側選擇閘極SGD為單位電性分離而設置。
圖2所示之被2個狹縫ST夾隔之積層體20之部分被稱為區塊(BLOCK)。區塊例如構成數據抹除之最小單位。狹縫SHE設置於區塊內。狹縫ST與狹縫SHE之間之積層體20被稱為指形件。汲極側選擇閘極SGD按指形件被分隔。因此，於數據寫入及讀取時，可利用汲極側選擇閘極SGD將區塊內之1個指形件設為選擇狀態。
圖3及圖4分別係例示三維構造之記憶胞之模式剖視圖。複數個柱狀部CL分別設置於積層體20內所設之記憶體孔MH內。各柱狀部CL沿著Z方向從積層體20之上端貫通積層體20，一直設置至積層體20內及源極層BSL內。複數個柱狀部CL分別包含半導體主體210、記憶體膜220及核心層230。柱狀部CL包含設置於其中心部之核心層230、設置於該核心層230周圍之半導體主體(半導體構件)210、及設置於該半導體主體210周圍之記憶體膜(電荷蓄積構件)220。半導體主體210於積層體20內，於積層方向(Z方向)上延伸。半導體主體210與源極層BSL電性連接。記憶體膜220設置於半導體主體210與電極膜21之間，具有電荷捕獲部。從各指形件分別選擇1個柱狀部CL，所選出之複數個柱狀部CL經由圖1之通孔28共通連接於1條位元線BL。柱狀部CL各自設置於例如記憶胞陣列2m之區域。
如圖4所示，X-Y平面上之記憶體孔MH之形狀例如為圓或橢圓。於電極膜21與絕緣膜22之間，可設置構成記憶體膜220一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例為鋁氧化物。於電極膜21與絕緣膜22之間及電極膜21與記憶體膜220之間，可設置阻障膜21b。例如當電極膜21為鎢時，阻障膜21b可選擇例如氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a會抑制電荷從電極膜21向記憶體膜220側之反向穿隧。阻障膜21b提昇電極膜21與阻擋絕緣膜21a之密接性。
作為半導體構件之半導體主體210之形狀例如為有底筒狀。半導體主體210使用例如多晶矽。半導體主體210例如為未摻雜矽。又，半導體主體210亦可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各自之通道。同一記憶胞陣列2m內之複數個半導體主體210之一端共通地電性連接於源極層BSL。
記憶體膜220除阻擋絕緣膜21a以外之部分，設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之電極膜21之間具有記憶區域，且於Z方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體主體210、電荷捕獲膜222及隧道絕緣膜223各者於Z方向上延伸。
覆蓋絕緣膜221設置於絕緣膜22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含矽氧化物。覆蓋絕緣膜221於將犧牲膜(未圖示)替換為電極膜21時(替換步驟)，保護電荷捕獲膜222不被蝕刻。亦可將覆蓋絕緣膜221於替換步驟中從電極膜21與記憶體膜220之間去除。於此情形時，如圖3及圖4所示，於電極膜21與電荷捕獲膜222之間例如設置阻擋絕緣膜21a。又，於形成電極膜21時若不採用替換步驟，則亦可不設置覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含矽氮化物，膜中具有捕捉電荷之捕捉部位。電荷捕獲膜222中被夾在成為字元線WL之電極膜21與半導體主體210之間之部分，乃作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部過程中有無電荷、或電荷捕獲部過程中所捕獲之電荷量而變化。藉此，記憶胞MC保持資訊。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含矽氧化物，或者包含矽氧化物及矽氮化物。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如，從半導體主體210向電荷捕獲部注入電子時(寫入動作)及從半導體主體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞各自通過(穿隧)隧道絕緣膜223之電位障壁。
核心層230埋入筒狀半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如包含矽氧化物，為絕緣性。
如此構成記憶體晶片2之積層體20及記憶胞陣列2m。
接下來，對本實施方式之半導體裝置1之製造方法進行說明。
(記憶體晶片之製造方法)  圖5～圖12係表示第1實施方式之記憶體晶片2之製造方法之一例之剖視圖。
首先，如圖5所示，於作為第1基板之基板50上形成絕緣膜26、51。絕緣膜26使用例如氮化矽膜。絕緣膜51使用例如氧化矽膜。其次，使用微影技術及蝕刻技術對絕緣膜26、51進行加工，形成接觸孔。進而，藉由於該接觸孔內埋入導電體而形成接點27。接點27形成於之後要形成之源極層BSL及積層體20之下方。接點27貫通絕緣膜51而電性連接於基板50。接點27較佳為於源極層BSL之形成區域中大致均等地配置。藉由使用CMP(Chemical Mechanical Polishing，化學機械拋光)法對接點27之材料進行研磨，使得接點27之表面成為與絕緣膜26或51之表面大致同一平面。接點27使用例如摻雜多晶矽、銅、鎢等導電性材料。
要形成絕緣膜26、51及接點27，可藉由與對準標記之形成步驟相同之步驟形成，上述對準標記於微影步驟等中會用到。因此，絕緣膜26、51及接點27之形成步驟無需追加步驟，只需變更遮罩圖案即可。
其次，如圖6所示，於絕緣膜26、51之上形成導電膜61。於導電膜61之上形成犧牲膜70。導電膜61使用例如摻雜多晶矽等導電性材料。犧牲膜70使用例如氮化矽膜等絕緣膜。導電膜61會於之後作為源極層BSL之一部分保留。另一方面，犧牲膜70會於之後被去除以便置換為例如摻雜多晶矽等導電性材料。
其次，使用微影技術及蝕刻技術，將導電膜61及犧牲膜70以殘置於源極層BSL之形成位置(積層體20下方)之方式進行加工。
其次，如圖7所示，於犧牲膜70上堆積導電膜62。導電膜62使用例如摻雜多晶矽等導電性材料。使用微影技術及蝕刻技術，以導電膜62被覆犧牲膜70上及犧牲膜70及導電膜61側面之方式對導電膜62進行加工。藉此，犧牲膜70上殘置導電膜62，犧牲膜70之端部(側部)殘置連接部62a。導電膜61、62經由連接部62a電性連接，可作為一體導電膜發揮功能。
其次，如圖8所示，於導電膜61、62之上方交替積層複數個絕緣膜(積層絕緣膜)22與複數個犧牲膜29。絕緣膜22使用例如氧化矽膜等絕緣膜。犧牲膜29使用能對絕緣膜22進行蝕刻之例如氮化矽膜等絕緣膜。再者，以下將積層絕緣膜22與犧牲膜29之積層體稱為積層體20a。
其次，將絕緣膜22及犧牲膜29之積層體20a之端部加工成階梯狀而形成階梯部分2s。其次，形成複數個記憶體孔MH，該等記憶體孔MH於積層方向(Z方向)上貫通絕緣膜22及犧牲膜29之積層體20a，到達導電膜61、62。將參照圖3及圖4所說明之記憶體膜220、半導體主體210、核心層230形成於各記憶體孔MH內。藉此，柱狀部CL以於積層體20a之積層方向上貫通積層體20a之方式形成。柱狀部CL到達導電膜61、62。再者，本實施方式中，將記憶體孔MH及柱狀部CL於積層體20a之上部與下部分兩次形成。但，記憶體孔MH及柱狀部CL亦可相對於積層體20a一次形成。
此處，於形成記憶體孔MH之蝕刻步驟中，當記憶體孔MH到達導電膜62或61時，導電膜61、62中會蓄積電荷。
若未設置接點27，導電膜61、62會成為電性懸浮狀態，並利用蝕刻產生之電荷而充電。導電膜61、62中蓄積之電荷成為於與基板50或其他構成之間引發電弧之原因。為了應對此種情形，考慮將導電膜61、62連接至設置於切割區域之導電體(未圖示)，將電荷經由該導電體向基板50釋放。但於此情形時，必須將導電膜61、62連接至切割區域之導電體，且於之後還需要將該連接部切斷之追加步驟。
相對於此，根據本實施方式，將導電膜61電性連接於基板50之接點27設置於絕緣膜26內。導電膜61、62中蓄積之電荷可經由接點27流向基板50。藉此，於形成記憶體孔MH時，能夠抑制電弧產生。又，無需將導電膜61、62連接至設置於切割區域之導電體。因此，無需設置將導電膜61、62與切割區域之導電體連接之連接部，此後亦不需要將該連接部切斷之追加步驟。
又，如圖8所示，連接部62a設置於犧牲膜70之端部，將導電膜61、62相互電性連接。藉此，於記憶體孔MH形成過程中，對導電膜62進行蝕刻時，導電膜62中蓄積之電荷可經由連接部62a流向導電膜62。該電荷可經由接點27流向基板50。即，連接部62a能夠抑制導電膜62成為電性懸浮狀態，且抑制導電膜62與其他構成之間引發電弧。
其次，如圖9所示，於積層體20a上形成層間絕緣膜25。其次，於柱狀部CL上形成通孔28，於積層體20a內形成狹縫ST。狹縫ST於Z方向上貫通積層絕緣膜22與犧牲膜29之積層體20a，到達導電膜61、62。狹縫ST於X方向上延伸，如參照圖2所說明，將積層體20a以與各區塊對應之方式進行分割。
於形成狹縫ST之蝕刻步驟中，亦係當狹縫ST到達導電膜62或61時，導電膜61、62中會蓄積電荷。因此，與記憶體孔MH之蝕刻步驟同樣，有電弧成為問題之虞。
但根據本實施方式，由於設有將導電膜61電性連接於基板50之接點27，故而導電膜61、62中蓄積之電荷可經由接點27流向基板50。藉此，於狹縫ST之形成步驟中，亦能抑制電弧。
又，連接部62a設置於犧牲膜70之端部，將導電膜61、62相互電性連接。藉此，形成狹縫ST時，導電膜62中蓄積之電荷可經由連接部62a流向導電膜62。藉此，於狹縫ST之形成步驟中，能夠抑制導電膜62與其他構成之間引發電弧。
其次，如圖10所示，經由狹縫ST將犧牲膜70置換為導電膜。即，將犧牲膜70蝕刻去除，於曾經存在犧牲膜70之空間填充導電膜之材料。要填充之導電膜之材料可為與導電膜61、62同一材料，例如為摻雜多晶矽等導電性材料。藉此，導電膜61、62代替犧牲膜70而與填充之導電膜為一體，成為源極層BSL。
其次，經由狹縫ST將積層體20a之犧牲膜29置換為電極膜21。即，將犧牲膜29蝕刻去除，於曾經存在犧牲膜29之空間填充電極膜21之材料。要填充之電極膜21之材料例如為鎢等低電阻金屬。藉此，形成交替積層複數個電極膜21與複數個絕緣膜22而成之積層體20。
其次，如圖11所示，於狹縫ST中填充氧化矽膜等絕緣膜。其次，形成連接於階梯部分2s中之電極膜21(字元線WL、汲極側選擇閘極SGD、源極側選擇閘極SGS)等之接點。
其次，如圖12所示，於層間絕緣膜25上及層間絕緣膜25內形成配線23(位元線BL)、配線24等，從而形成多層配線構造。層間絕緣膜25於埋入配線24後使用CMP法等進行研磨，直至露出配線24為止。因此，配線24露出於與層間絕緣膜25之表面大致同一平面。藉此，完成本實施方式之記憶體晶片2。圖1中，省略了絕緣膜22之顯示。
(控制器晶片之製造方法)  圖13～圖14係表示第1實施方式之控制器晶片3之製造方法之一例之剖視圖。
首先，如圖13所示，於作為第2基板之基板30上形成包含電晶體等半導體元件之CMOS電路。其次，以層間絕緣膜35被覆CMOS電路。
其次，如圖14所示，於層間絕緣膜35上及層間絕緣膜35內形成通孔32、配線33、34，從而形成多層配線構造。層間絕緣膜35於埋入配線34後使用CMP法等進行研磨，直至露出配線34為止。藉此，配線34露出於與層間絕緣膜35之表面大致同一平面。藉此，完成本實施方式之控制器晶片3。
(記憶體晶片2與控制器晶片3之貼合)  圖15～圖16係表示第1實施方式之記憶體晶片2與控制器晶片3之貼合方法之一例之剖視圖。
如圖15所示，將圖12所示之記憶體晶片2貼合於圖13所示之控制器晶片3上。此時，以記憶體晶片2之配線24與控制器晶片3之配線34對向之方式將層間絕緣膜25之上表面與層間絕緣膜35之上表面貼合。藉此，配線24與配線34得以接合。結果，控制器晶片3之CMOS電路31與記憶體晶片2之記憶胞陣列2m電性連接，從而CMOS電路31能夠控制記憶胞陣列2m。
其次，如圖16所示，從記憶體晶片2去除基板50。基板50係使用CMP法等進行研磨，直至露出接點27為止。或者，基板50亦可從接點27及絕緣膜26剝離。於將基板50剝離之情形時，基板50亦可再利用於形成記憶體晶片2或控制器晶片3或者其他半導體裝置。
其次，如圖1所示，於接點27及絕緣膜26上形成導電膜41、42。藉由使用微影技術及蝕刻技術對導電膜41、42進行加工，而完成圖1所示之半導體裝置1。
導電膜41、42共通連接於與同一記憶胞陣列2m之源極層BSL連接之接點27，能夠將源極電位以低電阻施加給源極層BSL。
若未設置導電膜41、42及接點27，源極電位便會經由圖1之源極接點SC施加給源極層BSL。源極接點SC設置於記憶胞陣列2m之端部，對於遠離源極接點SC之記憶胞MC，會無法充分地賦予穩定之源極電位。為了應對此種情形，考慮設置於狹縫ST之一部分埋入導電材料而成之局部配線(未圖示)。於此情形時，局部配線於記憶胞陣列2m之中途將源極電位施加給源極層BSL，作為緩衝部發揮功能。但於此情形時，需要追加局部配線之形成步驟，會導致記憶體晶片2之製造步驟增加。
相對於此，根據本實施方式，從源極接點SC供給之源極電位能夠經由導電膜41、42及接點27以低電阻施加給記憶胞陣列2m兩端之源極層BSL。藉此，對於遠離源極接點SC之記憶胞MC，亦能充分地賦予穩定之源極電位。又，根據本實施方式，無需設置局部配線。藉此，能夠省略局部配線之形成步驟，從而能夠縮短記憶體晶片2之製造步驟。
又，接點27於記憶體孔MH及狹縫ST之形成步驟中，能夠將因蝕刻產生之電荷從導電膜61、62(源極層BSL)以低電阻流向基板50。
若於記憶體孔MH及狹縫ST之形成步驟中未設置接點27，為了釋放導電膜61、62中蓄積之電荷，導電膜61、62必須經由形成於切割區域之導電膜(未圖示)電性連接於基板50。於此情形時，需形成設置於導電膜61、62與切割區域之導電膜之間的連接部(未圖示)。但，於形成記憶體孔MH及狹縫ST之後便不再需要該連接部。由此，需要將連接部切斷之追加步驟，會導致記憶體晶片2之製造步驟增加。
相對於此，根據本實施方式，於記憶體孔MH及狹縫ST之形成步驟中，接點27將導電膜61、62與基板50之間電性連接。藉此，因蝕刻產生之電荷能夠從導電膜61、62經由接點27流向基板50。接點27於源極層BSL之下大致均等地配置，以低電阻將導電膜61、62與基板50之間連接。因此，接點27能夠抑制記憶體孔MH及狹縫ST之形成步驟中之電弧。由此，本實施方式不需要導電膜61、62與切割區域之導電膜之間的連接部。即，本實施方式中，不需要將連接部切斷之追加步驟。
又，接點27係與絕緣膜26之對準標記同時形成。因此，形成接點27時沒有追加步驟。
進而，於半導體裝置1完成後，接點27以低電阻連接源極層BSL與導電膜41、42之間，具有將源極電位以低電阻傳遞至記憶胞陣列2m端部之旁路功能。藉此，接點27兼具抑制記憶體孔MH及狹縫ST形成步驟中之電弧之功能，及將源極電位大致均等地傳遞至記憶胞陣列2m整體之功能。
再者，本實施方式之半導體裝置1係個別地形成記憶體晶片2與控制器晶片3、且將其等之配線24、34彼此貼合而形成。於此情形時，於記憶體晶片2之形成步驟中，於源極層BSL之下(基板50與導電膜61、61之間)未設置CMOS電路31。因此，能夠於基板50與導電膜61、61(源極層BSL)之間確保用於形成接點27之區域。即，由於半導體裝置1具有CBA(CMOS Bonding Array，互補金屬氧化物半導體接合陣列)構造，故而能夠於基板50與導電膜61、62(源極層BSL)之間確保接點27之形成區域。
進而，藉由設置接點27，能夠抑制半導體裝置1之翹曲。
(第2實施方式)  第2實施方式之半導體裝置1之構成與圖1相同。但，第2實施方式在將接點27於導電膜62之形成步驟中同時形成之方面與第1實施方式不同。接點27由與導電膜62(即，源極層BSL)同一材料構成。
以下，對第2實施方式之半導體裝置1之製造方法進行說明。
(記憶體晶片之製造方法)  圖17～圖20係表示第2實施方式之記憶體晶片2之製造方法之一例之剖視圖。
首先，如圖17所示，於基板50上形成絕緣膜26、51。於此階段，未形成接點27。
其次，於絕緣膜26、51之上形成導電膜61。於導電膜61之上形成犧牲膜70。使用微影技術及蝕刻技術，對導電膜61及犧牲膜70進行加工，使導電膜61及犧牲膜70殘置於源極層BSL之形成區域。
其次，如圖19所示，使用微影技術及蝕刻技術，形成接觸孔H27。接觸孔H27以貫通犧牲膜70、導電膜61、絕緣膜51、26且到達基板50之方式形成。接觸孔H27以於積層體20及源極層BSL之形成區域大致均等地配置之方式形成。藉此，能夠將導電膜61、62中蓄積之電荷以低電阻向基板50釋放。
其次，如圖20所示，將導電膜62之材料堆積於犧牲膜70上及接觸孔H27內。藉此，導電膜62形成於犧牲膜70上，並且接觸孔H27內填充有導電膜62之材料。藉此，接點27將導電膜61、62與基板50電性連接。於此步驟中，導電膜62及接點27同時形成。
其次，使用微影技術及蝕刻技術，以導電膜62被覆犧牲膜70上及犧牲膜70及導電膜61側面之方式對導電膜62進行加工。藉此，犧牲膜70上殘置有導電膜62，犧牲膜70之端部(側部)殘置有連接部62a。導電膜61、62經由連接部62a電性連接，能夠作為一體導電膜發揮功能。
然後，經過參照圖8～圖12所說明之步驟，完成記憶體晶片2。控制器晶片3之形成方法及記憶體晶片2與控制器晶片3之貼合方法如同第1實施方式中所說明。
第2實施方式中，雖然接點27之形成方法不同，但接點27具有與第1實施方式之接點同樣之功能及效果。因此，第2實施方式之半導體裝置1能夠獲得與第1實施方式同樣之效果。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等實施方式能以其他各種形態實施，能夠於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2020-145957號(申請日：2020年8月31日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體裝置 2:記憶體晶片 2m:記憶胞陣列 2s:階梯部分 3:控制器晶片 20:積層體 20a:積層體 21:電極膜 21a:阻擋絕緣膜 21b:阻障膜 22:絕緣膜 23:配線 24:配線 25:層間絕緣膜 26:絕緣膜 27:接點 28:通孔 29:犧牲膜 30:基板 31:CMOS電路 32:通孔 33, 35:層間絕緣膜 41, 50:基板 51:絕緣膜 61:導電膜 62:導電膜 62a:連接部 70:犧牲膜 210:半導體主體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 B1:貼合面 BL:位元線 BLOCK:區塊 BSL:源極層 CL:柱狀部 F1:第1面 F2:第2面 H27:接觸孔 MC:記憶胞 MH:記憶體孔 SC:源極接點 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SHE:狹縫 ST:狹縫 WL:字元線
圖1係表示第1實施方式之半導體裝置之構成例之剖視圖。  圖2係表示積層體之模式俯視圖。  圖3係例示三維構造之記憶胞之模式剖視圖。  圖4係例示三維構造之記憶胞之模式剖視圖。  圖5～12係表示第1實施方式之記憶體晶片之製造方法之一例之剖視圖。  圖13～14係表示第1實施方式之控制器晶片之製造方法之一例之剖視圖。  圖15～16係表示第1實施方式之記憶體晶片與控制器晶片之貼合方法之一例之剖視圖。  圖17～20係表示第2實施方式之記憶體晶片之製造方法之一例之剖視圖。
1:半導體裝置
2:記憶體晶片
2m:記憶胞陣列
2s:階梯部分
3:控制器晶片
20:積層體
21:電極膜
22:絕緣膜
23:配線
24:配線
25:層間絕緣膜
26:絕緣膜
27:接點
28:通孔
30:基板
31:CMOS電路
32:通孔
33,34:配線
35:層間絕緣膜
41,42:導電膜
B1:貼合面
BL:位元線
BSL:源極層
CL:柱狀部
F1:第1面
F2:第2面
MC:記憶胞
SC:源極接點
SGD:汲極側選擇閘極
SGS:源極側選擇閘極
ST:狹縫
WL:字元線

Claims (7)

  1. 一種半導體裝置，其具備： 複數個第1電極膜，其等相互以絕緣狀態積層； 複數個半導體構件，其等在上述複數個第1電極膜之積層體內，於該複數個第1電極膜之積層方向上延伸； 複數個電荷蓄積構件，其等設置於上述複數個第1電極膜與上述複數個半導體構件之間； 第1導電膜，其具有第1面，且於該第1面上共通連接於上述複數個半導體構件； 第1絕緣膜，其設置於上述第1導電膜之與上述第1面為相反側之第2面上； 接點，其設置於上述第1絕緣膜內，連接於上述第1導電膜；及 第2導電膜，其設置於上述第1絕緣膜上，連接於上述接點。
  2. 如請求項1之半導體裝置，其具備設置於上述積層體下方之半導體元件。
  3. 如請求項2之半導體裝置，其中上述半導體元件及上述積層體均設置於上述第1導電膜之上述第1面側。
  4. 如請求項2之半導體裝置，其具備： 第2絕緣膜，其被覆上述積層體； 第1配線，其連接於上述半導體構件，埋入上述第2絕緣膜內且於該第2絕緣膜之表面露出； 第3絕緣膜，其被覆上述半導體元件；及 第2配線，其連接於上述半導體元件，埋入上述第3絕緣膜內且於該第3絕緣膜之表面露出；且 上述第1配線與上述第2配線與上述第2絕緣膜及上述第3絕緣膜之貼合面在大致同一平面接合。
  5. 如請求項1至4中任一項之半導體裝置，其中上述複數個半導體構件於該複數個半導體構件之一端共通連接於第1導電膜。
  6. 一種半導體裝置之製造方法，其具備： 於第1基板上形成第1絕緣膜； 形成貫通上述第1絕緣膜且連接於上述第1基板之接點； 於上述接點上形成第1導電膜； 於上述第1導電膜之上方，交替積層複數個積層絕緣膜與複數個犧牲膜而形成積層體； 形成於積層方向上貫通上述積層體且到達上述第1導電膜之複數個孔； 於上述複數個孔內形成電荷蓄積構件及半導體構件； 將上述複數個犧牲膜置換為第1電極膜，形成相互以絕緣狀態積層之複數個第1電極膜之積層體； 將上述第1基板從上述第1絕緣膜去除而使上述接點露出；及 於上述第1絕緣膜及上述接點上形成第2導電膜。
  7. 一種半導體裝置之製造方法，其具備： 於第1基板上形成第1絕緣膜； 於上述第1絕緣膜上形成第1導電膜； 形成貫通上述第1絕緣膜而將上述第1導電膜與上述第1基板電性連接之接點； 於上述第1導電膜之上方，交替積層複數個積層絕緣膜與複數個犧牲膜而形成積層體； 形成於積層方向上貫通上述積層體且到達上述第1導電膜之複數個孔； 於上述複數個孔內形成電荷蓄積構件及半導體構件； 將上述複數個犧牲膜置換為第1電極膜，形成相互以絕緣狀態積層之複數個第1電極膜之積層體； 將上述第1基板從上述第1絕緣膜去除而使上述接點露出；及 於上述第1絕緣膜及上述接點上形成第2導電膜。
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