TW201803092A - 半導體記憶裝置 - Google Patents

半導體記憶裝置

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Abstract

實施形態之半導體記憶裝置具備：基板；第1配線，其設置於上述基板之第1方向側；第2配線，其設置於上述第1配線之上述第1方向側；複數條第3配線，其等設置於上述第2配線之上述第1方向側，沿上述第1方向相互隔開地排列，且沿相對於上述第1方向交叉之第2方向延伸；第4配線，其設置於上述第3配線之上述第1方向側；半導體構件，其沿上述第1方向延伸，貫通上述複數條第3配線，且一端部連接於上述第2配線；電荷蓄積構件，其設置於上述半導體構件與上述第3配線之間；及導電構件，其連接於上述第1配線與上述第4配線之間，且與上述第2配線及上述複數條第3配線絕緣。上述複數條第3配線之一條配置於上述導電構件之上述第2方向兩側，且上述複數條第3配線之上述一條之配置於上述導電構件之上述第2方向兩側之部分係一體地形成。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
近年來，提出有使記憶胞三維集成而成之積層型半導體記憶裝置。於此種積層型半導體記憶裝置中，設置有於半導體基板上交替地積層電極膜與絕緣膜而成之積層體，且設置有貫穿積層體之半導體柱。並且，於電極膜與半導體柱之各個交叉部分形成有記憶胞。又，於此種積層型半導體記憶裝置中，為了實現進一步之高積體化，想到將控制記憶胞之控制電路之一部分配置於半導體基板與積層體之間。
實施形態提供一種積體度較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板；第1配線，其設置於上述基板之第1方向側；第2配線，其設置於上述第1配線之上述第1方向側；複數條第3配線，其等設置於上述第2配線之上述第1方向側，沿上述第1方向相互隔開地排列，且沿相對於上述第1方向交叉之第2方向延伸；第4配線，其設置於上述第3配線之上述第1方向側；半導體構件，其沿上述第1方向延伸，貫通上述複數條第3配線，且一端部連接於上述第2配線；電荷蓄積構件，其設置於上述半導體構件與上述第3配線之間；及導電構件，其連接於上述第1配線與上述第4配線之間，且與上述第2配線及上述複數條第3配線絕緣。上述複數條第3配線之一條配置於上述導電構件之上述第2方向兩側，且上述複數條第3配線之上述一條之配置於上述導電構件之上述第2方向兩側之部分係一體地形成。
(第1實施形態) 以下，一面參照圖式，一面對本發明之實施形態進行說明。 首先，對第1實施形態進行說明。 圖1係表示本實施形態之半導體記憶裝置之俯視圖。 圖2係表示本實施形態之半導體記憶裝置之剖視圖。 圖3(a)及(b)係表示本實施形態之半導體記憶裝置之剖視圖。 圖4係表示本實施形態之半導體記憶裝置之記憶胞之局部放大剖視圖。 圖2表示相對於下述字元線WL平行之YZ剖面，圖3(a)及(b)表示相對於下述位元線52平行之XZ剖面。又，圖3(a)表示記憶胞區域RMC，圖3(b)表示貫通孔區域RV。再者，各圖為模式圖，例如構成要素之數量及尺寸比於圖間未必一致。 如圖1、圖2、圖3(a)及(b)所示，於本實施形態之半導體記憶裝置1中，例如設置有包含矽之半導體基板10。 以下，於本說明書中，為便於說明，採用XYZ正交座標系統。將相對於半導體基板10之上表面10a平行且相互正交之2方向設為“X方向”及“Y方向”，將相對於上表面10a垂直之方向、即上下方向設為“Z方向”。於本說明書中，亦將Z方向中上表面10a所朝向之方向稱為“上”，亦將其反方向稱為“下”，但該區別係為了方便起見，與重力之方向並無關係。 於半導體基板10之上表面10a中設定有記憶體陣列區域RA，於記憶體陣列區域RA之周圍設定有周邊電路區域RC。於周邊電路區域RC中位於記憶體陣列區域RA之Y方向單側之區域形成有列解碼器RD。列解碼器RD係控制下述記憶胞之控制電路之一部分。 於記憶體陣列區域RA，於半導體基板10之上層部分選擇性地設置有STI(Shallow Trench Isolation：元件分離絕緣膜)12。藉由STI12，半導體基板10之上層部分被劃分為複數個半導體區域13。於至少一部分半導體區域13內形成有源極層14及汲極層15。於半導體基板10上且源極層14與汲極層15之間之區域之正上方區域設置有閘極絕緣膜16及閘極電極17。藉此，於半導體基板10之上表面10a形成複數個場效型電晶體18。 於半導體基板10上設置有例如包含矽氧化物(SiO)之層間絕緣膜60。於層間絕緣膜60內設置有多層、例如3層配線22。於半導體基板10與最下層之配線22之間連接有接點23。於在Z方向上隔開之配線22間連接有通孔24。藉由電晶體18、配線22、接點23及通孔24形成積體電路20。積體電路20係上述控制電路之另一部分，例如為感測放大器。再者，圖2、圖3(a)及(b)所示之電晶體18、配線22、接點23及通孔24之配置、尺寸及連接關係為模式性者。 於最上層之配線22上設置有嵌入源極線31。嵌入源極線31係包含包括例如鎢(W)之下層部分與包括矽(Si)之上層部分之2層膜。嵌入源極線31於Y方向上被分為複數個部分，配置於記憶胞區域RMC，且並未配置於貫通孔區域RV。自積體電路20將電位供給至嵌入源極線31之各部分。再者，只要開設了可供下述貫通孔44貫通之孔，則嵌入源極線31亦可不於Y方向上被分為複數個部分。 於嵌入源極線31上設置有積層體32。於積層體32中，例如包含矽氧化物之絕緣膜33與包含導電性材料之電極膜34沿Z方向交替地積層。 於積層體32內設置有複數個絕緣板36。絕緣板36例如包含矽氧化物，且其下端與嵌入源極線31相接。絕緣板36之形狀係沿YZ平面擴展之板狀。藉由絕緣板36，積層體32於X方向上被分斷成複數個部分，各電極膜34之形狀成為沿Y方向延伸之配線狀。 於在X方向上相鄰之絕緣板36間設置有沿Y方向延伸之絕緣構件37。絕緣構件37例如位於在X方向上相鄰之絕緣板36間之中央。絕緣構件37配置於積層體32之上部內，並將自上往下數之1層以上之電極膜34沿X方向分別分斷成2條。該經分斷之電極膜34作為上部選擇閘極線SGD發揮功能。圖1表示絕緣構件37將自上往下數之3層電極膜34分斷之例子。圖3(a)及(b)表示絕緣構件37將自上往下數之1層電極膜34分斷之例子。 於記憶體陣列區域RA設置有正階梯區域RSR、柱配置區域RP、虛設階梯區域RSD，且沿Y方向依次排列。即，於柱配置區域RP之Y方向兩側配置有正階梯區域RSR及虛設階梯區域RSD。如下所述，積層體32於正階梯區域RSR及虛設階梯區域RSD被加工成階梯狀。 於柱配置區域RP，於積層體32內設置有沿Z方向延伸之矽柱41。矽柱41包含多晶矽，其形狀為下端部封閉之圓筒形。矽柱41之下端連接於嵌入源極線31，上端到達至積層體32之上表面。於矽柱41之側面上設置有記憶體膜42。 於柱配置區域RP設置有記憶胞區域RMC、貫通孔區域RV、記憶胞區域RMC，且沿Y方向依次排列。即，於在Y方向上隔開之兩處記憶胞區域RMC間配置有貫通孔區域RV。 於記憶胞區域RMC，自Z方向觀察時，於絕緣膜36與絕緣構件37之間，矽柱41按多行、例如4行間距性地排列。各行沿Y方向延伸，且在相鄰之行間，Y方向上之矽柱41之位置錯開半個間距。於各矽柱41上設置有插塞51，且於其上設置有沿X方向延伸之位元線52。藉此，矽柱41經由插塞51連接於位元線52。再者，於圖1中，並未圖示配置於較積層體32更靠上方之構成要素。 於貫通孔區域RV，設置有沿Z方向延伸且貫通積層體32之貫通孔44。於貫通孔44中，於包含例如鎢之本體部之側面上及下表面上形成有包含鈦氮化物之阻擋金屬層。貫通孔44之上端到達至積層體32之上表面，且下端連接於積體電路20中之最上層之配線22。貫通孔44例如配置於柱配置區域RP中之Y方向中央部。 於貫通孔44之側面上例如設置有包含矽氧化物之絕緣膜45。貫通孔44藉由絕緣膜45而與電極膜34絕緣。絕緣膜45之厚度設為可實現電極膜34與貫通孔44之間所必需之耐受電壓般之厚度。又，貫通孔44通過嵌入源極線31之部分間，且亦與嵌入源極線31隔開並絕緣。 貫通孔44係以將絕緣構件37分斷之方式配置。換言之，於貫通孔44之Y方向兩側分別設置有絕緣構件37，且貫通孔44配置於該等絕緣構件37之間。更具體而言，各絕緣構件37藉由貫通孔44及絕緣膜45被分成正階梯區域RSR側之部分37a及虛設階梯區域RSD側之部分37b，且貫通孔44配置於部分37a與部分37b之間。因此，貫通孔44配置於藉由絕緣構件37而於X方向上被分斷之最上段之兩片電極膜34之間。例如，貫通孔44之沿Z方向延伸之中心軸44c通過絕緣構件37間之區域內，且絕緣構件37之沿Y方向延伸之中心軸37c通過貫通孔44內。自Z方向觀察時，貫通孔44雖進入電極膜34內，但並未將電極膜34分斷。因此，所有電極膜34配置於貫通孔44之Y方向兩側。並且，各電極膜34中配置於貫通孔44之Y方向兩側之部分係作為1片電極膜一體地形成。 於貫通孔44之上方設置有中間配線54、插塞55、中間配線56及插塞57。Z方向上之中間配線56之位置與位元線52之位置相同。於插塞57上，遍及半導體記憶裝置1之整個區域設置有上層配線61。並且，貫通孔44經由中間配線54、插塞55、中間配線56及插塞57連接於1條上層配線61。因此，1條上層配線61經由貫通孔44連接於積體電路20之配線22。該配線22連接於電晶體18之源極層14、汲極層15或閘極電極17。如上所述般經由上層配線61及貫通孔44，對積體電路20施加電源電位或信號電位。 亦可於貫通孔區域RV設置矽柱41，但並非設置於設置有貫通孔44及絕緣膜45之區域及其周邊。因此，貫通孔區域RV中之矽柱41之行數少於記憶胞區域RMC中之矽柱41之行數。又，於設置於貫通孔區域RV之矽柱41之上方未設置插塞51及位元線52。 於記憶體陣列區域RA之正階梯區域RSR及虛設階梯區域RSD，積層體32之形狀成為針對各電極膜34形成台階39之階梯狀。再者，圖1中記載於各台階39之數字表示自上方起計數形成該台階39之電極膜34之排列順序。於正階梯區域SRS，於各台階39之正上方區域設置有接點59，且連接於形成各台階39之電極膜34。電極膜34經由設置於正階梯區域SRS之接點59而連接於列解碼器RD。另一方面，於虛設階梯區域RSD未設置連接於各電極膜34之接點。 嵌入源極線31、積層體32、插塞51、位元線52、中間配線54、插塞55、中間配線56、插塞57、接點59及上層配線61嵌入層間絕緣膜60內。 如圖4所示，於圓筒形之矽柱41內例如設置有包含矽氧化物之核心構件71。再者，亦可為矽柱41為圓柱形，且未設置核心構件71。於矽柱41之側面上設置有隧道絕緣膜72。隧道絕緣膜72之形狀為圓筒形。隧道絕緣膜72通常為絕緣性，但其係當被施加半導體記憶裝置1之驅動電壓之範圍內之特定電壓則流通電流之膜，例如由矽氧化物形成。 於隧道絕緣膜72之側面上設置有電荷蓄積膜73。電荷蓄積膜73之形狀為圓筒形。電荷蓄積膜73係具有蓄積電荷之能力之膜，例如由矽氮化物形成。再者，電荷蓄積膜73亦可利用多晶矽等導電性材料形成。於此情形時，電荷蓄積膜73於Z方向上於各電極膜34被分斷。於電荷蓄積膜73之側面上設置有低介電常數層74。低介電常數層74例如由矽氧化物形成。 另一方面，於電極膜34之上表面上、下表面上及朝向矽柱41之側面上設置有高介電常數層75。高介電常數層75係利用相對介電常數高於矽氧化物之相對介電常數之材料形成，例如係利用鋁氧化物(AlO)形成。藉由低介電常數層74及高介電常數層75形成阻擋絕緣膜76。阻擋絕緣膜76係即便於半導體記憶裝置1之驅動電壓之範圍內被施加電壓實質上亦不會流通電流之膜。藉由隧道絕緣膜72、電荷蓄積膜73及阻擋絕緣膜76形成記憶體膜42。 於電極膜34中設置有包含例如鎢之本體部34a與包含例如鈦氮化物(TiN)之阻擋金屬層34b。阻擋金屬層34b設置於本體部34a之上表面上、下表面上及朝向矽柱41之側面上。 於記憶胞區域RMC，矽柱41連接於嵌入源極線31與位元線52之間。並且，積層體32中之自上往下數之1段或多段電極膜34、即藉由絕緣板36及絕緣構件37而被分斷成線與間隙狀之電極膜34係作為上部選擇閘極線SGD發揮功能，於上部選擇閘極線SGD與矽柱41之各交叉部分構成上部選擇閘極電晶體STD。 又，藉由絕緣板36而被分斷且並未藉由絕緣構件37而被分斷之電極膜34之中，自上往下數之1段或多段電極膜34係作為下部選擇閘極線SGS發揮功能，於下部選擇閘極線SGS與矽柱41之各交叉部分構成下部選擇閘極電晶體STS。下部選擇閘極線SGS及上部選擇閘極線SGD以外之電極膜34係作為字元線WL發揮功能，於字元線WL與矽柱41之各交叉部分構成記憶胞MC。 藉此，複數個記憶胞MC沿各矽柱41串聯連接，於其兩端連接有下部選擇電晶體STS及上部選擇電晶體STD，而形成NAND(Not AND，與非)串。另一方面，設置於貫通孔區域RV之矽柱41並未連接於位元線52，故而未形成NAND串。 繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖5(a)及(b)~圖10(a)及(b)係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。 首先，如圖5(a)及(b)所示，藉由通常之方法於半導體基板10之表面形成電晶體18，於半導體基板10上形成接點23、配線22及通孔24等，並以層間絕緣膜80埋入其間。藉此，形成積體電路20。繼而，使包含例如鎢之下層部分及包含非晶矽之上層部分積層，而於層間絕緣膜80上形成嵌入源極線31。 繼而，使包含例如矽氧化物(SiO)之絕緣膜33與包含例如矽氮化物(SiN)之犧牲膜81交替地積層而形成積層體32。繼而，將積層體32之Y方向兩端部加工成階梯狀，並針對各犧牲膜81形成台階39。繼而，以掩埋積層體32之方式形成層間絕緣膜82，並使上表面平坦化。 繼而，如圖6(a)及(b)所示，將層間絕緣膜82、自上往下數之1層或多層犧牲膜81及自上往下數之1層或多層絕緣膜33選擇性地去除，藉此形成沿Y方向延伸之溝槽83。繼而，於溝槽83內填埋例如矽氧化物而形成絕緣構件37。絕緣構件37將自上往下數之1層或多層犧牲膜81分斷。於圖6(b)中表示將最上層之犧牲膜81分斷之例子。 繼而，如圖7(a)及(b)所示，以將絕緣構件37(參照圖6(b))於Y方向上分斷之方式形成貫通層間絕緣膜82及積層體32、通過嵌入源極線31之部分間並到達至積體電路20之最上層之配線22之導孔85。繼而，使矽氧化物沈積於整個面，藉此形成絕緣膜45。絕緣膜45亦形成於導孔85之內表面上。 繼而，如圖8(a)及(b)所示，藉由實施RIE(Reactive Ion Etching：反應性離子蝕刻)等蝕刻，將絕緣膜45中形成於導孔85之底面上之部分去除。藉此，配線22於導孔85之底面露出。 繼而，如圖9(a)及(b)所示，使例如鈦氮化物沈積，而於導孔85之內表面上形成阻擋金屬層(未圖示)，使例如鎢沈積，而將本體部(未圖示)埋入至導孔85內。繼而，藉由實施CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理，而將形成於層間絕緣膜82上之鎢及鈦氮化物去除。藉此，於導孔85內形成貫通孔44。 繼而，如圖10(a)及(b)所示，於層間絕緣膜82上形成用以調節記憶孔MH(參照圖4)之高度之層間絕緣膜86。 繼而，如圖4所示，以貫穿層間絕緣膜86、82及80以及積層體32(參照圖10(a)及(b))之方式形成沿Z方向延伸之記憶孔MH。繼而，使記憶孔MH之內表面氧化，藉此形成包含矽氧化物之低介電常數層74。繼而，於記憶孔MH內且低介電常數層74之表面上依次形成電荷蓄積膜73、隧道絕緣膜72、矽柱41及核心構件71。 繼而，如圖1、圖2、圖3(a)及(b)以及圖4所示，於層間絕緣膜86、82及80(參照圖10(a)及(b))以及積層體32形成沿Y方向延伸之狹縫ST。繼而，經由狹縫ST實施濕式蝕刻，藉此將犧牲膜81去除。藉此，於絕緣膜33間形成間隙87。 繼而，經由狹縫ST使鋁氧化物沈積，藉此於間隙87之內表面上形成高介電常數層75。藉由低介電常數層74及高介電常數層75而形成阻擋絕緣膜76。繼而，經由狹縫ST使鈦氮化物沈積，藉此於高介電常數層75之表面上形成阻擋金屬層34b。繼而，經由狹縫ST埋入鎢，藉此於間隙87內形成本體部34a。藉由阻擋金屬層34b及本體部34a形成電極膜34。繼而，於狹縫ST內埋入矽氧化物而形成絕緣板36。 繼而，於積層體32之周圍形成貫通層間絕緣膜86、82及80且到達至積體電路20之接點(未圖示)。再者，該接點亦可與貫通孔44同時地形成。繼而，於正階梯區域RSR形成到達至積層體32之台階39之接點59。繼而，於層間絕緣膜86上進而形成層間絕緣膜，且形成插塞51、位元線52、中間配線54、插塞55、中間配線56及插塞57等。繼而，形成上層配線61，且經由插塞57、中間配線56、插塞55及中間配線54而連接至貫通孔44。層間絕緣膜80、82及86成為層間絕緣膜60之一部分。以如上方式製造本實施形態之半導體記憶裝置1。 繼而，對本實施形態之效果進行說明。 於本實施形態之半導體記憶裝置1中，由於在半導體基板10與積層體32之間設有積體電路20，故而可減少周邊電路區域RC之面積，從而可減少半導體記憶裝置1之晶片面積。該結果為記憶胞之積體度提高。又，由於設有貫穿積層體32之貫通孔44，故而可自積層體32之上方對設置於積層體32正下方之積體電路20供給電源電位或信號電位。此時，藉由並用貫通孔44與設置於上述積層體32之周圍之接點，容易對積體電路20之任意位置供給電源電位或信號電位，從而積體電路20之佈局之自由度提高。又，除柱配置區域RP以外，亦可於虛設階梯區域RSD形成貫通孔44。藉此，積體電路20之佈局之自由度進一步提高。 於在積層體32之下方設置積體電路20之情形時，較佳為使用鎢等耐熱性較高之材料作為配線材料，但通常耐熱性較高之材料之電阻率較高。因此，若僅於積層體32之周圍設置接點並且欲自上層配線供給電源電位等，則接點至積體電路20之中央部分之距離變長而積體電路20之動作變慢。於本實施形態中，由於係以貫通積層體32之方式設置貫通孔44，故而可經由貫通孔44對積體電路20之中央部分直接供給特定之電位，從而可提昇積體電路20之動作速度。 於本實施形態中，以不將電極膜34分斷之方式形成貫通孔44。藉此，無需用來將經分斷之電極膜34彼此連接之構成，而記憶胞之積體度提高。關於該效果，亦會於下述比較例中進行說明。 又，於本實施形態中，於將絕緣構件37分斷之位置配置貫通孔44。絕緣構件37用以將上部選擇閘極線SGD分斷，絕緣構件37之正下方區域原本係未形成記憶胞之無效空間。因此，藉由將貫通孔44以介存於絕緣構件37之方式形成，可有效地利用無效空間，從而可抑制設置貫通孔44所導致之記憶胞之積體度之降低。 進而，於本實施形態中，於貫通孔44之側面上設置絕緣膜45。藉此，可以小面積確實地將貫通孔44與電極膜34絕緣。藉此，亦可提高記憶胞之積體度。 進而，又，於本實施形態中，於圖7(a)及(b)所示之步驟中，對包含矽氧化物之絕緣膜33及包含矽氮化物之犧牲膜81進行蝕刻而形成導孔85。並且，之後將犧牲膜81替換成電極膜34。因此，與於形成包含鎢等金屬材料之電極膜34後形成導孔85之情形相比，容易蝕刻。 進而，又，於本實施形態中，將貫通孔44以不將犧牲膜81分斷且亦未介存於狹縫ST之形成區域之方式形成。因此，貫通孔44不會阻礙經由狹縫ST而去除犧牲膜81，亦不會妨礙將犧牲膜81去除後之電極膜34之埋入。 進而，又，於本實施形態中，於貫通孔區域RV亦形成記憶孔MH，並形成矽柱41。藉此，於經由狹縫ST將犧牲膜81去除時，與記憶胞區域RMC同樣地，於貫通孔區域RV，矽柱41亦成為支柱，從而可抑制絕緣膜33彎曲。 再者，於本實施形態中，表示了將貫通孔44以將絕緣構件37分斷之方式形成之例子，但並不限定於此，只要貫通孔44係以不將電極膜34分斷之方式形成，則亦可將貫通孔44配置於與絕緣構件37隔開之位置。又，於本實施形態中，表示了列解碼器RD設置於記憶體陣列區域RA之Y方向單側之例子，但亦可設置於Y方向兩側。於此情形時，亦可於虛設階梯區域RSD設置接點，且各電極膜34亦可連接於被設置於Y方向兩側之列解碼器RD中之任一者。 繼而，對比較例進行說明。 圖11係表示本比較例之半導體記憶裝置之剖視圖。 如圖11所示，於本比較例之半導體記憶裝置101中，於形成將絕緣膜33及電極膜34交替地積層而成之積層體後，形成用以將上層配線61連接至積體電路20之配線22之導電構件144。於此情形時，由於難以同時地對包含矽氧化物之絕緣膜33與包含金屬材料之電極膜34進行蝕刻，故而係於將電極膜34分斷並以矽氧化物埋入其間後形成導電構件144。因此，電極膜34於Y方向上被分斷。 然而，由於列解碼器RD僅設置於積層體32之Y方向單側，故而必須經由上部配線將電極膜34中經分斷之部分彼此連接以便將整個電極膜34連接至列解碼器RD。必須將積層體32加工成階梯狀以便將於Z方向上積層之多片電極膜34引出至上部配線，從而必需用來將積層體32加工成階梯狀之面積。該結果為於半導體記憶裝置101中，未形成記憶胞之區域增多而積體度降低。 相對於此，於本實施形態中，由於未藉由貫通孔44將電極膜34分斷，故而無需將電極膜34中經分斷之部分彼此連接之上部配線，亦無須為了將電極膜34引出至該上部配線而將積層體32加工成階梯狀。因此，晶片面積小而積體度較高。 (第2實施形態) 繼而，對第2實施形態進行說明。 圖12係表示本實施形態之半導體記憶裝置之俯視圖。 如圖12所示，於本實施形態之半導體記憶裝置2中，沿著各絕緣構件37設置有複數個貫通孔44。針對各絕緣構件37，複數個貫通孔44例如間距性地排列。如圖12所示，自Z方向觀察時，貫通孔44亦可排列成例如錯位狀。於各貫通孔44之周圍設置有絕緣膜45。再者，貫通孔44可配置於分流配線(未圖示)之附近，亦可配置於柱配置區域RP與正階梯區域RSR或虛設階梯區域RSD之間之區域。貫通孔44之排列並不限定於上述例子，較佳為於柱配置區域RP內最佳化。本實施形態中之上述以外之構成、製造方法及效果與上述第1實施形態相同。 根據以上說明之實施形態，可實現積體度較高之半導體記憶裝置。 以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並未意圖限定發明之範圍。該等新穎之實施形態可以其它各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等效發明之範圍內。 相關申請案 本申請案享有以日本專利申請案2016-47644號(申請日：2016年3月10日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置
10‧‧‧半導體基板
10a‧‧‧上表面
12‧‧‧元件分離絕緣膜
13‧‧‧半導體區域
14‧‧‧源極層
15‧‧‧汲極層
16‧‧‧閘極絕緣膜
17‧‧‧閘極電極
18‧‧‧場效型電晶體
20‧‧‧積體電路
22‧‧‧配線
23‧‧‧接點
24‧‧‧通孔
31‧‧‧源極線
32‧‧‧積層體
33‧‧‧絕緣膜
34‧‧‧電極膜
34a‧‧‧本體部
34b‧‧‧阻擋金屬層
36‧‧‧絕緣板
37‧‧‧絕緣構件
37a‧‧‧正階梯區域RSR側之部分
37b‧‧‧虛設階梯區域RSD側之部分
37c‧‧‧中心軸
39‧‧‧台階
41‧‧‧矽柱
42‧‧‧記憶體膜
44‧‧‧貫通孔
44c‧‧‧中心軸
45‧‧‧絕緣膜
51‧‧‧插塞
52‧‧‧位元線
54‧‧‧配線
55‧‧‧插塞
56‧‧‧中間配線
57‧‧‧插塞
59‧‧‧接點
60‧‧‧層間絕緣膜
61‧‧‧上層配線
71‧‧‧核心構件
72‧‧‧隧道絕緣膜
73‧‧‧電荷蓄積膜
74‧‧‧低介電常數層
75‧‧‧高介電常數層
76‧‧‧阻擋絕緣膜
80‧‧‧層間絕緣膜
81‧‧‧犧牲膜
82‧‧‧層間絕緣膜
83‧‧‧溝槽
85‧‧‧導孔
86‧‧‧層間絕緣膜
87‧‧‧間隙
101‧‧‧半導體記憶裝置
144‧‧‧導電構件
RA‧‧‧記憶體陣列區域
RC‧‧‧周邊電路區域
RD‧‧‧列解碼器
RMC‧‧‧記憶胞區域
RP‧‧‧柱配置區域
RSD‧‧‧虛設階梯區域
RSR‧‧‧正階梯區域
RV‧‧‧貫通孔區域
ST‧‧‧狹縫
SGD‧‧‧上部選擇閘極線
SGS‧‧‧下部選擇閘極線
WL‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係表示第1實施形態之半導體記憶裝置之剖視圖。 圖3(a)及(b)係表示第1實施形態之半導體記憶裝置之剖視圖。 圖4係表示第1實施形態之半導體記憶裝置之記憶胞之局部放大剖視圖。 圖5(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖6(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖7(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖8(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖9(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖10(a)及(b)係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。 圖11係表示比較例之半導體記憶裝置之俯視圖。 圖12係表示第2實施形態之半導體記憶裝置之俯視圖。
1‧‧‧半導體記憶裝置
10‧‧‧半導體基板
32‧‧‧積層體
33‧‧‧絕緣膜
34‧‧‧電極膜
36‧‧‧絕緣板
37‧‧‧絕緣構件
37a‧‧‧正階梯區域RSR側之部分
37b‧‧‧虛設階梯區域RSD側之部分
37c‧‧‧中心軸
39‧‧‧台階
41‧‧‧矽柱
44‧‧‧貫通孔
44c‧‧‧中心軸
45‧‧‧絕緣膜
83‧‧‧溝槽
RA‧‧‧記憶體陣列區域
RC‧‧‧周邊電路區域
RD‧‧‧列解碼器
RMC‧‧‧記憶胞區域
RP‧‧‧柱配置區域
RSD‧‧‧虛設階梯區域
RSR‧‧‧正階梯區域
RV‧‧‧貫通孔區域
ST‧‧‧狹縫
SGD‧‧‧上部選擇閘極線
SGS‧‧‧下部選擇閘極線
WL‧‧‧字元線

Claims (17)

  1. 一種半導體記憶裝置，其具備： 基板； 第1配線，其設置於上述基板之第1方向之一側； 第2配線，其設置於上述第1配線之上述一側； 複數條第3配線，其等設置於上述第2配線之上述一側，沿上述第1方向相互隔開地排列，且沿相對於上述第1方向交叉之第2方向延伸； 第4配線，其設置於上述第3配線之上述一側； 半導體構件，其沿上述第1方向延伸，貫通上述複數條第3配線，且一端部連接於上述第2配線； 電荷蓄積構件，其設置於上述複數條第3配線之一條與上述半導體構件之間；及 導電構件，其連接於上述第1配線與上述第4配線之間，且與上述第2配線及上述複數條第3配線絕緣；且 上述複數條第3配線之一條配置於上述導電構件之上述第2方向兩側，且上述複數條第3配線之上述一條之配置於上述導電構件之上述第2方向兩側之部分係一體地形成。
  2. 如請求項1之半導體記憶裝置，其進而具備2條第5配線，上述2條第5配線設置於上述第3配線與上述第4配線之間，沿上述第2方向延伸，且於相對於包含上述第1方向及上述第2方向之平面交叉之第3方向上相互地隔開，且 上述導電構件配置於上述2條第5配線之間。
  3. 如請求項2之半導體記憶裝置，其進而具備2個絕緣構件，上述2個絕緣構件設置於上述2條第5配線之間，沿上述第2方向延伸，且於上述第2方向上相互地隔開，且 上述導電構件配置於上述2個絕緣構件之間。
  4. 如請求項1之半導體記憶裝置，其中於上述基板之表面形成有電晶體，且 上述第1配線連接於上述電晶體之源極、汲極或閘極。
  5. 如請求項4之半導體記憶裝置，其中於上述半導體構件與各上述第3配線之間形成有記憶胞，且 上述第1配線及上述電晶體係控制上述記憶胞之控制電路之一部分。
  6. 如請求項1之半導體記憶裝置，其中上述複數條第3配線各自配置於上述導電構件之上述第2方向兩側，於上述複數條第3配線之各者中，配置於上述導電構件之上述第2方向兩側之部分係一體地形成。
  7. 如請求項1之半導體記憶裝置，其中上述半導體構件設置於上述導電構件之上述第2方向兩側。
  8. 如請求項1之半導體記憶裝置，其中上述半導體構件設置於上述導電構件之第3方向兩側，且上述第3方向相對於包含上述第1方向及上述第2方向之平面交叉。
  9. 如請求項1之半導體記憶裝置，其中上述複數條第3配線沿上述第1方向排列，且上述導電構件沿上述第1方向延伸。
  10. 一種半導體記憶裝置，其具備： 基板； 複數條第1配線，其等設置於上述基板之第1方向之一側； 第2配線，其設置於上述第1配線之上述一側； 複數條第3配線，其等設置於上述第2配線之上述一側，沿上述第1方向相互隔開地排列，且沿相對於上述第1方向交叉之第2方向延伸； 複數條第4配線，其等設置於上述第3配線之上述一側； 複數個半導體構件，其等沿上述第1方向延伸，貫通上述複數條第3配線，且一端部連接於上述第2配線； 電荷蓄積構件，其設置於上述複數條第3配線之一條與上述複數個半導體構件之一個之間；及 複數個導電構件，其等連接於上述複數條第1配線與上述複數條第4配線之間，且與上述第2配線及上述複數條第3配線絕緣；且 於自上述複數個導電構件之一個觀察時，上述複數條第3配線之一條配置於相對於包含上述第1方向及上述第2方向之平面交叉之第3方向之一側。
  11. 如請求項10之半導體記憶裝置，其中上述複數個導電構件沿上述第2方向及上述第3方向排列。
  12. 如請求項10之半導體記憶裝置，其中自上述複數個導電構件之一個觀察，上述複數個半導體構件中之兩個配置於上述第2方向之兩側。
  13. 如請求項10之半導體記憶裝置，其中自上述複數個導電構件之上述一個觀察，上述複數條第3配線之上述一條亦配置於上述第3方向之另一側。
  14. 如請求項10之半導體記憶裝置，其進而具備2條第5配線，上述2條第5配線設置於上述複數條第3配線與上述複數條第4配線之間，沿上述第2方向延伸，且於上述第3方向上相互地隔開，且 上述複數個導電構件之一個配置於上述2條第5配線之間。
  15. 如請求項14之半導體記憶裝置，其進而具備2個絕緣構件，上述2個絕緣構件設置於上述2條第5配線之間，沿上述第2方向延伸，且於上述第2方向上相互地隔開，且 上述複數個導電構件之上述一個配置於上述2個絕緣構件之間。
  16. 一種半導體記憶裝置，其具備： 基板； 第1配線，其設置於上述基板之第1方向之一側； 第2配線，其設置於上述第1配線之上述一側； 複數條第3配線，其等設置於上述第2配線之上述一側，沿上述第1方向相互隔開地排列，且沿相對於上述第1方向交叉之第2方向延伸； 第4配線，其設置於上述第3配線之上述一側； 半導體構件，其沿上述第1方向延伸，貫通上述複數條第3配線，且一端部連接於上述第2配線； 電荷蓄積構件，其設置於上述複數條第3配線之一條與上述半導體構件之間；及 導電構件，其連接於上述第1配線與上述第4配線之間，且與上述第2配線及上述複數條第3配線絕緣；且 自上述導電構件觀察，上述複數條第3配線之一條配置於相對於包含上述第1方向及上述第2方向之平面交叉之第3方向之一側。
  17. 如請求項16之半導體記憶裝置，其中自上述導電構件觀察，上述複數條第3配線之上述一條亦配置於上述第3方向之另一側。
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