TWI699872B - 半導體記憶裝置及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000003860 storage Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009825 accumulation Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 399
- 238000009413 insulation Methods 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 230000006870 function Effects 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- 239000011241 protective layer Substances 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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Abstract
本發明之實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：導電層15；複數個導電層19~24，其等積層於導電層15上；記憶體柱MP，其於複數個導電層19~24內沿著導電層19~24積層之方向延伸；及狹縫ST，其於導電層15上之複數個導電層19~24之側面以沿第1方向延伸之方式設置，與第1方向正交之剖面具有兩段形狀。
Description
實施形態係關於一種半導體記憶裝置及其製造方法。
作為半導體記憶裝置，已知有記憶胞呈三維排列而成之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上；記憶體柱，其於上述複數個第2導電層內沿著上述第2導電層積層之方向延伸；及第1層，其於上述第1導電層上之上述複數個第2導電層之側面以沿第1方向延伸之方式設置，與上述第1方向正交之剖面具有兩段形狀。
[相關申請案] 本申請案享有以日本專利申請2018-52418號(申請日：2018年3月20日)為基礎申請案之優先權。本申請藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下，參照圖式對實施形態進行說明。於以下之說明中，對具有相同之功能及構成之構成要素標註相同之符號。又，各實施形態例示用以使該實施形態之技術思想具體化之裝置或方法。
1.實施形態 對實施形態之半導體記憶裝置進行說明。此處，作為半導體記憶裝置，列舉將記憶胞電晶體(以下亦記作記憶胞)積層於半導體基板上方而成之三維積層型NAND型快閃記憶體為例。
1.1半導體記憶裝置之構成 圖1係表示實施形態之半導體記憶裝置之構成之俯視圖。圖2係沿著圖1中之A-A'線之剖視圖。圖3係沿著圖1中之B-B'線之剖視圖。圖1中，將相互正交且與半導體基板面平行之兩個方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交之方向設為Z方向。再者，圖1中省略了位元線。
如圖1所示，半導體記憶裝置具有記憶胞陣列區域100、引出區域200及接觸件區域300。
記憶胞陣列區域100包含複數個記憶體塊101。複數個記憶體塊101分別於X方向上延伸，且排列於Y方向上。複數個記憶體塊101各自具有相同之構成。
記憶體塊101具有複數個記憶體柱MP。複數個記憶體柱MP呈矩陣狀排列，即於X方向及Y方向上排列。記憶體柱MP之數量為任意。如圖2及圖3所示，記憶體柱MP經由接觸件CP1及通孔V1而連接於導電層40。導電層40作為位元線BL發揮功能。
於複數個記憶體塊101之間設置有在X方向上延伸之狹縫(分離層)ST。各個記憶體塊101之間由狹縫ST分離。狹縫ST之數量為任意。
引出區域200具有連接於下述字元線之複數個接觸件CP2。接觸件CP2於X方向上排列。如圖2所示，接觸件CP2連接於通孔V2。
接觸件區域300具有連接於下述周邊電路之複數個貫通接觸件CP3。如圖2所示，貫通接觸件CP3經由接觸件CP4連接於通孔V3。
如圖2及圖3所示，於半導體基板例如矽基板10上設置周邊電路區域400及記憶體電路區域500。周邊電路區域400具有控制針對記憶胞之資料寫入、讀取及刪除之周邊電路。周邊電路具有包含n通道型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體(以下記為nMOS電晶體)及p通道型MOS電晶體(以下記為pMOS電晶體)之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路11。於記憶體電路區域500設置有上述複數個記憶體柱MP、複數條字元線WL0~WL3、源極線SL及位元線BL。以下，當記為字元線WL時，表示字元線WL0~WL3之各者。再者，此處示出了字元線條數為4條之情形，但字元線之數量為任意。
再者，此處示出了於周邊電路區域400上設置有記憶體電路區域500之構成作為一例，但並不限定於此。可為於記憶體電路區域500上設置周邊電路區域400之構成，又，亦可為周邊電路區域400與記憶體電路區域500水平排列之構成。
以下，參照圖2，對半導體記憶裝置之沿著A-A'線之剖面構造進行說明。於矽基板10上設置例如包含nMOS電晶體及pMOS電晶體之CMOS電路11、以及通孔V4。通孔V4連接於nMOS電晶體及pMOS電晶體之源極、汲極或閘極。
於通孔V4上設置導電層(例如配線或焊墊)12。於導電層12上設置通孔V5。於通孔V5上設置導電層(例如配線或焊墊)13。於矽基板10上之CMOS電路11、導電層12、13以及通孔V4、V5之周圍設置絕緣層14。
於絕緣層14上設置導電層15。導電層15作為源極線SL發揮功能。於導電層15上設置絕緣層16。於絕緣層16上設置導電層17。
於導電層17上，複數個絕緣層18與複數個導電層19~24交替積層。導電層17、19~24於X方向上延伸。導電層17、19作為源極側選擇閘極線SGS發揮功能。導電層20~23作為複數條字元線WL0~WL3分別發揮功能。導電層24作為汲極側選擇閘極線SGD發揮功能。
於導電層24上設置絕緣層25。於複數個絕緣層16、18、複數個導電層17、19~24以及絕緣層25設置有在Z方向上延伸之柱狀記憶體柱MP。記憶體柱MP之一端連接於導電層15(源極線SL)，記憶體柱MP之另一端到達至絕緣層25之上表面。即，記憶體柱MP自絕緣層25之上表面經過絕緣層25、汲極側選擇閘極線SGD、複數個絕緣層18、複數條字元線WL0~WL3、源極側選擇閘極線SGS及絕緣層16到達至源極線SL。記憶體柱MP之詳情於下文中敍述。
於記憶體柱MP及絕緣層25上依次設置有絕緣層26、27、28。記憶胞陣列區域100中，於絕緣層26~28設置有在Z方向上延伸之接觸件CP1。接觸件CP1自絕緣層28之上表面到達至記憶體柱MP。接觸件CP1連接於記憶體柱MP。
引出區域200中，於絕緣層18、25~28設置有在Z方向上延伸之複數個接觸件CP2。接觸件CP2自絕緣層28之上表面分別到達至導電層19~24。接觸件CP2分別連接於源極側選擇閘極線SGS、字元線WL0~WL3及汲極側選擇閘極線SGD。
接觸件區域300中，於絕緣層14、16、18、25、26、導電層15、17、19~24設置有在Z方向上延伸之貫通接觸件CP3。貫通接觸件CP3自絕緣層26之上表面到達至導電層13。貫通接觸件CP3連接於導電層13。於絕緣層27、28設置有在Z方向上延伸之接觸件CP4。接觸件CP4自絕緣層28之上表面到達至貫通接觸件CP3。接觸件CP4連接於貫通接觸件CP3。
進而，於接觸件CP1、CP2、CP4及絕緣層28上設置絕緣層29。記憶胞陣列區域100中，於絕緣層29設置有在Z方向上延伸之通孔V1。通孔V1自絕緣層29之上表面到達至接觸件CP1。通孔V1連接於接觸件CP1。通孔V1進而連接於導電層40(位元線BL)。
引出區域200中，於絕緣層29設置有在Z方向上延伸之通孔V2。通孔V2自絕緣層29之上表面到達至接觸件CP2。通孔V2連接於接觸件CP2。
接觸件區域300中，於絕緣層29設置有在Z方向上延伸之通孔V3。通孔V3自絕緣層29之上表面到達至接觸件CP4。通孔V3連接於接觸件CP4。
繼而，參照圖3，對半導體記憶裝置之沿著B-B'線之剖面構造進行說明。周邊電路區域400以及包含記憶體柱MP之記憶體塊101內之構造與圖2所示之構造相同。此處，對不同之構造進行說明。
如上所述，於記憶體塊101之間設置有在X方向上延伸之狹縫ST。狹縫ST將記憶體塊101之間分離。換言之，狹縫ST將具有記憶體柱MP之記憶胞陣列以及導電層17、19~24分離。狹縫ST具有兩段形狀(或兩段構造)。關於狹縫ST之詳細情形將於下文敍述。狹縫ST可為整體具有絕緣層之構造，亦可為外側為絕緣層且於該絕緣層之內側具有導電層之構造。
1.1.1記憶體柱MP之詳情 繼而，使用圖4，對實施形態之半導體記憶裝置所包含之記憶體柱MP之詳細構成進行說明。圖4係記憶體柱之沿著Y方向之剖視圖。此處，省略了絕緣層。
記憶體柱MP作為NAND串NS發揮功能。NAND串NS具有選擇電晶體ST1、記憶胞電晶體MT0~MT3及選擇電晶體ST2。
如圖4所示，導電層19(源極側選擇閘極線SGS)、導電層20~23(字元線WL0~WL3)及導電層24(汲極側選擇閘極線SGD)排列於Z方向。以貫穿該等導電層19~24之方式設置記憶體柱MP。NAND串NS形成於導電層19~24與記憶體柱MP之交叉部。
記憶體柱MP例如具有胞絕緣層30、半導體層31及核心絕緣層32。胞絕緣層30包含阻擋絕緣層30A、電荷蓄積層30B及隧道絕緣層(或閘極絕緣層)30C。具體而言，在用以形成記憶體柱MP之記憶孔之內壁設置阻擋絕緣層30A。在阻擋絕緣層30A之內壁設置電荷蓄積層30B。在電荷蓄積層30B之內壁設置隧道絕緣層30C。在隧道絕緣層30C之內壁設置半導體層31。進而，在半導體層31之內側設置核心絕緣層32。核心絕緣層32例如包含氧化矽層。
於此種記憶體柱MP之構成中，記憶體柱MP與導電層19(及導電層17)交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層20~23交叉之部分分別作為記憶胞電晶體MT0~MT3發揮功能。記憶體柱MP與導電層24交叉之部分作為選擇電晶體ST1發揮功能。以下，當記為記憶胞電晶體MT時，表示記憶胞電晶體MT0~MT7各者。
半導體層31作為記憶胞電晶體MT、選擇電晶體ST1、ST2之通道層發揮功能。半導體層31例如為包含矽之層。
於記憶胞電晶體MT中，電荷蓄積層30B作為蓄積自半導體層31注入之電荷之電荷蓄積層發揮功能。電荷蓄積層30B例如包含氮化矽層。
隧道絕緣層30C於自半導體層31向電荷蓄積層30B注入電荷時或者將蓄積於電荷蓄積層30B中之電荷向半導體層31擴散時作為位能障壁(potential barrier)發揮功能。隧道絕緣層30C例如包含氧化矽層。
阻擋絕緣層30A防止蓄積於電荷蓄積層30B中之電荷向導電層(字元線WL)20~23擴散。阻擋絕緣層30A例如包含氧化矽層及氮化矽層。
1.1.2實施形態之主要部分之構成 繼而，使用圖5對實施形態之半導體記憶裝置中之主要部分之構成進行說明。圖5係表示實施形態之主要部分之構成之沿著Y方向之剖視圖。此處，示出狹縫ST與記憶體柱MP以用於說明。
於矽基板10上設置具有CMOS電路11及配線等之周邊電路(未圖示)。於矽基板10及周邊電路上設置絕緣層14。絕緣層14例如包含氧化矽層。
於絕緣層14上設置導電層15。導電層15作為源極線SL發揮功能。導電層15具有複數個導電層151、152、153、154。即，於絕緣層14上設置導電層151。於導電層151上設置導電層152。於導電層152上設置導電層153。進而，於導電層153上設置導電層154。導電層151為包含金屬之層，例如包含鎢(W)、矽化鎢。導電層152、153例如包含添加有雜質之多晶矽層。雜質例如為磷(P)或砷(As)。導電層154例如包含未添加雜質之多晶矽層。再者，亦可構成為不設置導電層151。
於導電層154上設置絕緣層16。於絕緣層16設置導電層17。導電層17作為源極側選擇閘極線SGS之閘極層發揮功能。又，導電層17於製造步驟中作為對複數個積層之絕緣層進行蝕刻時之終止層發揮功能。絕緣層16例如包含氧化矽層。導電層17例如包含添加有雜質之多晶矽層。雜質例如為磷(P)或砷(As)。
於導電層17上，複數個絕緣層18與複數個導電層19~24交替積層。進而，於導電層24上設置絕緣層25、26、27。絕緣層18、25~27例如包含氧化矽層。複數個導電層19~24例如包含鎢(W)。
於導電層15(源極線SL)、複數個絕緣層16、18、複數個導電層17、19~24以及絕緣層25內設置記憶體柱MP。記憶體柱MP具有於與矽基板10之面正交(或交叉)之Z方向上延伸之柱狀構造。
如圖3所示，於記憶體塊101之間設置狹縫ST。若參照圖5進行說明，則於導電層15、絕緣層16、導電層17、19~24以及絕緣層18、25內設置狹縫ST。狹縫ST具有於X方向及Z方向上延伸之板狀構造。
狹縫ST具有包含第1形狀S1與設置於第1形狀S1上之第2形狀S2之兩段形狀。第1形狀S1設置於導電層153上之導電層154、絕緣層16及導電層17內。第1形狀S1於沿Y方向之剖面中，上表面之寬度大於底面(或下表面)之寬度。第2形狀S2設置於第1形狀S1上之絕緣層18、導電層19~24及絕緣層25~27內。第2形狀S2於沿Y方向之剖面中，上表面之寬度大於底面之寬度。進而，第1形狀S1之上表面之寬度大於第2形狀S2之底面之寬度。
第1形狀S1與第2形狀S2之邊界存在於導電層15(源極線SL)與導電層19(源極側選擇閘極線SGS)之間。詳細敍述而言，第1形狀S1與第2形狀S2之邊界存在於導電層17與絕緣層18之邊界(或其等之間)。
第1形狀S1及第2形狀S2例如包含氧化矽層等絕緣層45。
1.2半導體記憶裝置之製造方法 繼而，使用圖6~圖18及圖5對實施形態所示之半導體記憶裝置之製造方法進行說明。圖6~圖18係表示半導體記憶裝置之製造方法之步驟之剖視圖。
如圖6所示，例如於矽基板10上形成具有CMOS電路11及配線等之周邊電路(未圖示)。進而，以覆蓋矽基板10及周邊電路上之方式形成絕緣層(例如氧化矽層)14。
繼而，於絕緣層14上形成導電層(例如矽化鎢層)151。於導電層151上形成導電層(例如多晶矽層)152。
繼而，利用CVD(chemical vapor deposition，化學氣相沈積)法於導電層152上依次形成保護層153A、犧牲層153B及保護層153C。進而，利用CVD法於保護層153C上形成導電層(例如多晶矽層)154。保護層153A、153C例如包含氧化矽層。犧牲層153B例如包含未添加雜質之多晶矽層。
繼而，利用CVD法於導電層154上形成絕緣層(例如氧化矽層)16。於絕緣層16上，利用CVD法形成導電層(例如多晶矽層)17。
繼而，如圖7所示，利用RIE(reactive ion etching，反應式離子蝕刻)法形成狹縫用槽51。狹縫用槽51自導電層17之上表面開設至保護層153C。然後，於狹縫用槽51內，利用CVD法形成作為間隔層之絕緣層41。絕緣層41例如包含氮化矽層。
繼而，如圖8所示，利用RIE法去除狹縫用槽51底面之絕緣層41。進而，利用RIE法去除存在於狹縫用槽51底面之保護層153C，露出犧牲層153B。此時，絕緣層41防止絕緣層16自狹縫用槽51之側面被側蝕。
繼而，如圖9所示，利用CVD法於狹縫用槽51內形成例如非晶矽層(或多晶矽層)42。然後，進行回蝕，去除狹縫用槽51上及導電層17上多餘之非晶矽層。
繼而，如圖10所示，利用CVD法於導電層17上及非晶矽層42上交替地形成複數個絕緣層(例如氧化矽層)18及複數個絕緣層43。絕緣層43例如包含氮化矽層。進而，於最上方之絕緣層43上形成絕緣層(例如氧化矽層)25。
繼而，如圖11所示，於導電層151上之導電層152、保護層153A、犧牲層153B、保護層153C、導電層154、絕緣層16、導電層17、複數個絕緣層18、複數個絕緣層43及絕緣層25內形成記憶體柱MP。記憶體柱MP以貫通該等層之方式自絕緣層25之上表面到達至導電層152。
具體而言，利用RIE法開設用以形成記憶體柱MP之記憶孔。記憶孔自絕緣層25之上表面開設至導電層152。此時，導電層(例如多晶矽層)17作為蝕刻記憶孔時之蝕刻終止層發揮功能。即，使記憶孔之蝕刻於導電層17暫時停止，吸收複數個記憶孔間之蝕刻速率之偏差。由此，減少記憶孔之底面位置之偏差。然後，於記憶孔之內壁形成胞絕緣層30。於胞絕緣層30之內壁形成半導體層31。進而，於半導體層31之內側形成核心絕緣層32。
繼而，如圖12所示，利用CVD法於記憶體柱MP上及絕緣層25上依次形成絕緣層(例如氧化矽層)26、27。然後，藉由RIE法對絕緣層25~27及絕緣層18與絕緣層(例如氮化矽層)43之積層進行蝕刻，形成狹縫用槽52。狹縫用槽52自絕緣層27之上表面開設至狹縫內之非晶矽層42。此時，之非晶矽層42作為蝕刻狹縫用槽52時之蝕刻終止層發揮功能。即，使狹縫用槽52之蝕刻於非晶矽層42暫時停止，吸收複數個狹縫用槽52間之蝕刻速率之偏差。由此，減少狹縫用槽52之底面位置之偏差。然後，藉由CVD法於狹縫用槽52之內壁形成作為間隔層之絕緣層44。絕緣層44例如包含氮化矽層。
繼而，如圖13所示，藉由RIE法去除狹縫用槽52底面之絕緣層44，使非晶矽層42露出。進而，如圖14所示，經由狹縫用槽52去除狹縫內之非晶矽層42、以及保護層153A與153C之間之犧牲層(例如多晶矽層)153B。例如，經由狹縫用槽52供給熱TMY(三甲基-2-羥基乙基氫氧化銨)，對非晶矽層42及犧牲層153B進行蝕刻。
藉此，如圖14所示，於保護層153A與153C之間形成空腔53。進而，於保護層153A與153C之間之空腔53中露出記憶體柱MP之胞絕緣層30之一部分。此時，絕緣層41防止導電層(例如多晶矽層)17、154自狹縫用槽52之側面被側蝕。又，保護層153A及153C保護導電層152、154不被使用熱TMY之矽蝕刻。
繼而，如圖15所示，經由狹縫用槽52去除記憶體柱MP之胞絕緣層30之一部分及保護層(例如氧化矽層)153A、153C。即，經由狹縫用槽52，例如藉由CDE(chemical dry etching，化學乾式蝕刻)法對胞絕緣層30之一部分及保護層153A、153C進行蝕刻。藉此，導電層152與154之間之空腔53變大。再者，位於狹縫用槽52側面之絕緣層41、44與胞絕緣層30中所含之電荷蓄積層同樣地為氮化矽層。但是，絕緣層41、44之厚度較電荷蓄積層厚，故殘留於狹縫用槽52之內壁。
繼而，如圖16所示，於空腔53內形成導電層153。例如，經由狹縫用槽52向空腔53內供給包含矽之氣體，使矽自導電層152之上表面、導電層154之下表面及所露出之半導體層31之側面磊晶生長。藉此，於空腔53內形成包含多晶矽之導電層153。
繼而，如圖17所示，藉由濕式蝕刻去除形成於狹縫用槽52之側面之絕緣層41、44。進而，去除積層之絕緣層(例如氮化矽層)43。例如，經由狹縫用槽52供給磷酸溶液，對狹縫用槽內之絕緣層41、44及絕緣層43進行蝕刻。藉此，絕緣層43被去除，但絕緣層(例如氧化矽層)18、25未被去除而殘留。其結果，於絕緣層18間以及絕緣層18與25之間形成空腔。
繼而，如圖18所示，利用CVD法於絕緣層18間以及絕緣層18與25之間之空腔形成導電材料、例如鎢。藉此，形成導電層19(源極側選擇閘極線SGS)、導電層20~23(字元線WL0~WL3)及導電層24(汲極側選擇閘極線SGD)。
繼而，如圖5所示，於狹縫用槽內形成絕緣層45。絕緣層45例如包含氧化矽層。藉此，形成狹縫ST。
其後，形成絕緣層、接觸件、通孔、位元線及其他所需之配線等，從而製造半導體記憶裝置。
1.3實施形態之效果 如以上所說明般，於實施形態中，形成將記憶體塊(或字元線)分離之狹縫ST時，於積層複數個絕緣層(氧化矽層)18與絕緣層(氮化矽層)43之前進行加工難易度較高之導電層(多晶矽)17之加工。詳細敍述而言，於導電層152上形成犧牲層153B及導電層17之後，對導電層17進行蝕刻，形成到達至犧牲層153B之狹縫用槽51並利用非晶矽層42進行填埋。進而，於導電層17上，交替地積層複數個絕緣層18及複數個絕緣層43。進而，去除非晶矽層42上之絕緣層＜18＞及絕緣層43，形成到達至非晶矽層42之狹縫用槽52。
藉由此種步驟，狹縫用槽52之深度止於非晶矽層42即可，故容易形成狹縫用槽。進而，存在於狹縫用槽52之下之非晶矽層42與犧牲層153B均成為包含矽之層，能夠使用相同之蝕刻氣體對該等非晶矽層42及犧牲層153B進行蝕刻。
藉此，容易進行狹縫用槽之深度控制以及將狹縫形狀維持為所需位置及形狀，能夠降低狹縫形成步驟之難易度。其結果，能夠降低半導體記憶裝置中之不良發生率。進而，亦能夠提高半導體記憶裝置之可靠性。
2.變化例 繼而，對實施形態之變化例之半導體記憶裝置進行說明。於上述實施形態中，狹縫ST之第1形狀S1與第2形狀S2之邊界位於導電層17與絕緣層18之間，但於變化例中，第1形狀S1與第2形狀S2之邊界位於導電層17上之絕緣層18與導電層19之間。此處，主要對與實施形態不同之方面進行說明。
2.1實施形態之主要部分之構成及製造方法 使用圖19，對實施形態之變化例之半導體記憶裝置中之主要部分之構成進行說明。圖19係表示變化例之主要部分之構成之沿著Y方向之剖視圖。此處，示出狹縫ST及記憶體柱MP以用於說明。
如圖19所示，狹縫ST具有包含第1形狀S1及第2形狀S2之兩段形狀。於沿Y方向之剖面中，第1形狀S1與第2形狀S2之邊界存在於和導電層17相接之絕緣層18與導電層19之邊界(或其等之間)。其他構成與上述實施形態相同。
作為製造方法，實施形態中係於形成導電層17之後，形成狹縫用槽51，但變化例中係於導電層17上形成絕緣層18之後，形成狹縫用槽。其他製造方法與第1實施形態相同。
2.2變化例之效果 根據變化例，與上述實施形態同樣地，能夠降低半導體記憶裝置中之不良發生率。進而，亦能夠提高半導體記憶裝置之可靠性。
進而，於變化例中，在對多晶矽42、153B進行蝕刻之後，對保護層(氧化矽層)153A、153C進行蝕刻時，能夠防止絕緣層(氧化矽層)18等受到蝕刻氣體之影響。其他效果與上述實施形態相同。
3.其他變化例等 於上述實施形態中，「連接」不僅為構件間直接連接之情形，亦包含經由其他構件連接之情形。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式加以實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或其主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧矽基板11‧‧‧CMOS電路12‧‧‧導電層13‧‧‧導電層14‧‧‧絕緣層15‧‧‧導電層16‧‧‧絕緣層17‧‧‧導電層18‧‧‧絕緣層19‧‧‧導電層20～23‧‧‧導電層24‧‧‧導電層25‧‧‧絕緣層26‧‧‧絕緣層27‧‧‧絕緣層28‧‧‧絕緣層29‧‧‧絕緣層30‧‧‧接觸件區域30A‧‧‧阻擋絕緣層30B‧‧‧電荷蓄積層30C‧‧‧隧道絕緣層31‧‧‧半導體層32‧‧‧核心絕緣層40‧‧‧導電層41‧‧‧絕緣層42‧‧‧非晶矽層43‧‧‧絕緣層44‧‧‧絕緣層45‧‧‧絕緣層51‧‧‧狹縫用槽52‧‧‧狹縫用槽53‧‧‧空腔100‧‧‧記憶胞陣列區域101‧‧‧記憶體塊151‧‧‧導電層152‧‧‧導電層153‧‧‧導電層153A‧‧‧保護層153B‧‧‧犧牲層153C‧‧‧保護層154‧‧‧導電層200‧‧‧引出區域300‧‧‧接觸件區域400‧‧‧周邊電路區域500‧‧‧記憶體電路區域CP1‧‧‧接觸件CP2‧‧‧接觸件CP3‧‧‧接觸件CP4‧‧‧接觸件MP‧‧‧記憶體柱MT0~MT3‧‧‧記憶胞電晶體NS‧‧‧NAND串S1‧‧‧第1形狀S2‧‧‧第2形狀SGD‧‧‧汲極側選擇閘極線SGS‧‧‧源極側選擇閘極線SL‧‧‧源極線ST‧‧‧狹縫(分離區域)ST1‧‧‧選擇電晶體ST2‧‧‧選擇電晶體V1‧‧‧通孔V2‧‧‧通孔V3‧‧‧通孔WL0~WL3‧‧‧字元線
圖1係表示實施形態之半導體記憶裝置之構成之俯視圖。 圖2係沿著圖1中之A-A'線之剖視圖。 圖3係沿著圖1中之B-B'線之剖視圖。 圖4係實施形態之記憶體柱之沿Y方向之剖視圖。 圖5係表示實施形態之主要部分之構成之剖視圖。 圖6係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖7係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖8係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖9係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖10係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖11係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖12係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖13係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖14係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖15係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖16係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖17係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖18係表示實施形態之半導體記憶裝置之製造方法之剖視圖。 圖19係表示實施形態之變化例之主要部分之構成之剖視圖。
10‧‧‧矽基板
14‧‧‧絕緣層
15‧‧‧導電層
16‧‧‧絕緣層
17‧‧‧導電層
18‧‧‧絕緣層
19‧‧‧導電層
20~23‧‧‧導電層
24‧‧‧導電層
25‧‧‧絕緣層
26‧‧‧絕緣層
27‧‧‧絕緣層
45‧‧‧絕緣層
151‧‧‧導電層
152‧‧‧導電層
153‧‧‧導電層
154‧‧‧導電層
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
S1‧‧‧第1形狀
S2‧‧‧第2形狀
ST‧‧‧狹縫(分離區域)
W0~WL3‧‧‧字元線
Claims (12)
- 一種半導體記憶裝置，其具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上；記憶體柱，其於上述複數個第2導電層內沿著上述複數個第2導電層積層之方向延伸；及第1層，其於上述第1導電層上之上述複數個第2導電層之側面以沿第1方向延伸之方式設置，與上述第1方向正交之剖面具有兩段形狀。
- 如請求項1之半導體記憶裝置，其中上述第1層之上述兩段形狀具有上述第1導電層上之第1形狀、及設置於上述第1形狀上之第2形狀。
- 如請求項2之半導體記憶裝置，其中上述第1形狀與上述第2形狀之邊界存在於上述第1導電層與上述複數個第2導電層之最下層之間。
- 如請求項2之半導體記憶裝置，其進而具備：第3導電層，其設置於上述第1導電層與上述複數個第2導電層之最下層之間，較上述複數個第2導電層之1層厚；及第1絕緣層，其設置於上述第3導電層上；上述第1形狀與上述第2形狀之邊界存在於上述第3導電層與上述第1絕緣層之間。
- 如請求項2之半導體記憶裝置，其進而具備：第3導電層，其設置於上述第1導電層與上述複數個第2導電層之最下層之間，較上述複數個第2導電層之1層厚；及第1絕緣層，其設置於上述第3導電層上；上述第1形狀與上述第2形狀之邊界存在於上述第1絕緣層與和上述第1絕緣層相接之上述複數個第2導電層之最下層之間。
- 如請求項2至5中任一項之半導體記憶裝置，其中於與上述第1方向正交之剖面中，上述第1形狀之上表面之寬度大於上述第2形狀之底面之寬度。
- 如請求項1之半導體記憶裝置，其中上述記憶體柱具有閘極絕緣層、半導體層及電荷蓄積層，上述第1導電層電性連接於上述記憶體柱所具有之上述半導體層。
- 如請求項1之半導體記憶裝置，其中上述記憶體柱具有閘極絕緣層、半導體層及電荷蓄積層，上述複數個第2導電層之各者與上述閘極絕緣層、上述半導體層及上述電荷蓄積層構成記憶胞。
- 如請求項1之半導體記憶裝置，其中上述第1層將於與上述第1方向正交之第2方向延伸之上述複數個第2導電層分離。
- 如請求項1之半導體記憶裝置，其中上述第1層包含絕緣層。
- 如請求項10之半導體記憶裝置，其中上述第1層於上述絕緣層內包含導電層。
- 一種半導體記憶裝置之製造方法，其具備如下步驟：於基板上形成第1導電層；於上述第1導電層上形成第1犧牲層；於上述第1犧牲層上形成第2導電層；對上述第2導電層之一部分進行加工，形成到達至上述第1犧牲層之第1槽；於上述第1槽內形成第2犧牲層；於上述第2導電層及上述第2犧牲層上交替地積層複數個第1絕緣層與複數個第2絕緣層；對上述複數個第1絕緣層及上述複數個第2絕緣層之一部分進行加工，形成到達至上述第2犧牲層之第2槽；經由上述第2槽去除上述第2犧牲層及上述第1犧牲層，於上述第1導電層上形成空腔；及於上述空腔形成第3導電層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018052418A JP2019165132A (ja) | 2018-03-20 | 2018-03-20 | 半導体記憶装置及びその製造方法 |
| JP2018-052418 | 2018-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201941398A TW201941398A (zh) | 2019-10-16 |
| TWI699872B true TWI699872B (zh) | 2020-07-21 |
Family
ID=67985483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107122929A TWI699872B (zh) | 2018-03-20 | 2018-07-03 | 半導體記憶裝置及其製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11075213B2 (zh) |
| JP (1) | JP2019165132A (zh) |
| CN (1) | CN110310954B (zh) |
| TW (1) | TWI699872B (zh) |
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- 2018-03-20 JP JP2018052418A patent/JP2019165132A/ja active Pending
- 2018-07-03 TW TW107122929A patent/TWI699872B/zh active
- 2018-07-26 CN CN201810832504.8A patent/CN110310954B/zh active Active
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| TWI613676B (zh) * | 2016-01-27 | 2018-02-01 | Toshiba Memory Corp | 半導體記憶裝置及其製造方法 |
| TW201803092A (zh) * | 2016-03-10 | 2018-01-16 | 東芝記憶體股份有限公司 | 半導體記憶裝置 |
| TW201807812A (zh) * | 2016-03-11 | 2018-03-01 | 東芝記憶體股份有限公司 | 半導體記憶裝置及其製造方法 |
| TW201803088A (zh) * | 2016-04-13 | 2018-01-16 | 東芝記憶體股份有限公司 | 半導體裝置及其製造方法 |
| US20180076293A1 (en) * | 2016-09-14 | 2018-03-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110310954A (zh) | 2019-10-08 |
| US11075213B2 (en) | 2021-07-27 |
| US20190296032A1 (en) | 2019-09-26 |
| JP2019165132A (ja) | 2019-09-26 |
| CN110310954B (zh) | 2023-08-01 |
| TW201941398A (zh) | 2019-10-16 |
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