KR20220028929A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하고, 반도체 메모리 장치는 주변회로층에 중첩된 비트라인; 상기 비트라인 상에서 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들; 상기 비트라인에 접속되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하도록 상기 제1 방향으로 연장되고, 상기 층간 절연막들 및 상기 도전패턴들보다 상기 제1 방향으로 돌출된 수직채널들; 상기 층간 절연막들 및 상기 도전패턴들보다 돌출된 상기 수직채널들 각각의 일부에 접촉되고, 상기 수직채널들을 연결하는 연결패턴; 상기 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 소스채널; 및 상기 소스채널을 감싸는 소스 셀렉트 라인을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 주변회로층에 중첩된 비트라인; 상기 비트라인 상에서 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들; 상기 비트라인에 접속되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하도록 상기 제1 방향으로 연장되고, 상기 층간 절연막들 및 상기 도전패턴들보다 상기 제1 방향으로 돌출된 수직채널들; 상기 층간 절연막들 및 상기 도전패턴들보다 돌출된 상기 수직채널들 각각의 일부에 접촉되고, 상기 수직채널들을 연결하는 연결패턴; 상기 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 소스채널; 및 상기 소스채널을 감싸는 소스 셀렉트 라인을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 워드라인; 상기 워드라인의 상기 제1 영역을 관통하고, 상기 워드라인에 교차되는 제1 방향으로 연장된 제1 수직채널; 상기 워드라인으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제1 영역에 중첩되고, 상기 제1 수직채널의 측벽에 접촉된 제1 연결패턴; 상기 제1 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 제1 소스채널; 및 상기 제1 연결패턴으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제1 영역에 중첩되고, 상기 제1 소스채널을 감싸는 제1 소스 셀렉트 라인을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 희생기판 상에 소스 셀렉트 게이트막을 형성하는 단계; 상기 소스 셀렉트 게이트막을 관통하여 상기 희생기판에 접촉된 제1 소스채널을 형성하는 단계; 상기 제1 소스채널에 접속된 예비 연결구조를 형성하는 단계; 상기 예비 연결구조에 접촉되고 제1 방향으로 연장된 제1 수직채널, 및 상기 제1 수직채널을 감싸고 상기 제1 방향으로 이격되어 적층된 도전패턴들을 포함하는 셀 적층체를 형성하는 단계; 상기 제1 수직채널에 접속된 비트라인을 형성하는 단계; 상기 비트라인 상에 제1 본딩구조를 형성하는 단계; 주변회로 및 상기 주변회로에 중첩된 제2 본딩구조를 포함하는 주변회로층을 형성하는 단계; 상기 제1 본딩구조와 상기 제2 본딩구조를 상호 본딩하는 단계; 상기 제1 소스채널이 노출되도록 상기 희생기판을 제거하는 단계; 및 상기 주변회로층에 중첩된 상기 소스 셀렉트 게이트막과 상기 예비 연결구조를 관통하는 소스 슬릿 절연막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 희생기판에 접촉된 소스채널을 통해 반도체 메모리 장치의 제조공정 중 발생하는 전하들을 디스차지시킬 수 있으므로 아킹(arcing) 현상을 방지할 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 제조공정 안정성을 높일 수 있다.
본 기술에 따르면, 소스 셀렉트 라인들 및 연결패턴들을 정의하기 위한 식각공정을 희생기판을 제거한 후에 진행함으로써, 반도체 메모리 장치의 제조공정 난이도를 낮출 수 있다.
본 기술에 따르면, 수직채널과 소스채널을 연결패턴을 통해 전기적으로 연결함으로써 수직채널에 연결된 비트라인과 소스채널에 연결된 공통소스라인 사이에 전류이동 경로를 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들, 워드라인들, 드레인 셀렉트 라인들, 및 비트라인들을 나타내는 평면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 수직채널 및 소스채널을 확대하여 나타낸 횡단면도들이다.
도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 소스채널들의 형성공정을 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 예비 연결구조의 형성공정을 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 도전패턴들의 형성공정을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시 예에 따른 드레인 셀렉트 라인들의 형성공정을 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 비트라인의 형성공정을 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 제1 본딩구조의 형성공정을 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 본딩공정을 나타내는 단면도이다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 소스 셀렉트 라인들 및 연결패턴들의 형성공정을 나타내는 단면도들이다.
도 14는 본 발명의 일 실시 예에 따른 소스막의 형성공정을 나타내는 단면도이다.
도 15a 및 도 15b는 본 발명의 일 실시 예에 따른 예비 연결구조의 형성공정을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
반도체 메모리 장치는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 각각의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(MS1, MS2)을 포함할 수 있다.
메모리 셀 스트링들(MS1, MS2)은 연결패턴들(CP1, CP2) 및 소스 셀렉트 트랜지스터들(SST)을 경유하여 공통소스라인(CSL)에 접속될 수 있다. 소스 셀렉트 트랜지스터들(SST)은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 소스 셀렉트 트랜지스터들(SST)은 연결패턴들(CP1, CP2)을 경유하여 메모리 셀 스트링들(MS1, MS2)에 접속될 수 있다. 메모리 셀 스트링들(MS1, MS2)은 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 접속될 수 있다. 메모리 셀 스트링들(MS1, MS2) 각각은 직렬로 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다.
소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인들(SSL1, SSL2)에 연결될 수 있다. 소스 셀렉트 라인들(SSL1, SSL2) 중 어느 하나에 공통으로 연결된 소스 셀렉트 트랜지스터들(SST)은 연결패턴들(CP1, CP2) 중 어느 하나에 공통으로 접속될 수 있다.
연결패턴들(CP1, CP2) 각각은 복수의 메모리 셀 스트링들을 전기적으로 연결할 수 있다. 연결패턴들(CP1, CP2) 각각과 공통소스라인(CSL) 사이의 접속은 소스 셀렉트 라인들(SSL1, SSL2)에 인가되는 신호에 의해 제어될 수 있다.
드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL1, DSL2)에 연결될 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 각각에 공통으로 연결된 드레인 셀렉트 트랜지스터들(DST)에 메모리 셀 스트링들(MS1 또는 MS2)이 각각 접속될 수 있다.
복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 동일한 워드라인(WL)에 연결될 수 있다.
워드라인들(WL) 각각에 의해 선택되는 메모리 셀 스트링들(MS1, MS2)은 드레인 셀렉트 라인들(DSL1, DSL2)에 의해 개별적으로 선택 가능한 메모리 셀 스트링 그룹들로 분리될 수 있다.
독출교란(read disturb)을 개선하기 위해, 소스 셀렉트 라인들(SSL1, SSL2) 각각에 의해 선택되는 메모리 셀 스트링들의 개수는 워드라인들(WL) 각각에 의해 선택되는 메모리 셀 스트링들의 개수에 비해 작을 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1, SSL2)에 의해 개별적으로 선택 가능한 메모리 셀 스트링 그룹들과 드레인 셀렉트 라인들(DSL2, DSL2)에 의해 개별적으로 선택 가능한 메모리 셀 스트링 그룹들은 동일할 수 있다.
이하, 메모리 블록(BLK)이 서로 분리된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 포함하고, 서로 분리된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함하는 실시 예 위주로 본 발명을 설명한다. 단, 본 발명은 이에 제한되지 않고, 메모리 블록(BLK)은 3개 이상의 서로 분리된 소스 셀렉트 라인들 및 3개 이상의 서로 분리된 드레인 셀렉트 라인들을 포함할 수 있다.
메모리 셀 스트링들(MS1, MS2)은 제1 메모리 셀 스트링들(MS1)을 포함하는 제1 메모리 셀 스트링 그룹과, 제2 메모리 셀 스트링들(MS2)을 포함하는 제2 메모리 셀 스트링 그룹을 포함할 수 있다. 제1 메모리 셀 스트링들(MS1)은 제1 연결패턴(CP1)에 병렬로 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 연결패턴(CP2)에 병렬로 접속될 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 소스 셀렉트 라인(SSL1)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스라인(CSL)에 접속될 수 있고, 제1 드레인 셀렉트 라인(DSL1)에 연결된 드레인 셀렉트 트랜지스터들(DST)의 제어에 의해 비트라인들(BL)에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 소스 셀렉트 라인(SSL2)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스라인(CSL)에 접속될 수 있고, 제2 드레인 셀렉트 라인(DSL2)에 연결된 드레인 셀렉트 트랜지스터들(DST)의 제어에 의해 비트라인들(BL)에 각각 접속될 수 있다.
드레인 셀렉트 트랜지스터들(DST)은, 제1 메모리 셀 스트링들(MS1) 및 제2 메모리 셀 스트링들(MS2)에 각각 접속될 수 있다. 제1 연결패턴(CP1) 및 제2 연결패턴(CP2) 각각은 2개 이상의 소스 셀렉트 트랜지스터들(SST)에 접속될 수 있다. 제1 연결패턴(CP1)에 접속된 소스 셀렉트 트랜지스터들(SST)의 개수는 제1 연결패턴(CP1)에 접속된 제1 메모리 셀 스트링들(MS1)의 개수에 비해 작을 수 있다. 유사하게, 제2 연결패턴(CP2)에 접속된 소스 셀렉트 트랜지스터들(SST)의 개수는 제2 연결패턴(CP2)에 접속된 제2 메모리 셀 스트링들(MS2)의 개수에 비해 작을 수 있다. 제1 메모리 셀 스트링들(MS1) 및 제2 메모리 셀 스트링들(MS2)은 비트라인들(BL) 각각에 한 쌍씩 접속될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다. 이하의 도면에서 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계에서 서로 직교하는 X축, Y축, 및 Z축이 향하는 방향들에 각각 대응될 수 있다.
반도체 메모리 장치는 서로 분리된 게이트 적층체들(GST[A], GST[B])을 포함할 수 있다. 게이트 적층체들(GST[A], GST[B])은 서로 연결된 제1 슬릿(SI1) 및 제2 슬릿(SI2)에 의해 분리될 수 있다. 도 2는 반도체 메모리 장치의 제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B])를 나타낸다. 제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B]) 각각은 메모리 블록을 구성할 수 있다.
제1 게이트 적층체(GST[A])는 제1 드레인 셀렉트 라인(DSL1[A]), 제2 드레인 셀렉트 라인(DSL2[A]), 복수의 워드라인들(WL[A]), 복수의 제1 수직채널들(VC1[A]), 복수의 제2 수직채널들(VC2[A]), 제1 연결패턴(CP1[A]), 제2 연결패턴(CP2[A]), 제1 소스 셀렉트 라인(SSL1[A]), 제2 소스 셀렉트 라인(SSL2[A]), 제1 소스채널(SC1[A]), 제2 소스채널(SC2[A])을 포함할 수 있다.
워드라인들(WL[A])은 제1 방향(D1)으로 서로 이격되어 적층될 수 있다. 워드라인들(WL[A]) 각각은 제1 영역(R1), 제2 영역(R2), 및 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 제1 및 제2 영역들(R1 및 R2) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)으로의 제3 영역(R3)의 폭은 제3 방향(D3)으로의 제1 및 제2 영역들(R1 및 R2) 각각의 폭보다 좁게 정의될 수 있다. 제3 영역(R3)은 제2 방향(D2)으로 연장될 수 있다.
제1 수직채널들(VC1[A])은 워드라인들(WL[A]) 각각의 제1 영역(R1)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 제2 수직채널들(VC2[A])은 워드라인들(WL[A]) 각각의 제2 영역(R2)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 다시 말해, 워드라인들(WL[A]) 각각은 제1 수직채널들(VC1[A]) 및 제2 수직채널들(VC2[A])을 감싸도록 연장될 수 있다.
제1 연결패턴(CP1[A])은 워드라인들(WL[A])로부터 제1 방향(D1)으로 이격되고, 워드라인들(WL[A]) 각각의 제1 영역(R1)에 중첩될 수 있다. 제1 연결패턴(CP1[A])은 제1 수직채널들(VC1[A])을 연결할 수 있다.
제2 연결패턴(CP2[A])은 워드라인들(WL[A])로부터 제1 방향(D1)으로 이격되고, 워드라인들(WL[A]) 각각의 제2 영역(R2)에 중첩될 수 있다. 제2 연결패턴(CP2[A])은 제2 수직채널들(VC2[A])을 연결할 수 있다.
제1 소스 셀렉트 라인(SSL1[A])은 제1 연결패턴(CP1[A])으로부터 제1 방향(D1)으로 이격되고, 워드라인들(WL[A]) 각각의 제1 영역(R1)에 중첩될 수 있다. 제1 소스채널(SC1[A])은 제1 연결패턴(CP1[A])에 접촉되고, 제1 소스 셀렉트 라인(SSL1[A])을 관통하도록 제1 방향(D1)으로 연장될 수 있다.
제2 소스 셀렉트 라인(SSL2[A])은 제2 연결패턴(CP2[A])으로부터 제1 방향(D1)으로 이격되고, 워드라인들(WL[A]) 각각의 제2 영역(R2)에 중첩될 수 있다. 제2 소스채널(SC2[A])은 제2 연결패턴(CP2[A])에 접촉되고, 제2 소스 셀렉트 라인(SSL2[A])을 관통하도록 제1 방향(D1)으로 연장될 수 있다.
제1 연결패턴(CP1[A])은 소스 슬릿(SS)에 의해 제2 연결패턴(CP2[A])으로부터 분리될 수 있다. 소스 슬릿(SS)은 제1 연결패턴(CP1[A])과 제2 연결패턴(CP2[A]) 사이에 배치될 수 있다. 소스 슬릿(SS)은 제1 소스 셀렉트 라인(SSL1[A])과 제2 소스 셀렉트 라인(SSL2[A]) 사이로 연장될 수 있다. 제1 소스 셀렉트 라인(SSL1[A])은 소스 슬릿(SS)에 의해 제2 소스 셀렉트 라인(SSL2[A])으로부터 분리될 수 있다. 소스 슬릿(SS)은 워드라인들(WL[A]) 각각의 제3 영역(R3)에 중첩될 수 있다.
제1 드레인 셀렉트 라인(DSL1[A])은 워드라인들(WL[A])을 사이에 두고 제1 소스 셀렉트 라인(SSL1[A])에 중첩될 수 있다. 제1 드레인 셀렉트 라인(DSL1[A])은 제1 수직채널들(VC1[A])을 감싸도록 연장될 수 있다.
제2 드레인 셀렉트 라인(DSL2[A])은 워드라인들(WL[A])을 사이에 두고 제2 소스 셀렉트 라인(SSL2[A])에 중첩될 수 있다. 제2 드레인 셀렉트 라인(DSL2[A])은 제2 수직채널들(VC1[A])을 감싸도록 연장될 수 있다.
제1 드레인 셀렉트 라인(DSL1[A])은 드레인 슬릿(SD)에 의해 제2 드레인 셀렉트 라인(DSL2[A])으로부터 분리될 수 있다. 드레인 슬릿(SD)은 제1 드레인 셀렉트 라인(DSL1[A])과 제2 드레인 셀렉트 라인(DSL2[A]) 사이에 배치될 수 있다. 드레인 슬릿(SD)은 워드라인들(WL[A]) 각각의 제3 영역(R3)에 중첩될 수 있고, 제1 수직채널들(VC1[A])과 제2 수직채널들(VC2[A]) 사이에 배치될 수 있다.
제2 게이트 적층체(GST[B])는 제1 게이트 적층체(GST[A])와 유사하게, 제1 드레인 셀렉트 라인(DSL1[B]), 제2 드레인 셀렉트 라인(DSL2[B]), 복수의 워드라인들(WL[B]), 복수의 제1 수직채널들(VC1[B]), 복수의 제2 수직채널들(VC2[B]), 제1 연결패턴(CP1[B]), 제2 연결패턴(CP2[B]), 제1 소스 셀렉트 라인(SSL1[B]), 제2 소스 셀렉트 라인(SSL2[B]), 제1 소스채널(SC1[B]), 및 제2 소스채널(SC2[B])을 포함할 수 있다.
제1 게이트 적층체(GST[A])의 워드라인들(WL[A])은 제1 슬릿(SI1)에 의해 제2 게이트 적층체(GST[B])의 워드라인들(WL[B])로부터 분리될 수 있다. 제1 게이트 적층체(GST[A])의 제1 및 제2 드레인 셀렉트 라인들(DSL1[A] 및 DSL2[A])은 제1 슬릿(SI1)에 의해 제2 게이트 적층체(GST[B])의 제1 및 제2 드레인 셀렉트 라인들(DSL1[B] 및 DSL2[B])로부터 분리될 수 있다. 제1 게이트 적층체(GST[A])의 제1 및 제2 소스 셀렉트 라인들(SSL1[A] 및 SSL2[A])은 제2 슬릿(SI2)에 의해 제2 게이트 적층체(GST[B])의 제1 및 제2 소스 셀렉트 라인들(SSL1[B] 및 SSL2[B])로부터 분리될 수 있다.
상술한 구조에 따르면, 워드라인들(WL[A], WL[B]) 각각의 폭(WW)은 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B], DSL2[B]) 각각의 폭(WD), 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B]) 각각의 폭(WS), 및 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B]) 각각의 폭(WC)보다 넓게 형성될 수 있다.
제1 게이트 적층체(GST[A])의 제1 소스채널(SC1[A]) 및 제2 소스채널(SC2[A])과 제2 게이트 적층체(GST[B])의 제1 소스채널(SC1[B]) 및 제2 소스채널(SC2[B])은 공통소스라인(CSL)에 연결될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들, 워드라인들, 드레인 셀렉트 라인들, 및 비트라인들을 나타내는 평면도들이다.
도 3a는 도 2에 도시된 제1 게이트 적층체(GST[A])의 제1 및 제2 소스 셀렉트 라인들(SSL1[A] 및 SSL2[A]) 및 제2 게이트 적층체(GST[B])의 제1 소스 셀렉트 라인(SSL1[B])에 대한 일 실시 예를 나타내는 평면도이다.
도 3a를 참조하면, 소스 슬릿(SS)은 제2 방향(D2)으로 연장될 수 있다. 제2 슬릿(SI2)은 제2 방향(D2)으로 연장될 수 있다. 제2 슬릿(SI2) 및 소스 슬릿(SS) 각각의 형태는 웨이브형, 직선형등 다양할 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 소스채널들(SC1[A], SC2[A], SC1[B])을 각각 감쌀 수 있다. 소스채널들(SC1[A], SC2[A], SC1[B]) 각각의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 다시 말해, 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B]) 각각은 게이트 절연막(GI)을 사이에 두고 소스채널(SC1[A], SC2[A] 또는 SC1[B])을 감쌀 수 있다.
도 3b는 도 2에 도시된 제1 게이트 적층체(GST[A])의 워드라인들(WL[A]) 및 제2 게이트 적층체(GST[B])의 워드라인들(WL[B])에 대한 일 실시 예를 나타내는 평면도이다.
도 3b를 참조하면, 제1 슬릿(SI1)은 제2 방향(D2)으로 연장될 수 있다. 제1 슬릿(SI1)의 형태는 웨이브형, 직선형등 다양할 수 있다.
워드라인들(WL[A], WL[B])은 수직채널들(VC1[A], VC2[A], VC1[B])을 감쌀 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 다시 말해, 워드라인들(WL[A], WL[B]) 각각은 메모리막(ML)을 사이에 두고 수직채널(VC1[A], VC2[A] 또는 VC1[B])을 감쌀 수 있다.
소스채널들(SC1[A], SC2[A], SC1[B]) 각각의 폭(WB)은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 폭(WA)보다 넓게 형성될 수 있다.
소스채널들(SC1[A], SC2[A], SC1[B])은 도 2에 도시된 바와 같이 연결패턴들(CP1[A], CP2[A], CP1[B])을 경유하여 수직채널들(VC1[A], VC2[A], VC1[B])에 접속될 수 있다. 이에 따라, 본 발명은 소스채널들(SC1[A], SC2[A], SC1[B])의 배치 자유도를 향상시킬 수 있다. 구체적으로, 소스채널들(SC1[A], SC2[A], SC1[B])은 수직채널들(VC1[A], VC2[A], VC1[B])에 중첩되지 않더라도 수직채널들(VC1[A], VC2[A], VC1[B])에 접속될 수 있다. 일 실시 예로서, 수직채널들(VC1[A], VC2[A], VC1[B]) 중 일부 수직채널들의 중심영역은 소스채널들(SC1[A], SC2[A], SC1[B])의 중심영역에 중첩되지 않고, 어긋날 수 있다. 일 실시 예로서, 수직채널들(VC1[A], VC2[A], VC1[B]) 중 일부 수직채널들은 소스채널들(SC1[A], SC2[A], SC1[B])에 비중첩될 수 있다. 일 실시 예로서, 소스채널들(SC1[A], SC2[A], SC1[B]) 중 일부 소스채널들에 수직채널들(VC1[A], VC2[A], VC1[B]) 중 2개 이상이 중첩될 수 있다.
도 3c는 도 2에 도시된 제1 게이트 적층체(GST[A])의 제1 및 제2 드레인 셀렉트 라인들(DSL1[A] 및 DSL2[A]) 및 제2 게이트 적층체(GST[B])의 제1 드레인 셀렉트 라인(DSL1[B])에 대한 일 실시 예를 나타내는 평면도이다.
도 3c를 참조하면, 드레인 슬릿(SD)은 제2 방향(D2)으로 연장될 수 있다. 드레인 슬릿(SD)의 형태는 웨이브형, 직선형등 다양할 수 있다.
수직채널들(VC1[A], VC1[B], VC2[A])은 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B])을 관통하도록 연장될 수 있다. 메모리막(ML)은 수직채널들(VC1[A], VC1[B], VC2[A]) 각각과 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B]) 각각의 사이로 연장될 수 있다.
도 3d는 본 발명의 일 실시 예에 따른 비트라인들을 나타내는 평면도이다.
도 3d를 참조하면, 비트라인들(BL) 각각은 콘택 플러그들(CT)을 경유하여 수직채널들(VC1[A], VC1[B], VC2[A])에 접속될 수 있다. 하나의 비트라인(BL)에 접속된 수직채널들(VC1[A], VC1[B], VC2[A])은 도 3c에 도시된 바와 같이 서로 다른 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B])에 의해 개별적으로 제어될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다. 도 4a 및 도 4b 각각은 도 3d에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면구조를 나타낸다.
도 4a 및 도 4b를 참조하면, 반도체 메모리 장치는 비트라인(BL)과 공통소스라인(CSL) 사이에서 배치된 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])을 포함할 수 있다. 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 실질적으로 동일한 레벨에 배치될 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])이 배치된 레벨과 비트라인(BL)이 배치된 레벨 사이에 다층구조(50)가 배치될 수 있다. 다층구조(50)는 제1 방향(D1)으로 교대로 적층된 층간 절연막들(51) 및 도전패턴들(53)을 포함할 수 있다. 다층구조(50)의 도전패턴들(53)은 도 2에 도시된 워드라인들(WL[A], WL[B]), 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B], DSL2[B])로서 이용될 수 있다. 일 실시 예로서, 도전패턴들(53) 중 비트라인(BL)에 인접하고 비트라인(BL)의 연장방향으로 이격되어 배치된 도전패턴들(53B)이 드레인 셀렉트 라인들로 이용될 수 있고, 나머지는 워드라인들로 이용될 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])이 배치된 레벨과 다층구조(50)가 배치된 레벨 사이에 연결패턴들(CP1[A], CP2[A], CP1[B])이 배치될 수 있다. 연결패턴들(CP1[A], CP2[A], CP1[B])은 실질적으로 동일한 레벨에 배치될 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 제1 절연막(23)과 제2 절연막(21) 사이에 배치될 수 있다. 제1 절연막(23)은 공통소스라인(CSL)을 향하는 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])의 표면들을 덮도록 연장될 수 있다. 제2 절연막(21)은 연결패턴들(CP1[A], CP2[A], CP1[B])을 향하는 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])의 표면들을 덮도록 연장될 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 제2 절연막(21)에 의해 연결패턴들(CP1[A], CP2[A], CP1[B])로부터 제1 방향(D1)으로 이격될 수 있다. 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 제2 절연막(21)에 의해 연결패턴들(CP1[A], CP2[A], CP1[B])로부터 절연될 수 있다.
소스 셀렉트 라인들(SSL1[A], SSL2[A])은 소스채널들(SC1[A], SC2[A])에 의해 관통될 수 있다. 소스채널들(SC1[A], SC2[A])은 제2 절연막(21)을 관통하도록 연장되어 연결패턴들(CP1[A], CP2[A])에 접촉될 수 있다. 소스채널들(SC1[A], SC2[A])은 제1 절연막(23)을 관통하고, 제1 방향(D1)으로 제1 절연막(23)보다 돌출될 수 있다. 게이트 절연막(GI)은 제2 절연막(21)과 제1 절연막(23) 사이에 배치되고, 소스채널들(SC1[A], SC2[A]) 각각의 측벽을 감쌀 수 있다.
소스채널들(SC1[A], SC2[A])은 공통소스라인(CSL)에 연결될 수 있다. 일 실시 예로서, 공통소스라인(CSL)은 제1 방향(D1)으로 이격되어 적층된 제1 소스막(SL1) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2) 각각은 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])에 중첩되도록 연장될 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2) 각각은 다양한 도전물을 포함할 수 있다. 제1 소스막(SL1)은 오믹콘택을 제공할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 텅스텐 실리사이드를 포함할 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1)에 비해 비저항이 낮은 도전물을 포함할 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2)은 소스 콘택 플러그들(SCT)에 의해 서로 연결될 수 있다.
소스채널들(SC1[A], SC2[A]) 각각은 소스 코어 절연막(27), 소스 채널막(25) 및 도프트 반도체 패턴(29)을 포함할 수 있다. 소스 채널막(25)은 게이트 절연막(GI)의 내벽을 따라 연장되고 튜브형으로 형성될 수 있다. 소스 코어 절연막(27) 및 도프트 반도체 패턴(29)은 튜브형 소스 채널막(25)에 의해 정의된 소스채널들(SC1[A], SC2[A]) 각각의 중심영역을 채울 수 있다.
소스 코어 절연막(27)은 제1 소스막(SL1)에 접촉될 수 있다. 도프트 반도체 패턴(29)은 연결패턴들(CP1[A], CP2[A]) 중 도프트 반도체 패턴(29)에 대응하는 어느 하나에 접촉될 수 있다.
도프트 반도체 패턴(29)은 연결패턴들(CP1[A], CP2[A]) 중 어느 하나와 소스 코어 절연막(27) 사이에 배치될 수 있다.
소스 채널막(25)은 소스 코어 절연막(27)의 측벽 및 도프트 반도체 패턴(29)의 측벽을 감싸도록 연장될 수 있다. 소스 채널막(25)은 제1 절연막(23) 및 제2 절연막(21)을 관통하고, 연결패턴들(CP1[A], CP2[A]) 중 어느 하나와 제1 소스막(SL1)에 접촉될 수 있다. 소스 채널막(25)은 반도체막 물질을 포함할 수 있다. 일 실시 예로서, 소스 채널막(25)은 실리콘을 포함할 수 있다. 소스 채널막(25) 및 소스 코어 절연막(27)은 제1 소스막(SL1) 내부로 연장될 수 있다.
소스채널들(SC1[A], SC2[A])은 연결패턴들(CP1[A], CP2[A])을 경유하여 수직채널들(VC1[A], VC2[A])에 접속될 수 있다. 연결패턴들(CP1[A], CP2[A], CP1[B]) 각각은 채널콘택막(33)을 포함할 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 채널콘택막(33)에 접촉된 측벽(SW)을 포함할 수 있다.
채널콘택막(33)은 서로 상반된 방향을 향하는 제1 표면(SU1) 및 제2 표면(SU2)을 포함할 수 있다. 이하, 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])을 향하는 채널콘택막(33)의 표면을 제1 표면(SU1)으로 지칭하고, 비트라인(BL)을 향하는 채널콘택막(33)의 표면을 제2 표면(SU2)으로 지칭한다.
도 4a를 참조하면, 일 실시 예에 따른 연결패턴들(CP1[A], CP2[A], CP1[B]) 각각은 제1 도전막(31) 및 제2 도전막(35)을 더 포함할 수 있다. 제1 도전막(31)은 채널콘택막(33)의 제1 표면(SU1)을 따라 연장될 수 있다. 제2 도전막(35)은 채널콘택막(33)의 제2 표면(SU2)을 따라 연장될 수 있다.
수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 다층구조(30)보다 제1 방향(D1)으로 돌출될 수 있다. 일 실시 예로서, 수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 제2 도전막(35) 및 채널콘택막(33)을 관통하고, 제1 도전막(31) 내부로 연장될 수 있다. 이에 따라, 수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 제1 도전막(31)으로 감싸이는 부분과 제2 도전막(35)으로 감싸이는 부분을 포함할 수 있다.
채널콘택막(33)은 제1 도전막(31)과 제2 도전막(35) 사이에서 메모리막(ML)을 관통할 수 있다. 이에 따라, 메모리막(ML)은 채널콘택막(33)에 의해 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다.
제1 메모리 패턴(ML1)은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각과 다층구조(50) 사이에서, 층간 절연막들(51)의 측벽들 및 도전패턴들(53)의 측벽들을 따라 연장될 수 있다. 제1 메모리 패턴(ML1)은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각과 제2 도전막(35) 사이로 연장될 수 있다. 제2 메모리 패턴(ML2)은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각과 제1 도전막(31) 사이에 배치될 수 있다.
상기에서, 제1 도전막(31), 채널콘택막(33), 및 제2 도전막(35) 각각은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 제1 도전막(31), 채널콘택막(33) 및 제2 도전막(35) 각각은 도프트 실리콘을 포함할 수 있다.
도 4b를 참조하면, 일 실시 예에 따른 연결패턴들(CP1[A], CP2[A], CP1[B]) 각각은 채널콘택막(33)의 제1 표면(SU1)을 따라 연장된 도전막(31')을 더 포함할 수 있다.
수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 채널콘택막(33)을 관통하고, 도전막(31') 내부로 연장될 수 있다. 이에 따라, 수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 도전막(31')으로 감싸이는 부분을 포함할 수 있다.
채널콘택막(33)은 도전막(31')과 다층구조(30) 사이에서 메모리막(ML)을 관통할 수 있다. 이에 따라, 메모리막(ML)은 채널콘택막(33)에 의해 제1 메모리 패턴(ML1') 및 제2 메모리 패턴(ML2')으로 분리될 수 있다.
제1 메모리 패턴(ML1')은 다층구조(50)를 관통하는 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 일부를 감쌀 수 있다. 제2 메모리 패턴(ML2')은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각과 도전막(31') 사이에 배치될 수 있다.
상기에서 채널콘택막(33)은 도프트 반도체막을 포함할 수 있다. 도전막(31')은 오믹콘택을 제공할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 도전막(31')은 텅스텐 실리사이드를 포함할 수 있다.
다시 도 4a 및 도 4b를 참조하면, 수직채널들(VC1[A], VC2[A], VC1[B]) 각각은 코어 절연막(43), 채널막(41) 및 도프트 반도체 패턴(45)을 포함할 수 있다. 코어 절연막(43)은 층간 절연막들(51) 및 도전패턴들(53)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 코어 절연막(43)은 도프트 반도체 패턴(45)에 중첩될 수 있다.
채널막(41)은 코어 절연막(43)의 측벽을 감쌀 수 있다. 채널막(41)은 제1 소스막(SL1)을 향하는 코어 절연막(43)의 끝단을 폐쇄하도록 코어 절연막(43)과 제1 도전막(31) 사이 또는 코어 절연막(43)과 도전막(31') 사이로 연장될 수 있다. 채널막(41)은 도프트 반도체 패턴(45)의 측벽을 감싸도록 연장될 수 있다. 채널콘택막(33)에 접촉된 측벽(SW)은 채널막(41)의 측벽 일부이며, 채널콘택막(33)은 채널막(41)에 직접 접촉될 수 있다. 채널막(41)은 반도체 물질을 포함할 수 있다. 일 실시 예로서 실리콘을 포함할 수 있다.
수직채널들(VC1[A], VC2[A], VC1[B])은 비트라인(BL)에 접속될 수 있다. 비트라인(BL)은 콘택 플러그들(CT)을 경유하여 수직채널들(VC1[A], VC2[A], VC1[B])에 접속될 수 있다. 콘택 플러그들(CT)은 비트라인(BL)과 다층구조(50) 사이에 배치된 절연막들(61, 63)을 관통하여 수직채널들(VC1[A], VC2[A], VC1[B])에 접촉될 수 있다. 비트라인(BL)은 다층구조(50)를 사이에 두고, 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])에 중첩되도록 연장될 수 있다.
일 실시 예로서, 비트라인(BL)과 다층구조(50) 사이에 제3 절연막(61) 및 제4 절연막(63)이 배치될 수 있다. 제4 절연막(63)은 제1 슬릿(SI1)을 채우고, 제3 절연막(61)에 중첩되도록 연장될 수 있다.
제3 절연막(61) 및 제4 절연막(63)은 드레인 슬릿(SD)에 의해 관통될 수 있다. 드레인 슬릿(SD)은 드레인 슬릿 절연막(65)으로 채워질 수 있다. 드레인 슬릿(SD) 및 드레인 슬릿 절연막(65)은 드레인 셀렉트 라인들로 이용되는 도전패턴들(53B) 사이로 연장될 수 있다.
소스 슬릿(SS) 및 제2 슬릿(SI2)은 제1 및 제2 소스 슬릿 절연막들(81A, 81B)로 각각 채워질 수 있다. 제1 및 제2 소스 슬릿 절연막들(81A, 81B)은 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B]) 사이와 연결패턴들(CP1[A], CP2[A], CP1[B]) 사이로 연장될 수 있다.
다층구조(50)는 비트라인(BL)을 사이에 두고 주변회로층(10)에 중첩될 수 있다. 비트라인(BL)은 제1 인터커넥션 구조(73)를 경유하여 제1 본딩패드(75)에 접속될 수 있다. 제1 인터커넥션 구조(73) 및 제1 본딩패드(75)는 제1 절연구조(71) 내부에 매립될 수 있다. 주변회로층(10)은 제1 인터커넥션 구조(73) 및 제1 본딩패드(75)를 사이에 두고 비트라인(BL)에 중첩될 수 있다.
주변회로층(10)은 소자 분리막들(3)에 의해 구획된 활성영역들을 포함하는 기판(1), 프로그램 동작, 독출 동작, 소거 동작 등의 메모리 블록의 동작을 제어하기 위한 주변회로(5), 주변회로(5)에 접속된 제2 인터커넥션 구조(7), 제2 인터커넥션 구조(7)에 연결된 제2 본딩패드(15)를 포함할 수 있다. 주변회로(5), 제2 인터커넥션 구조(7), 및 제2 본딩패드(15)는 기판(1) 상에 배치된 제2 절연구조(9) 내부에 매립될 수 있다. 주변회로(5)는 비트라인(BL)을 제어하는 페이지 버퍼 회로를 포함할 수 있다. 제2 본딩패드(15)는 제1 본딩패드(75)에 본딩될 수 있다. 제2 절연구조(9)는 제1 절연구조(71)에 본딩될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 수직채널 및 소스채널을 확대하여 나타낸 횡단면도들이다.
도 5a를 참조하면, 수직채널(VC)은 메모리막(ML)을 사이에 두고 도전패턴(53)에 의해 둘러싸일 수 있다. 메모리막(ML)은 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다.
터널 절연막(TI)은 수직채널(VC)의 채널막(41)의 표면을 따라 연장될 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
데이터 저장막(DS)은 터널 절연막(TI)의 표면을 따라 연장될 수 있다. 데이터 저장막(DS)은 데이터를 저장할 수 있는 물질막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있는 질화막을 포함할 수 있다.
블로킹 절연막(BI)은 데이터 저장막(DS)의 표면을 따라 연장될 수 있다. 블로킹 절연막(BI)은 산화막을 포함할 수 있다.
도 5b를 참조하면, 수직채널(VC)은 연결패턴(CP)의 채널콘택막(33)으로 둘러싸일 수 있다. 수직채널(VC)의 채널막(41)은 채널콘택막(33)에 접촉될 수 있다.
도 5a 및 도 5b를 참조하면, 수직채널(VC)의 코어 절연막(43)은 수직채널(VC)의 중심영역을 채우고, 채널막(41)으로 둘러싸일 수 있다.
도 5c를 참조하면, 소스채널(SC)은 게이트 절연막(GI)을 사이에 두고 소스 셀렉트 라인(SSL)에 의해 둘러싸일 수 있다.
소스채널(SC)은 소스 채널막(25)을 포함할 수 있다. 소스채널(SC)의 중심영역(CR)은 소스 채널막(25)으로 에워싸인 영역으로 정의될 수 있다. 소스채널(SC)의 중심영역(CR)은 도 4a 및 도 4b에 도시된 소스 코어 절연막(27) 및 도프트 반도체 패턴(29)으로 채워질 수 있다.
게이트 절연막(GI)은 소스 셀렉트 라인(SSL)의 산화물을 포함할 수 있다. 일 실시 예로서, 게이트 절연막(GI)은 실리콘 산화물을 포함할 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시 예에 따른 소스채널들의 형성공정을 나타내는 단면도들이다.
도 6a를 참조하면, 희생기판(101) 상에 소스 셀렉트 게이트막(107)을 형성할 수 있다. 도면에 도시되진 않았으나, 희생기판(101)은 반도체 제조장비의 정전척(ESC: electrostatic chuck)에 접촉될 수 있다. 희생기판(101)은 실리콘 기판일 수 있다.
소스 셀렉트 게이트막(107)을 형성하기 전, 희생기판(101) 상에 식각 정지막(103)을 형성할 수 있다. 식각 정지막(103)은 희생기판(101)에 대한 식각 선택비를 갖는 물질을 포함할 수 있고, 일 실시 예로서, 질화막을 포함할 수 있다.
소스 셀렉트 게이트막(107)을 형성하기 전, 식각 정지막(103) 상에 제1 절연막(105)을 형성할 수 있다. 소스 셀렉트 게이트막(107)을 형성한 후, 소스 셀렉트 게이트막(107) 상에 제2 절연막(109)을 형성할 수 있다. 소스 셀렉트 게이트막(107)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 소스 셀렉트 게이트막(107)은 도프트 실리콘을 포함할 수 있다.
이어서, 소스 셀렉트 게이트막(107)을 관통하여 희생기판(101)을 노출하는 제1 채널홀들(111)을 형성할 수 있다. 제1 채널홀들(111)은 식각 정지막(103), 제1 절연막(105) 및 제2 절연막(109)을 관통하도록 연장될 수 있다.
도 6b를 참조하면, 제1 채널홀들(111)을 통해 노출된 소스 셀렉트 게이트막(109)의 측벽 상에 게이트 절연막(113A)을 형성할 수 있다. 일 실시 예로서, 게이트 절연막(113A)은 산화공정을 통해 형성될 수 있다. 실리콘을 포함하는 소스 셀렉트 게이트막(107)의 측벽 일부를 산화시키는 경우, 게이트 절연막(113A)은 채널홀(111) 내부로 연장될 수 있다.
소스 셀렉트 게이트막(107)을 산화시키는 동안, 희생기판(101)의 일부가 산화되어 더미 절연막(113B)이 형성될 수 있다.
도 6c를 참조하면, 오버행 구조를 갖는 식각 베리어 패턴(115)을 형성할 수 있다. 식각 베리어 패턴(115)은 게이트 절연막(113A)을 덮도록 제1 채널홀들(111)의 측벽들 상으로 연장되고, 제1 채널홀들(111) 각각의 바닥면을 개구할 수 있다. 식각 베리어 패턴(115)의 오버행 구조에 의해 제1 폭(W1)의 상단과, 제1 폭(W1)보다 넓은 제2 폭(W2)의 하단을 갖는 개구부(117)가 정의될 수 있다.
식각 베리어 패턴(115)을 형성하는 단계는 단차 피복성이 낮은 증착방식으로 비정질 카본막을 증착하는 단계, 및 제1 채널홀들(111) 바닥면이 노출되도록 비정질 카본막의 일부를 제거하는 단계를 포함할 수 있다.
이어서, 식각 베리어 패턴(115)에 의해 정의된 개구부(117)을 통해 도 6b에 도시된 더미 절연막(113B)을 제거할 수 있다. 이 후, 게이트 절연막(113A)이 노출되도록 식각 베리어 패턴(115)을 선택적으로 제거할 수 있다.
도 6d를 참조하면, 희생기판(101)에 접촉되도록, 제1 채널홀들(111)을 각각 채우는 소스채널들(120A, 120B)을 형성할 수 있다. 소스채널들(120A, 120B) 각각은 게이트 절연막(113A)에 의해 소스 셀렉트 게이트막(107)으로부터 이격될 수 있다.
소스채널들(120A, 120B)을 형성하는 단계는, 제1 채널홀들(111) 각각의 표면 상에 소스 채널막(121)을 형성하는 단계, 및 소스 채널막(121)에 의해 개구된 제1 채널홀들(111) 각각의 중심영역을 소스 코어 절연막(123) 및 도프트 반도체 패턴(125)으로 채우는 단계를 포함할 수 있다. 소스 채널막(121)은 희생기판(101)으로부터 에피택시얼 방식으로 실리콘을 성장시켜 형성하거나, 실리콘막을 증착하여 형성할 수 있다. 소스 코어 절연막(123)은 소스 채널막(121) 상에서 제1 채널홀들(111) 각각의 일부 영역을 채울 수 있다. 도프트 반도체 패턴(125)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
소스채널들(120A, 120B)의 표면은 화학적기계적연마 방식등의 평탄화 공정에 의해 평탄화될 수 있다. 소스채널들(120A, 120B)은 희생기판(101)을 경유하여, 희생기판(101)을 지지하는 정전척(미도시)에 접속될 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 예비 연결구조의 형성공정을 나타내는 단면도들이다.
도 7a를 참조하면, 제2 절연막(109) 상에 소스채널들(120A, 120B)을 덮도록 연장된 제1 적층체(130A)를 형성할 수 있다. 제1 적층체(130A)는 제2 절연막(109) 상에 순차로 적층된 제1 도전막(131), 제1 보호막(133), 희생막(135), 제2 보호막(137), 및 제2 도전막(139)을 포함할 수 있다. 제1 도전막(131), 제1 보호막(133), 희생막(135), 제2 보호막(137), 및 제2 도전막(139) 각각은 소스채널들(120A, 120B)에 중첩되도록 연장될 수 있다. 제1 도전막(131), 제2 도전막(139) 및 희생막(135)은 실리콘을 포함할 수 있고, 제1 보호막(133) 및 제2 보호막(137)은 산화막을 포함할 수 있다.
이어서, 제1 적층체(130A) 상에 제2 적층체(140)를 형성할 수 있다. 제2 적층체(140)는 제1 적층체(130A) 상에 교대로 적층된 제1 물질막들(141) 및 제2 물질막들(143)을 포함할 수 있다. 일 실시 예로서, 제1 물질막들(141)은 도 4에 도시된 층간 절연막들(51)을 위한 절연물일 수 있고, 제2 물질막들(143)은 도 4에 도시된 도전패턴들(53)을 위한 도전물일 수 있다. 다른 실시 예로서, 제1 물질막들(141)은 도 4에 도시된 층간 절연막들(51)을 위한 절연물일 수 있고, 제2 물질막들(143)은 제1 물질막들(141)에 대한 식각 선택비를 갖는 희생 절연물일 수 있다. 일 실시 예로서, 희생 절연물은 실리콘 질화막을 포함할 수 있다.
이 후, 제2 적층체(140)를 관통하고, 제1 적층체(130A) 내부로 연장된 제2 채널홀들(145)을 형성할 수 있다. 제2 채널홀들(145)은 제1 적층체(130A)의 제2 도전막(139), 제2 보호막(137), 희생막(135), 및 제1 보호막(133)을 관통하고, 제1 도전막(131) 내부에 배치된 바닥면을 가질 수 있다.
제2 채널홀들(145)을 형성하기 위한 제1 적층체(130A) 및 제2 적층체(140)의 식각공정 동안, 희생기판(101)에는 반도체 제조장비의 정전척(미도시)으로부터 접지전압이 인가될 수 있다. 제1 보호막(133) 및 제2 보호막(137)의 두께는 전하의 이동을 차단하지 않을 정도의 얇은 두께로 형성될 수 있다. 일 실시 예로서, 제1 보호막(133) 및 제2 보호막(137)의 두께는 80Å이하의 두께로 형성될 수 있다. 이에 따라, 제1 적층체(130A) 및 제2 적층체(140)의 식각공정 동안, 제1 적층체(130A)의 제1 도전막(131), 희생막(135), 및 제2 도전막(139)에 축적된 전하는 소스채널들(120A, 120B)을 경유하여 희생기판(101)을 통해 디스차지될 수 있다.
본 발명의 실시 예에 따르면, 제1 적층체(130A) 및 제2 적층체(140)의 식각공정 동안 제1 적층체(130A)에 축적된 전하들은, 희생기판(101)에 접촉된 소스채널들(120A, 120B)을 통해 디스차지될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 아킹(arcing) 현상이 방지될 수 있다.
계속해서, 제2 채널홀들(145) 각각의 표면 상에 메모리막(151)을 형성할 수 있다. 메모리막(151)은 도 5a에 도시된 블로킹 절연막(BI), 데이터 저장막(DS), 및 터널 절연막(TI)을 포함할 수 있다.
이어서, 메모리막(151) 상에 제2 채널홀들(145)을 채우는 수직채널들(150)을 형성할 수 있다. 수직채널들(150)을 형성하는 단계는 메모리막(151)의 표면 상에 채널막(153)을 형성하는 단계, 채널막(153)에 의해 개구된 제2 채널홀들(145) 각각의 중심영역을 코어 절연막(155) 및 도프트 반도체 패턴(157)으로 채우는 단계를 포함할 수 있다. 채널막(153)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(153)은 언도프트 실리콘을 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(157)을 감싸는 채널막(153)의 일부는 도프트 반도체 패턴(157)이 갖는 불순물과 동일한 불순물를 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(157)은 n형 도프트 실리콘을 포함할 수 있다.
도 7b를 참조하면, 수직채널들(150)에 의해 관통되는 제2 적층체(140) 상에 제3 절연막(161)을 형성할 수 있다. 이어서, 제3 절연막(161) 및 제2 적층체(140)를 관통하는 제1 슬릿(163)을 형성할 수 있다. 제1 슬릿(163)은 제1 적층체(130A)의 희생막(135)을 노출시키도록, 제1 적층체(130A)의 제2 도전막(139), 및 제2 보호막(137)을 관통할 수 있다.
이 후, 제1 슬릿(163)의 측벽 상에 측벽 보호막(165)을 형성할 수 있다. 측벽 보호막(165)은 희생막(135)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 측벽 보호막(165)은 산화막 및 질화막 중 적어도 어느 하나를 포함할 수 있다.
도 7c를 참조하면, 수직채널들(150) 각각의 측벽을 노출하는 제1 개구부(167)를 형성할 수 있다.
제1 개구부(167)를 형성하는 단계는 제1 슬릿(163)을 통해 도 7b에 도시된 희생막(135)을 제거하는 단계, 및 채널막(153)이 노출되도록 메모리막(151)의 일부를 제거하는 단계를 포함할 수 있다. 희생막(135)을 제거하는 동안, 도 7b에 도시된 제1 보호막(133) 및 제2 보호막(137)에 의해 제1 도전막(131) 및 제2 도전막(139)이 보호될 수 있다. 메모리막(151)의 일부는 희생막(135)이 제거된 영역을 통해 제거될 수 있다. 메모리막(151)의 일부를 제거하는 동안, 도 7b에 도시된 제1 보호막(133) 및 제2 보호막(137)이 제거될 수 있다.
제1 개구부(167)를 통해 채널막(153)을 노출시킨 후, 도 7b에 도시된 측벽 보호막(165)을 제거할 수 있다.
메모리막(151)은 제1 개구부(167)에 의해 제1 메모리 패턴(151A) 및 제2 메모리 패턴(151B)으로 분리될 수 있다.
도 7d를 참조하면, 도 7c에 도시된 제1 개구부(167)를 채우고 채널막(153)에 접촉된 채널콘택막(169)을 형성할 수 있다. 채널콘택막(169)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 채널콘택막(169)은 도프트 실리콘을 포함할 수 있다.
도 7a 내지 도 7d를 참조하여 상술한 공정들을 통해, 채널막(153)을 소스채널들(120A, 120B)에 연결하는 예비 연결구조(130B)가 형성될 수 있다. 예비 연결구조(130B)는 채널막(153)에 접촉된 채널콘택막(169), 채널콘택막(169)의 바닥면에 접촉되고 소스채널들(120A, 120B)에 접촉된 제1 도전막(131), 및 채널콘택막(169)의 상면에 접촉되고 제1 슬릿(163)에 의해 관통되는 제2 도전막(139)을 포함할 수 있다.
제1 물질막들(141)이 절연물이고, 제2 물질막들(143)이 도전물인 실시 예의 경우, 도 9에 도시된 공정을 연이어 수행할 수 있다. 제1 물질막들(141)이 절연물이고, 제2 물질막들(143)이 희생 절연물인 실시 예의 경우, 도 8a 및 도 8b에 도시된 공정을 수행한 후, 도 9에 도시된 공정을 수행할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 도전패턴들의 형성공정을 나타내는 단면도들이다.
도 8a를 참조하면, 제1 슬릿(163)을 통해 도 7d에 도시된 제2 물질막들(143)을 선택적으로 제거함으로써, 제1 물질막들(141) 사이에 제2 개구부들(171)이 정의될 수 있다. 제2 개구부들(171)을 통해 제1 메모리 패턴(151A)이 노출될 수 있다.
도 8b를 참조하면, 도 8a에 도시된 제2 개구부들(171)을 도전패턴들(173)로 각각 채울 수 있다. 도전패턴들(173)은 제1 메모리 패턴(151A)을 사이에 두고 수직채널들(150) 각각을 감싸도록 연장될 수 있다. 도전패턴들(173)은 제1 물질막들(141)에 의해 수직채널들(150)의 연장방향으로 서로 이격될 수 있다.
도 7a 내지 도 7d에 도시된 공정들과 도 8a 및 도 8b에 도시된 공정들을 통해, 예비 연결구조(130B) 및 셀 적층체(170)가 형성될 수 있다. 셀 적층체(170)는 예비 연결구조(130B)에 접촉된 수직채널들(150), 및 수직채널들(150)을 감싸고 서로 이격되어 적층된 도전패턴들(173)을 포함할 수 있다.
도 8a 및 도 8b를 참조하여 설명한 바와 같이, 셀 적층체(170)를 형성하기 위해 제2 물질막들을 도전패턴들(173)로 교체할 수 있다. 도면에 도시되진 않았으나, 제2 물질막들을 도전패턴들(173)로 교체하는 공정은 도 7b에 도시된 측벽 보호막(165)을 형성하기 이전 수행될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 드레인 셀렉트 라인들의 형성공정을 나타내는 단면도이다.
도 9를 참조하면, 제4 절연막(177)을 형성할 수 있다. 제4 절연막(177)은 제1 슬릿(163)을 채우고, 제3 절연막(161) 상으로 연장될 수 있다. 이어서, 드레인 슬릿 절연막(179)을 형성할 수 있다. 드레인 슬릿 절연막(179)은 도전패턴들(173) 중 적어도 하나를 드레인 셀렉트 라인들(173DSL1, 173DSL2, 173DSL)로 분리할 수 있다. 일 실시 예로서, 드레인 슬릿 절연막(179)은 제3 절연막(161) 및 제4 절연막(177)을 관통하고, 도전패턴들(173) 중 최상층 도전패턴(173T)을 관통하도록 연장될 수 있다. 드레인 슬릿 절연막(179)에 중첩된 도전패턴들(173)은 워드라인들로서 잔류될 수 있다.
수직채널들(150)은 제1 수직채널(150A) 및 제2 수직채널(150B)을 포함할 수 있다. 드레인 슬릿 절연막(179)은 제1 수직채널(150A) 및 제2 수직채널(150B) 사이에서 최상층 도전패턴(173T)을 관통함으로써, 최상층 도전패턴(173T)을 제1 수직채널(150A)을 감싸는 제1 드레인 셀렉트 라인(173DSL1)과 제2 수직채널(150B)을 감싸는 제2 드레인 셀렉트 라인(173DLS2)으로 분리할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 비트라인의 형성공정을 나타내는 단면도이다.
도 10을 참조하면, 제3 절연막(161) 및 제4 절연막(177)을 관통하는 콘택 플러그들(180)을 형성할 수 있다. 이어서, 콘택 플러그들(180)에 연결된 비트라인(181)을 형성할 수 있다. 비트라인(181)은 콘택 플러그들(180)을 경유하여 수직채널들(150)에 접속될 수 있다. 비트라인(181)은 한 쌍의 제1 수직채널(150A) 및 제2 수직채널(150B)에 접속될 수 있다.
도 10은 하나의 비트라인(181)에 접속된 콘택 플러그들(180)에 한하여 나타낸다. 도면에 도시되진 않았으나, 도 10에 도시된 수직채널들(150) 중 콘택 플러그들(180)에 접속되지 않은 다른 한 쌍의 제1 및 제2 수직채널들(150A 및 150B)은 다른 콘택 플러그들을 경유하여 다른 비트라인에 접속될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 제1 본딩구조의 형성공정을 나타내는 단면도이다.
제1 본딩구조(189)는 비트라인(181) 상에 형성될 수 있다. 제1 본딩구조(189)는 제1 절연구조(183) 및 제1 본딩패드(187)를 포함할 수 있다. 제1 절연구조(189) 내부에 제1 인터커넥션 구조(185)가 매립될 수 있다. 일 실시 예로서, 제1 인터커넥션 구조(185)는 비트라인(181)에 접속될 수 있다. 제1 절연구조(183)는 2중층 이상의 다층 절연막을 포함할 수 있다. 제1 본딩패드(187)는 제1 인터커넥션 구조(185)를 경유하여, 비트라인(181)에 접속될 수 있다. 제1 본딩패드(187)는 금속을 포함할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 본딩공정을 나타내는 단면도이다.
도 12를 참조하면, 본딩공정을 수행하기 전, 주변회로층(200)이 제공될 수 있다. 주변회로층(200)은 소자 분리막들(203) 및 주변회로(205)를 포함하는 기판(201), 주변회로(205)에 접속된 제2 인터커넥션 구조(209), 및 제2 본딩구조(210)를 포함할 수 있다.
제2 본딩구조(210)는 제2 절연구조(207) 및 제2 본딩패드(211)를 포함할 수 있다. 제2 절연구조(209)는 주변회로(205)를 덮도록 기판(201) 상에 배치될 수 있다. 제2 인터커넥션 구조(209)는 제2 절연구조(209) 내부에 매립될 수 있다. 제2 절연구조(207)는 2중층 이상의 다층 절연막을 포함할 수 있다. 제2 본딩패드(211)는 제2 인터커넥션 구조(209)를 경유하여, 주변회로(205)에 접속될 수 있다. 제2 본딩패드(211)는 금속을 포함할 수 있다.
제1 본딩구조(189)는 제2 본딩구조(210)에 대면할 수 있도록 배치되고, 제1 본딩구조(189)와 제2 본딩구조(210)가 상호 본딩될 수 있다. 제1 본딩패드(187)는 제2 본딩패드(211)에 본딩될 수 있다. 제1 절연구조(183)는 제2 절연구조(207)에 본딩될 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 소스 셀렉트 라인들 및 연결패턴들의 형성공정을 나타내는 단면도들이다.
도 13a를 참조하면, 도 12에 도시된 희생기판(101)을 제거할 수 있다. 일 실시 예로서, 식각 정지막(103)에 대한 식각 선택비를 갖는 슬러리를 이용한 화학적기계적연마 방식 및 식각 정지막(103)에 대한 식각 선택비를 갖는 식각액을 이용한 습식 식각 방식 중 적어도 어느 하나의 방식을 이용하여 희생기판(101)을 제거될 수 있다.
희생기판(101)이 제거됨에 따라, 소스채널들(120A, 120B)이 노출될 수 있다. 희생기판(101)을 제거하는 동안, 소스 채널막(121)의 일부가 제거될 수 있다. 이로써, 소스채널들(120A, 120B) 각각의 소스 코어 절연막(123)이 노출될 수 있다.
도 13b를 참조하면, 셀 적층체(170)를 사이에 두고 주변회로층(200)에 중첩된 소스 셀렉트 게이트막(107) 및 예비 연결구조(130B)를 관통하는 소스 슬릿(191A) 및 제2 슬릿(191B)을 형성할 수 있다. 소스 슬릿(191A) 및 제2 슬릿(191B) 각각은 식각 정지막(103), 제1 절연막(105), 제2 절연막(109), 소스 셀렉트 게이트막(107) 및 예비 연결구조(130B)를 관통할 수 있다.
소스 슬릿(191A) 및 제2 슬릿(191B)에 의해 소스 셀렉트 게이트막(107)은 소스 셀렉트 라인들(107SSL1, 107SSL2, 107SSL)로 분리될 수 있다. 소스 슬릿(191A) 및 제2 슬릿(191B)에 의해 예비 연결구조(130B)는 연결패턴들(130CP1, 130CP2, 130CP)로 분리될 수 있다.
제2 슬릿(191B)은 제1 슬릿(163)에 중첩될 수 있다. 제2 슬릿(191B)은 제1 예비 연결구조(130B)의 제1 도전막(131) 및 채널콘택막(169)을 관통하도록 연장되고 제1 슬릿(163) 내부로 연장될 수 있다.
소스채널들(120A, 120B)은 제1 소스채널(120A) 및 제2 소스채널(120B)을 포함할 수 있다. 소스 슬릿(191A)은 제1 소스채널(120A)과 제2 소스채널(120B) 사이서 소스 셀렉트 게이트막(107)을 관통할 수 있다. 소스 셀렉트 게이트막(107)은 소스 슬릿(191A)에 의해 제1 소스채널(120A)을 감싸는 제1 소스 셀렉트 라인(107SSL1)과 제2 소스채널(120B)을 감싸는 제2 소스 셀렉트 라인(107SSL2)으로 분리될 수 있다.
소스 슬릿(191A)은 제1 수직채널(150A)과 제2 수직채널(150B) 사이로 연장될 수 있다. 소스 슬릿(191A)에 의해 예비 연결구조(130B)는 제1 수직채널(150A)을 감싸는 제1 연결패턴(130CP1)과 제2 수직채널(150B)을 감싸는 제2 연결패턴(130CP2)으로 분리될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 소스막의 형성공정을 나타내는 단면도이다.
소스막(195)을 형성하기 전, 도 13b에 도시된 소스 슬릿(191A) 및 제2 슬릿(191B) 각각을 소스 슬릿 절연막들(193)로 채운 후, 도 13b에 도시된 식각 정지막(103)을 제거할 수 있다.
이어서, 제1 절연막(105)보다 돌출되게 잔류된 제1 소스채널(120A) 및 제2 소스채널(120B)에 접속된 소스막(195)을 형성할 수 있다. 소스막(195)은 제1 소스채널(120A) 및 제2 소스채널(120B)을 사이에 두고 비트라인(181)에 중첩되도록 연장될 수 있다. 도면에 도시되진 않았으나, 소스막(195)은 플레인(plain) 단위로 분리될 수 있다.
이 후, 도 4a에 도시된 소스 콘택 플러그들(SCT) 및 제2 소스막(SL2)을 형성하기 위한 후속공정들을 수행할 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시 예에 따른 예비 연결구조의 형성공정을 나타내는 단면도들이다.
도 15a를 참조하면, 예비 연결구조를 형성하기 전, 희생기판(201)에 접촉된 소스채널들(220A, 220B)이 형성될 수 있다. 소스채널들(220A, 220B)은 희생기판(201) 상에 적층된 식각 정지막(203), 제1 절연막(205), 소스 셀렉트 게이트막(207), 및 제2 절연막(209)을 관통하도록 연장될 수 있다. 소스채널들(220A, 220B) 각각의 측벽은 게이트 절연막(213A)으로 둘러싸일 수 있다. 게이트 절연막(213A)은 소스채널들(220A, 220B) 각각과 소스 셀렉트 게이트막(207) 사이에 배치될 수 있다.
상술한, 희생기판(201), 식각 정지막(203), 제1 절연막(205), 소스 셀렉트 게이트막(207), 제2 절연막(209), 소스채널들(220A, 220B), 게이트 절연막(213A), 및 소스 셀렉트 게이트막(207)은 도 6a 내지 도 6d를 참조하여 설명한 공정들을 이용하여 형성될 수 있다.
이어서, 제2 절연막(209) 상에 제1 적층체(230A)를 형성할 수 있다. 제1 적층체(230A)는 소스채널들(220A, 220B)을 덮도록 연장된 도전막(231), 및 도전막(231) 상에 적층된 희생막(235)을 포함할 수 있다. 도전막(231)은 후속 공정에서 발생하는 열에 대한 내성을 가지며, 오믹콘택을 제공할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 도전막(231)은 텅스텐 실리사이드를 포함할 수 있다. 희생막(235)은 도전막(231)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생막(235)은 실리콘을 포함할 수 있다.
이어서, 제1 적층체(230A) 상에 제2 적층체(240)를 형성할 수 있다. 제2 적층체(240)는 도 7a를 참조하여 설명한 바와 같이, 제1 적층체(230A) 상에 교대로 적층된 제1 물질막들(241) 및 제2 물질막들(243)을 포함할 수 있다.
이 후, 제2 적층체(240)를 관통하고, 제1 적층체(230A)의 도전막(231) 내부로 연장된 메모리막(251) 및 수직채널(250)을 형성할 수 있다. 메모리막(251) 및 수직채널(250)은 도 7a를 참조하여 설명한 공정들을 이용하여 형성될 수 있다. 수직채널(250)은 도 7a를 참조하여 설명한 바와 같이, 채널막(253), 코어 절연막(255) 및 도프트 반도체 패턴(257)을 포함할 수 있다.
이어서, 도 7b를 참조하여 설명한 바와 같이, 제2 적층체(240) 상에 제3 절연막(261)을 형성할 수 있고, 제3 절연막(261) 및 제2 적층체(240)를 관통하는 제1 슬릿(263)을 형성할 수 있다. 제1 슬릿(263)은 제1 적층체(230A)의 희생막(235)을 노출시킬 수 있다.
이 후, 제1 슬릿(263)의 측벽 상에 측벽 보호막(265)을 형성할 수 있다. 측벽 보호막(265)은 희생막(235)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 측벽 보호막(265)은 산화막 및 질화막 중 적어도 어느 하나를 포함할 수 있다.
도 15b를 참조하면, 도 7c를 참조하여 설명한 바와 유사하게, 도 15a에 도시된 제2 적층체(240)가 측벽 보호막(265)에 의해 보호된 상태에서 희생막(235)과 메모리막(251)의 일부를 제거할 수 있다. 이로써, 메모리막은 제1 메모리 패턴(251A) 및 제2 메모리 패턴(251B)으로 분리될 수 있고, 채널막(253)은 제1 메모리 패턴(251A)과 제2 메모리 패턴(251B) 사이에서 노출될 수 있다.
이어서, 도 7c를 참조하여 설명한 바와 유사하게, 제1 메모리 패턴(251A)과 제2 메모리 패턴(251B) 사이에 배치되고 채널막(253)에 접촉된 채널콘택막(269)을 형성할 수 있다. 채널콘택막(269)은 희생막이 제거된 영역을 채울 수 있다.
도 15a 및 도 15b를 참조하여 상술한 공정들을 통해, 채널막(253)을 소스채널들(220A, 220B)에 연결하는 예비 연결구조(230B)가 형성될 수 있다.
이 후, 도 8a 및 도 8b를 참조하여 설명한 도전패턴들(273)의 형성공정, 도 9를 참조하여 설명한 드레인 셀렉트 라인들의 형성 공정, 도 10을 참조하여 설명한 비트라인의 형성공정, 도 11을 참조하여 설명한 제1 본딩구조의 형성공정, 도 12를 참조하여 설명한 본딩공정, 도 13a 및 도 13b를 참조하여 설명한 소스 셀렉트 라인들 및 연결패턴들의 형성공정, 및 도 14를 참조하여 설명한 소스막의 형성 공정을 순차로 수행할 수 있다. 이 후, 도 4b에 도시된 소스 콘택 플러그들(SCT) 및 제2 소스막(SL2)을 형성하기 위한 후속공정들을 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 비트라인에 접속되고, 드레인 셀렉트 라인 및 워드라인을 관통하는 수직채널, 수직채널에 접촉된 연결패턴, 연결패턴을 경유하여 수직채널에 접속된 소스채널, 및 소스채널을 감싸는 소스 셀렉트 라인을 포함할 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 메모리 장치(1120)는 비트라인에 접속되고, 드레인 셀렉트 라인 및 워드라인을 관통하는 수직채널, 수직채널에 접촉된 연결패턴, 연결패턴을 경유하여 수직채널에 접속된 소스채널, 및 소스채널을 감싸는 소스 셀렉트 라인을 포함할 수 있다.
SC1[A] 내지 SC2[B], SC, 120A, 120B, 220A, 220B: 소스채널
25, 121: 소스 채널막 27, 123: 소스 코어 절연막
29, 125: 도프트 반도체 패턴 GI, 113A, 213A: 게이트 절연막
SSL1, SSL2, SSL1[A] 내지 SSL2[B], SSL: 소스 셀렉트 라인
107, 207: 소스 셀렉트 게이트막
VC1[A] 내지 VC1[B], VC, 150, 150A, 150B: 수직채널
ML, 151: 메모리막 ML1, ML2, 151A, 151B: 메모리 패턴
DSL1, DSL2, DSL1[A] 내지 DSL2[B]: 드레인 셀렉트 라인
WL, WL[A], WL[B]: 워드라인 BL, 181: 비트라인
51: 층간 절연막 53: 도전패턴
CP1, CP2, CP1[A] 내지 CP2[B], CP, 130CP1, 130CP2, 130: 연결패턴
31, 35, 131, 139, 31', 231: 도전막 33, 169, 269: 채널콘택막
81A, 81B, 193: 소스 슬릿 절연막 65, 179: 드레인 슬릿 절연막
SL1, SL2, 195: 소스막 CT, 180: 콘택 플러그
10, 200: 주변회로층 5, 205: 주변회로
7, 73, 185, 209: 인터커넥션 구조 15, 75, 187, 211: 본딩패드
189, 210: 본딩구조 101, 201: 희생기판
21, 23, 61, 63, 105, 109, 161, 177, 205, 209, 절연막
103, 203: 식각 정지막 141, 241: 제1 물질막
241, 243: 제2 물질막 111, 145: 채널홀
SD, SS, SI1, SI2, 163, 191A, 191B, 263: 슬릿
165, 265: 측벽 보호막 130B, 230B: 예비 연결구조
133, 137: 보호막 135, 235: 희생막

Claims (34)

  1. 주변회로층에 중첩된 비트라인;
    상기 비트라인 상에서 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들;
    상기 비트라인에 접속되고, 상기 층간 절연막들 및 상기 도전패턴들을 관통하도록 상기 제1 방향으로 연장되고, 상기 층간 절연막들 및 상기 도전패턴들보다 상기 제1 방향으로 돌출된 수직채널들;
    상기 층간 절연막들 및 상기 도전패턴들보다 돌출된 상기 수직채널들 각각의 일부에 접촉되고, 상기 수직채널들을 연결하는 연결패턴;
    상기 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 소스채널; 및
    상기 소스채널을 감싸는 소스 셀렉트 라인을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직채널들 중 적어도 하나는 상기 소스채널과 비중첩된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소스채널의 폭은 상기 수직채널들 각각의 폭보다 넓은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 도전패턴들은,
    상기 비트라인에 인접한 드레인 셀렉트 라인; 및
    상기 드레인 셀렉트 라인과 상기 연결패턴 사이에 배치된 워드라인을 포함하고,
    상기 워드라인은 상기 드레인 셀렉트 라인, 상기 소스 셀렉트 라인, 및 상기 연결패턴 각각 보다 넓은 폭을 갖도록 상기 수직채널들에 교차되는 방향으로 연장된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 연결패턴은,
    상기 수직채널들에 접촉되고, 상기 수직채널들 각각의 측벽을 감싸는 채널콘택막; 및
    상기 소스 셀렉트 라인을 향하는 상기 채널콘택막의 제1 표면을 따라 연장되고, 상기 수직채널들 각각을 감싸는 제1 도전막을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 연결패턴은,
    상기 채널콘택막의 상기 제1 표면과 상반된 방향을 향하는 상기 채널콘택막의 제2 표면을 따라 연장되고, 상기 수직채널들 각각을 감싸는 제2 도전막을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막 각각은 도프트 실리콘막을 포함하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제1 도전막은 텅스텐 실리사이드를 포함하는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 채널콘택막은 도프트 실리콘을 포함하는 반도체 메모리 장치.
  10. 제 5 항에 있어서,
    상기 층간 절연막들 및 상기 도전패턴들을 관통하는 상기 수직채널들 각각의 일부를 감싸는 제1 메모리 패턴; 및
    상기 수직채널들 각각과 상기 제1 도전막 사이에 배치되고, 상기 채널콘택막에 의해 상기 제1 메모리 패턴으로부터 이격된 제2 메모리 패턴을 더 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 소스채널을 사이에 두고 상기 연결패턴에 중첩되고, 상기 소스채널에 접촉된 소스막을 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 소스채널은,
    상기 소스막에 접촉된 소스 코어 절연막;
    상기 소스 코어 절연막과 상기 연결패턴 사이에 배치되고, 상기 연결패턴에 접촉된 도프트 반도체 패턴; 및
    상기 소스 코어 절연막의 측벽 및 상기 도프트 반도체 패턴의 측벽을 감싸고, 상기 소스막 및 상기 연결패턴에 접촉되도록 연장된 소스 채널막을 포함하는 반도체 메모리 장치.
  13. 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 워드라인;
    상기 워드라인의 상기 제1 영역을 관통하고, 상기 워드라인에 교차되는 제1 방향으로 연장된 제1 수직채널;
    상기 워드라인으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제1 영역에 중첩되고, 상기 제1 수직채널의 측벽에 접촉된 제1 연결패턴;
    상기 제1 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 제1 소스채널; 및
    상기 제1 연결패턴으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제1 영역에 중첩되고, 상기 제1 소스채널을 감싸는 제1 소스 셀렉트 라인을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 워드라인의 상기 제2 영역을 관통하고, 상기 제1 방향으로 연장된 제2 수직채널;
    상기 워드라인으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제2 영역에 중첩되고, 상기 제2 수직채널의 측벽에 접촉된 제2 연결패턴;
    상기 제2 연결패턴에 접촉되고, 상기 제1 방향으로 연장된 제2 소스채널; 및
    상기 제2 연결패턴으로부터 상기 제1 방향으로 이격되어 상기 워드라인의 상기 제2 영역에 중첩되고, 상기 제2 소스채널을 감싸는 제2 소스 셀렉트 라인을 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 워드라인의 상기 제3 영역에 중첩되고, 상기 제1 연결패턴과 상기 제2 연결패턴 사이에 배치된 소스 슬릿 절연막을 더 포함하고,
    상기 소스 슬릿 절연막은 상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인 사이로 연장된 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제1 소스 셀렉트 라인과 상기 제1 소스채널 사이와, 상기 제2 소스 셀렉트 라인과 상기 제2 소스채널 사이에 각각 배치된 게이트 절연막; 및
    상기 제1 수직채널과 상기 워드라인 사이와, 상기 제2 수직채널과 상기 워드라인 사이에 각각 배치된 메모리 패턴을 더 포함하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인으로부터 상기 제1 방향으로 이격되고, 상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인에 중첩되도록 연장된 소스막을 더 포함하고,
    상기 제1 소스채널 및 상기 제2 소스채널은 상기 소스막 내부로 연장된 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 워드라인을 사이에 두고 상기 제1 소스 셀렉트 라인에 중첩되고, 상기 제1 수직채널을 감싸는 제1 드레인 셀렉트 라인; 및
    상기 워드라인을 사이에 두고 상기 제2 소스 셀렉트 라인에 중첩되고, 상기 제2 수직채널을 감싸는 제2 드레인 셀렉트 라인을 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 워드라인의 상기 제3 영역에 중첩되고, 상기 제1 드레인 셀렉트 라인과 상기 제2 드레인 셀렉트 라인 사이에 배치된 드레인 슬릿 절연막을 더 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제1 드레인 셀렉트 라인, 상기 제2 드레인 셀렉트 라인, 및 상기 워드라인을 사이에 두고 상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인에 중첩된 비트라인; 및
    상기 제1 수직채널과 상기 제2 수직채널로부터 상기 비트라인을 향해 연장된 콘택 플러그들을 더 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 비트라인을 사이에 두고 상기 제1 드레인 셀렉트 라인과 상기 제2 드레인 셀렉트 라인에 중첩되고, 페이지 버퍼 회로를 포함하는 주변회로층;
    상기 페이지 버퍼회로와 상기 비트라인 사이에서 상기 비트라인에 접속된 제1 인터커넥션 구조;
    상기 페이지 버퍼회로와 상기 비트라인 사이에서 상기 페이지 버퍼 회로에 접속된 제2 인터커넥션 구조;
    상기 제1 인터커넥션 구조와 상기 제2 인터커넥션 구조 사이에서 상기 제1 인터커넥션 구조에 접촉된 제1 본딩패드; 및
    상기 제1 인터커넥션 구조와 상기 제2 인터커넥션 구조 사이에서 상기 제2 인터커넥션 구조에 접촉되고, 상기 제1 본딩패드에 본딩된 제2 본딩패드를 더 포함하는 반도체 메모리 장치.
  22. 제 13 항에 있어서,
    상기 제1 연결패턴은,
    상기 제1 수직채널의 상기 측벽을 감싸는 채널콘택막; 및
    상기 채널콘택막과 상기 제1 소스 셀렉트 라인 사이에 배치되고, 상기 채널콘택막에 접촉된 제1 도전막을 포함하고,
    상기 제1 수직채널은 상기 제1 도전막 내부로 연장된 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제1 연결패턴은,
    상기 채널콘택막과 상기 워드라인 사이에 배치되고, 상기 채널콘택막에 접촉된 제2 도전막을 더 포함하는 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 제1 수직채널과 상기 워드라인 사이에 배치된 제1 메모리 패턴; 및
    상기 제1 도전막과 상기 제1 수직채널 사이에 배치되고, 상기 채널콘택막에 의해 상기 제1 메모리 패턴으로부터 이격된 제2 메모리 패턴을 더 포함하는 반도체 메모리 장치.
  25. 제 13 항에 있어서,
    상기 제1 소스채널의 폭은 상기 제1 수직채널의 폭보다 넓은 반도체 메모리 장치.
  26. 희생기판 상에 소스 셀렉트 게이트막을 형성하는 단계;
    상기 소스 셀렉트 게이트막을 관통하여 상기 희생기판에 접촉된 제1 소스채널을 형성하는 단계;
    상기 제1 소스채널에 접속된 예비 연결구조를 형성하는 단계;
    상기 예비 연결구조에 접촉되고 제1 방향으로 연장된 제1 수직채널, 및 상기 제1 수직채널을 감싸고 상기 제1 방향으로 이격되어 적층된 도전패턴들을 포함하는 셀 적층체를 형성하는 단계;
    상기 제1 수직채널에 접속된 비트라인을 형성하는 단계;
    상기 비트라인 상에 제1 본딩구조를 형성하는 단계;
    주변회로 및 상기 주변회로에 중첩된 제2 본딩구조를 포함하는 주변회로층을 형성하는 단계;
    상기 제1 본딩구조와 상기 제2 본딩구조를 상호 본딩하는 단계;
    상기 제1 소스채널이 노출되도록 상기 희생기판을 제거하는 단계; 및
    상기 주변회로층에 중첩된 상기 소스 셀렉트 게이트막과 상기 예비 연결구조를 관통하는 소스 슬릿 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 소스 셀렉트 게이트막을 형성하기 전, 상기 희생기판 상에 식각 정지막 및 제1 절연막을 적층하는 단계;
    상기 소스 셀렉트 게이트막 상에 제2 절연막을 형성하는 단계; 및
    상기 소스 슬릿 절연막을 형성한 후, 상기 식각 정지막을 제거하는 단계를 더 포함하고,
    상기 제1 소스채널은 상기 제2 절연막, 상기 제1 절연막 및 상기 식각 정지막을 관통하는 반도체 메모리 장치의 제조방법.
  28. 제 26 항에 있어서,
    상기 제1 소스채널을 형성하는 단계는,
    상기 희생기판을 노출하고, 상기 소스 셀렉트 게이트막을 관통하는 채널홀을 형성하는 단계;
    상기 채널홀을 통해 노출된 상기 소스 셀렉트 게이트막의 측벽 상에 게이트 절연막을 형성하는 단계;
    상기 채널홀의 표면을 따라 소스 채널막을 형성하되, 상기 소스 채널막은 상기 희생기판에 접촉되고 상기 게이트 절연막에 의해 상기 소스 셀렉트 게이트막으로부터 이격되도록 상기 소스 채널막을 형성하는 단계; 및
    상기 소스 채널막에 의해 개구된 상기 채널홀의 중심영역을 소스 코어 절연막 및 도프트 반도체 패턴으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  29. 제 26 항에 있어서,
    상기 셀 적층체를 형성하는 단계는,
    상기 제1 소스채널을 덮도록 연장된 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 제1 물질막들 및 제2 물질막들을 교대로 적층함으로써 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하고, 상기 제1 적층체 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 메모리막을 형성하는 단계;
    상기 채널홀을 채우는 상기 제1 수직채널을 형성하는 단계;
    상기 제2 적층체를 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제2 적층체의 상기 제2 물질막들을 상기 도전패턴들로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 26 항에 있어서,
    상기 예비 연결구조를 형성하는 단계는,
    상기 제1 소스채널을 덮도록 연장된 제1 도전막 및 상기 제1 도전막 상에 배치된 희생막을 포함하는 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하고, 상기 제1 적층체의 상기 제1 도전막 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 메모리막을 형성하는 단계;
    상기 채널홀을 채우는 상기 제1 수직채널을 형성하는 단계;
    상기 제2 적층체를 관통하고, 상기 희생막을 노출하는 슬릿을 형성하는 단계;
    상기 슬릿의 측벽 상에 측벽 보호막을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막 및 상기 메모리막의 일부를 제거함으로써, 상기 제1 수직채널의 측벽을 노출하는 개구부를 형성하는 단계; 및
    상기 개구부를 채널콘택막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 제1 적층체는, 상기 제1 도전막과 상기 희생막 사이에 배치된 제1 보호막, 상기 희생막 상에 배치된 제2 보호막, 및 상기 제2 보호막 상에 배치된 제2 도전막을 더 포함하고,
    상기 개구부를 형성하는 동안, 상기 제1 보호막 및 상기 제2 보호막을 제거하고,
    상기 채널콘택막은 상기 제1 도전막 및 상기 제2 도전막에 접촉되는 반도체 메모리 장치의 제조방법.
  32. 제 26 항에 있어서,
    상기 제1 소스채널을 형성하는 동안, 상기 희생기판에 접촉된 제2 소스채널이 형성되고,
    상기 셀 적층체는, 상기 예비 연결구조에 접촉되고 상기 제1 수직채널에 나란하게 연장된 제2 수직채널을 더 포함하고,
    상기 소스 셀렉트 게이트막은, 상기 소스 슬릿 절연막에 의해, 상기 제1 소스채널을 감싸는 제1 소스 셀렉트 라인 및 상기 제2 소스채널을 감싸는 제2 소스 셀렉트 라인으로 분리되고,
    상기 예비 연결구조는, 상기 소스 슬릿 절연막에 의해, 상기 제1 소스채널과 상기 제1 수직채널 사이의 제1 연결패턴과 상기 제2 소스채널과 상기 제2 수직채널 사이의 제2 연결패턴으로 분리되는 반도체 메모리 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 제1 소스채널과 상기 제2 소스채널에 접속된 소스막을 형성하는 단계를 더 포함하고,
    상기 소스막은 제1 소스채널과 상기 제2 소스채널을 사이에 두고 상기 비트라인에 중첩되도록 연장된 반도체 메모리 장치의 제조방법.
  34. 제 32 항에 있어서,
    상기 제1 수직채널과 상기 제2 수직채널 사이에서, 상기 도전패턴들 중 적어도 하나의 도전패턴을 관통하여, 상기 적어도 하나의 도전패턴을 제1 드레인 셀렉트 라인과 제2 드레인 셀렉트 라인으로 분리하는 드레인 슬릿 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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