CN110310954A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
实施方式提供一种高可靠性的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：导电层(15)；多个导电层(19～24)，积层在导电层(15)上；存储柱(MP)，在多个导电层(19～24)内沿着导电层(19～24)积层的方向延伸；以及狭缝(ST)，在导电层(15)上的多个导电层(19～24)的侧面以沿第1方向延伸的方式设置，与第1方向正交的截面具有两段形状。
Description
[相关申请]
本申请享有以日本专利申请2018-52418号(申请日：2018年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
作为半导体存储装置，已知有存储单元呈三维排列而成的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种高可靠性的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：第1导电层；多个第2导电层，积层在所述第1导电层上；存储柱，在所述多个第2导电层内沿着所述第2导电层积层的方向延伸；以及第1层，在所述第1导电层上的所述多个第2导电层的侧面以沿第1方向延伸的方式设置，与所述第1方向正交的截面具有两段形状。
附图说明
图1是表示实施方式的半导体存储装置的构成的俯视图。
图2是沿着图1中的A-A'线的剖视图。
图3是沿着图1中的B-B'线的剖视图。
图4是实施方式的存储柱的沿Y方向的剖视图。
图5是表示实施方式的主要部分的构成的剖视图。
图6是表示实施方式的半导体存储装置的制造方法的剖视图。
图7是表示实施方式的半导体存储装置的制造方法的剖视图。
图8是表示实施方式的半导体存储装置的制造方法的剖视图。
图9是表示实施方式的半导体存储装置的制造方法的剖视图。
图10是表示实施方式的半导体存储装置的制造方法的剖视图。
图11是表示实施方式的半导体存储装置的制造方法的剖视图。
图12是表示实施方式的半导体存储装置的制造方法的剖视图。
图13是表示实施方式的半导体存储装置的制造方法的剖视图。
图14是表示实施方式的半导体存储装置的制造方法的剖视图。
图15是表示实施方式的半导体存储装置的制造方法的剖视图。
图16是表示实施方式的半导体存储装置的制造方法的剖视图。
图17是表示实施方式的半导体存储装置的制造方法的剖视图。
图18是表示实施方式的半导体存储装置的制造方法的剖视图。
图19是表示实施方式的变化例的主要部分的构成的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对具有相同的功能及构成的构成要素标注相同的符号。另外，各实施方式例示用来使该实施方式的技术思想具体化的装置或方法。
1.实施方式
对实施方式的半导体存储装置进行说明。此处，作为半导体存储装置，列举将存储单元晶体管(以下也记作存储单元)积层于半导体衬底上方而成的三维积层型NAND型闪速存储器为例。
1.1半导体存储装置的构成
图1是表示实施方式的半导体存储装置的构成的俯视图。图2是沿着图1中的A-A'线的剖视图。图3是沿着图1中的B-B'线的剖视图。图1中，将相互正交且与半导体衬底面平行的两个方向设为X方向及Y方向，将相对于这些X方向及Y方向(XY面)正交的方向设为Z方向。此外，图1中省略了位线。
如图1所示，半导体存储装置具有存储单元阵列区域100、引出区域200及接触件区域300。
存储单元阵列区域100包含多个存储块101。多个存储块101分别在X方向上延伸，且排列在Y方向上。多个存储块101各自具有相同的构成。
存储块101具有多个存储柱MP。多个存储柱MP呈矩阵状排列，也就是在X方向及Y方向上排列。存储柱MP的数量为任意。如图2及图3所示，存储柱MP经由接触件CP1及通孔V1而连接于导电层40。导电层40作为位线BL发挥功能。
在多个存储块101之间设置有在X方向上延伸的狭缝(分离层)ST。各个存储块101之间由狭缝ST分离。狭缝ST的数量为任意。
引出区域200具有连接于下述字线的多个接触件CP2。接触件CP2在X方向上排列。如图2所示，接触件CP2连接于通孔V2。
接触件区域300具有连接于下述周边电路的多个贯通接触件CP3。如图2所示，贯通接触件CP3经由接触件CP4连接于通孔V3。
如图2及图3所示，在半导体衬底例如硅衬底10上设置周边电路区域400及存储器电路区域500。周边电路区域400具有控制针对存储单元的数据写入、读取及删除的周边电路。周边电路具有包含n信道型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管(以下记为nMOS晶体管)及p信道型MOS晶体管(以下记为pMOS晶体管)的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路11。在存储器电路区域500设置有所述多个存储柱MP、多条字线WL0～WL3、源极线SL及位线BL。以下，当记为字线WL时，表示字线WL0～WL3的每一个。此外，此处示出了字线条数为4条的情况，但字线的数量为任意。
此外，此处示出了在周边电路区域400上设置有存储器电路区域500的构成作为一例，但并不限定于此。可为在存储器电路区域500上设置周边电路区域400的构成，另外也可为周边电路区域400与存储器电路区域500水平排列的构成。
以下，参照图2，对半导体存储装置的沿着A-A'线的截面构造进行说明。在硅衬底10上设置例如包含nMOS晶体管及pMOS晶体管的CMOS电路11、以及通孔V4。通孔V4连接于nMOS晶体管及pMOS晶体管的源极、漏极或栅极。
在通孔V4上设置导电层(例如配线或焊垫)12。在导电层12上设置通孔V5。在通孔V5上设置导电层(例如配线或焊垫)13。在硅衬底10上的CMOS电路11、导电层12、13以及通孔V4、V5的周围设置绝缘层14。
在绝缘层14上设置导电层15。导电层15作为源极线SL发挥功能。在导电层15上设置绝缘层16。在绝缘层16上设置导电层17。
在导电层17上，多个绝缘层18与多个导电层19～24交替积层。导电层17、19～24在X方向上延伸。导电层17、19作为源极侧选择栅极线SGS发挥功能。导电层20～23作为多条字线WL0～WL3分别发挥功能。导电层24作为漏极侧选择栅极线SGD发挥功能。
在导电层24上设置绝缘层25。在多个绝缘层16、18、多个导电层17、19～24以及绝缘层25设置有在Z方向上延伸的柱状存储柱MP。存储柱MP的一端连接于导电层15(源极线SL)，存储柱MP的另一端到达至绝缘层25的上表面。也就是说，存储柱MP从绝缘层25的上表面经过绝缘层25、漏极侧选择栅极线SGD、多个绝缘层18、多条字线WL0～WL3、源极侧选择栅极线SGS及绝缘层16到达至源极线SL。存储柱MP的详情在下文中叙述。
在存储柱MP及绝缘层25上依次设置有绝缘层26、27、28。存储单元阵列区域100中，在绝缘层26～28设置有在Z方向上延伸的接触件CP1。接触件CP1从绝缘层28的上表面到达至存储柱MP。接触件CP1连接于存储柱MP。
引出区域200中，在绝缘层18、25～28设置有在Z方向上延伸的多个接触件CP2。接触件CP2从绝缘层28的上表面分别到达至导电层19～24。接触件CP2分别连接于源极侧选择栅极线SGS、字线WL0～WL3及漏极侧选择栅极线SGD。
接触件区域300中，在绝缘层14、16、18、25、26、导电层15、17、19～24设置有在Z方向上延伸的贯通接触件CP3。贯通接触件CP3从绝缘层26的上表面到达至导电层13。贯通接触件CP3连接于导电层13。在绝缘层27、28设置有在Z方向上延伸的接触件CP4。接触件CP4从绝缘层28的上表面到达至贯通接触件CP3。接触件CP4连接于贯通接触件CP3。
进而，在接触件CP1、CP2、CP4及绝缘层28上设置绝缘层29。存储单元阵列区域100中，在绝缘层29设置有在Z方向上延伸的通孔V1。通孔V1从绝缘层29的上表面到达至接触件CP1。通孔V1连接于接触件CP1。通孔V1还连接于导电层40(位线BL)。
引出区域200中，在绝缘层29设置有在Z方向上延伸的通孔V2。通孔V2从绝缘层29的上表面到达至接触件CP2。通孔V2连接于接触件CP2。
接触件区域300中，在绝缘层29设置有在Z方向上延伸的通孔V3。通孔V3从绝缘层29的上表面到达至接触件CP4。通孔V3连接于接触件CP4。
接下来，参照图3，对半导体存储装置的沿着B-B'线的截面构造进行说明。周边电路区域400以及包含存储柱MP的存储块101内的构造与图2所示的构造相同。此处，对不同的构造进行说明。
如上所述，在存储块101之间设置有在X方向上延伸的狭缝ST。狭缝ST将存储块101之间分离。换句话说，狭缝ST将具有存储柱MP的存储单元阵列以及导电层17、19～24分离。狭缝ST具有两段形状(或两段构造)。关于狭缝ST的详细情况将在下文叙述。狭缝ST可为整体具有绝缘层的构造，也可以为外侧为绝缘层且在该绝缘层的内侧具有导电层的构造。
1.1.1存储柱MP的详情
接下来，使用图4，对实施方式的半导体存储装置所包含的存储柱MP的详细构成进行说明。图4是存储柱的沿着Y方向的剖视图。此处，省略了绝缘层。
存储柱MP作为NAND串NS发挥功能。NAND串NS具有选择晶体管ST1、存储单元晶体管MT0～MT3及选择晶体管ST2。
如图4所示，导电层19(源极侧选择栅极线SGS)、导电层20～23(字线WL0～WL3)及导电层24(漏极侧选择栅极线SGD)排列于Z方向。以贯穿这些导电层19～24的方式设置存储柱MP。NAND串NS形成于导电层19～24与存储柱MP的交叉部。
存储柱MP例如具有单元绝缘层30、半导体层31及核心绝缘层32。单元绝缘层30包含阻挡绝缘层30A、电荷蓄积层30B及隧道绝缘层(或栅极绝缘层)30C。具体来说，在用来形成存储柱MP的存储器孔的内壁设置阻挡绝缘层30A。在阻挡绝缘层30A的内壁设置电荷蓄积层30B。在电荷蓄积层30B的内壁设置隧道绝缘层30C。在隧道绝缘层30C的内壁设置半导体层31。进而，在半导体层31的内侧设置核心绝缘层32。核心绝缘层32例如包含氧化硅层。
在这种存储柱MP的构成中，存储柱MP与导电层19(及导电层17)交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层20～23交叉的部分分别作为存储单元晶体管MT0～MT3发挥功能。存储柱MP与导电层24交叉的部分作为选择晶体管ST1发挥功能。以下，当记为存储单元晶体管MT时，表示存储单元晶体管MT0～MT7的每一个。
半导体层31作为存储单元晶体管MT、选择晶体管ST1、ST2的信道层发挥功能。半导体层31例如为包含硅的层。
在存储单元晶体管MT中，电荷蓄积层30B作为蓄积从半导体层31注入的电荷的电荷蓄积层发挥功能。电荷蓄积层30B例如包含氮化硅层。
隧道绝缘层30C在从半导体层31向电荷蓄积层30B注入电荷时或者将蓄积在电荷蓄积层30B中的电荷向半导体层31扩散时作为势垒发挥功能。隧道绝缘层30C例如包含氧化硅层。
阻挡绝缘层30A防止蓄积在电荷蓄积层30B中的电荷向导电层(字线WL)20～23扩散。阻挡绝缘层30A例如包含氧化硅层及氮化硅层。
1.1.2实施方式的主要部分的构成
接下来，使用图5对实施方式的半导体存储装置中的主要部分的构成进行说明。图5是表示实施方式的主要部分的构成的沿着Y方向的剖视图。此处，示出狭缝ST与存储柱MP以用于说明。
在硅衬底10上设置具有CMOS电路11及配线等的周边电路(未图示)。在硅衬底10及周边电路上设置绝缘层14。绝缘层14例如包含氧化硅层。
在绝缘层14上设置导电层15。导电层15作为源极线SL发挥功能。导电层15具有多个导电层151、152、153、154。也就是说，在绝缘层14上设置导电层151。在导电层151上设置导电层152。在导电层152上设置导电层153。进而，在导电层153上设置导电层154。导电层151为包含金属的层，例如包含钨(W)、硅化钨。导电层152、153例如包含添加有杂质的多晶硅层。杂质例如为磷(P)或砷(As)。导电层154例如包含未添加杂质的多晶硅层。此外，也可构成为不设置导电层151。
在导电层154上设置绝缘层16。在绝缘层16设置导电层17。导电层17作为源极侧选择栅极线SGS的栅极层发挥功能。另外，导电层17在制造步骤中作为对多个积层的绝缘层进行蚀刻时的终止层发挥功能。绝缘层16例如包含氧化硅层。导电层17例如包含添加有杂质的多晶硅层。杂质例如为磷(P)或砷(As)。
在导电层17上，多个绝缘层18与多个导电层19～24交替积层。进而，在导电层24上设置绝缘层25、26、27。绝缘层18、25～27例如包含氧化硅层。多个导电层19～24例如包含钨(W)。
在导电层15(源极线SL)、多个绝缘层16、18、多个导电层17、19～24以及绝缘层25内设置存储柱MP。存储柱MP具有在与硅衬底10的面正交(或交叉)的Z方向上延伸的柱状构造。
如图3所示，在存储块101之间设置狭缝ST。如果参照图5进行说明，那么在导电层15、绝缘层16、导电层17、19～24以及绝缘层18、25内设置狭缝ST。狭缝ST具有在X方向及Z方向上延伸的板状构造。
狭缝ST具有包含第1形状S1与设置于第1形状S1上的第2形状S2的两段形状。第1形状S1设置在导电层153上的导电层154、绝缘层16及导电层17内。第1形状S1在沿着Y方向的截面中，上表面的宽度大于底面(或下表面)的宽度。第2形状S2设置在第1形状S1上的绝缘层18、导电层19～24及绝缘层25～27内。第2形状S2在沿着Y方向的截面中，上表面的宽度大于底面的宽度。进而，第1形状S1的上表面的宽度大于第2形状S2的底面的宽度。
第1形状S1与第2形状S2的边界存在于导电层15(源极线SL)与导电层19(源极侧选择栅极线SGS)之间。详细叙述的话，第1形状S1与第2形状S2的边界存在于导电层17与绝缘层18的边界(或它们之间)。
第1形状S1及第2形状S2例如包含氧化硅层等绝缘层45。
1.2半导体存储装置的制造方法
接下来，使用图6～图18及图5对实施方式所示的半导体存储装置的制造方法进行说明。图6～图18是表示半导体存储装置的制造方法的步骤的剖视图。
如图6所示，例如在硅衬底10上形成具有CMOS电路11及配线等的周边电路(未图示)。进而，以覆盖硅衬底10及周边电路上的方式形成绝缘层(例如氧化硅层)14。
接着，在绝缘层14上形成导电层(例如硅化钨层)151。在导电层151上形成导电层(例如多晶硅层)152。
接着，利用CVD(chemical vapor deposition，化学气相沉积)法在导电层152上依次形成保护层153A、牺牲层153B及保护层153C。进而，利用CVD法在保护层153C上形成导电层(例如多晶硅层)154。保护层153A、153C例如包含氧化硅层。牺牲层153B例如包含未添加杂质的多晶硅层。
接着，利用CVD法在导电层154上形成绝缘层(例如氧化硅层)16。在绝缘层16上，利用CVD法形成导电层(例如多晶硅层)17。
接着，如图7所示，利用RIE(reactive ion etching，反应式离子蚀刻)法形成狭缝用槽51。狭缝用槽51从导电层17的上表面开设至保护层153C。然后，在狭缝用槽51内，利用CVD法形成作为隔层的绝缘层41。绝缘层41例如包含氮化硅层。
接着，如图8所示，利用RIE法去除狭缝用槽51底面的绝缘层41。进而，利用RIE法去除存在于狭缝用槽51底面的保护层153C，露出牺牲层153B。此时，绝缘层41防止绝缘层16从狭缝用槽51的侧面被侧蚀。
接着，如图9所示，利用CVD法在狭缝用槽51内形成例如非晶硅层(或多晶硅层)42。然后，进行回蚀，去除狭缝用槽51上及导电层17上多余的非晶硅层。
接着，如图10所示，利用CVD法在导电层17上及非晶硅层42上交替地形成多个绝缘层(例如氧化硅层)18及多个绝缘层43。绝缘层43例如包含氮化硅层。进而，在最上方的绝缘层43上形成绝缘层(例如氧化硅层)25。
接着，如图11所示，在导电层151上的导电层152、保护层153A、牺牲层153B、保护层153C、导电层154、绝缘层16、导电层17、多个绝缘层18、多个绝缘层43及绝缘层25内形成存储柱MP。存储柱MP以贯通这些层的方式从绝缘层25的上表面到达至导电层152。
具体来说，利用RIE法开设用来形成存储柱MP的存储器孔。存储器孔从绝缘层25的上表面开设至导电层152。此时，导电层(例如多晶硅层)17作为蚀刻存储器孔时的蚀刻终止层发挥功能。也就是说，使存储器孔的蚀刻在导电层17暂时停止，吸收多个存储器孔间的蚀刻速率的不均。由此，减少存储器孔的底面位置的不均。然后，在存储器孔的内壁形成单元绝缘层30。在单元绝缘层30的内壁形成半导体层31。进而，在半导体层31的内侧形成核心绝缘层32。
接着，如图12所示，利用CVD法在存储柱MP上及绝缘层25上依次形成绝缘层(例如氧化硅层)26、27。然后，利用RIE法对绝缘层25～27及绝缘层18与绝缘层(例如氮化硅层)43的积层进行蚀刻，形成狭缝用槽52。狭缝用槽52从绝缘层27的上表面开设至狭缝内的非晶硅层42。此时，的非晶硅层42作为蚀刻狭缝用槽52时的蚀刻终止层发挥功能。也就是说，使狭缝用槽52的蚀刻在非晶硅层42暂时停止，吸收多个狭缝用槽52间的蚀刻速率的不均。由此，减少狭缝用槽52的底面位置的不均。然后，利用CVD法在狭缝用槽52的内壁形成作为隔层的绝缘层44。绝缘层44例如包含氮化硅层。
接着，如图13所示，利用RIE法去除狭缝用槽52底面的绝缘层44，使非晶硅层42露出。进而，如图14所示，经由狭缝用槽52去除狭缝内的非晶硅层42以及保护层153A与153C之间的牺牲层(例如多晶硅层)153B。例如，经由狭缝用槽52供给热TMY(三甲基-2-羟基乙基氢氧化铵)，对非晶硅层42及牺牲层153B进行蚀刻。
由此，如图14所示，在保护层153A与153C之间形成空腔53。进而，在保护层153A与153C之间的空腔53中露出存储柱MP的单元绝缘层30的一部分。此时，绝缘层41防止导电层(例如多晶硅层)17、154从狭缝用槽52的侧面被侧蚀。另外，保护层153A及153C保护导电层152、154不受使用热TMY的硅蚀刻的影响。
接着，如图15所示，经由狭缝用槽52去除存储柱MP的单元绝缘层30的一部分及保护层(例如氧化硅层)153A、153C。也就是说，经由狭缝用槽52，例如利用CDE(chemicaldryetching，化学干式蚀刻)法对单元绝缘层30的一部分及保护层153A、153C进行蚀刻。由此，导电层152与154之间的空腔53变大。此外，位于狭缝用槽52侧面的绝缘层41、44与单元绝缘层30中所含的电荷蓄积层同样地为氮化硅层。但是，绝缘层41、44的厚度比电荷蓄积层厚，所以残留在狭缝用槽52的内壁上。
接着，如图16所示，在空腔53内形成导电层153。例如，经由狭缝用槽52向空腔53内供给包含硅的气体，使硅从导电层152的上表面、导电层154的下表面及所露出的半导体层31的侧面外延生长。由此，在空腔53内形成包含多晶硅的导电层153。
接着，如图17所示，通过湿式蚀刻去除形成在狭缝用槽52侧面的绝缘层41、44。进而，去除积层的绝缘层(例如氮化硅层)43。例如，经由狭缝用槽52供给磷酸溶液，对狭缝用槽内的绝缘层41、44及绝缘层43进行蚀刻。由此，绝缘层43被去除，但绝缘层(例如氧化硅层)18、25未被去除而残留。结果在绝缘层18之间以及绝缘层18与25之间形成空腔。
接着，如图18所示，利用CVD法在绝缘层18之间以及绝缘层18与25之间的空腔形成导电材料、例如钨。由此，形成导电层19(源极侧选择栅极线SGS)、导电层20～23(字线WL0～WL3)及导电层24(漏极侧选择栅极线SGD)。
接着，如图5所示，在狭缝用槽内形成绝缘层45。绝缘层45例如包含氧化硅层。由此，形成狭缝ST。
然后，形成绝缘层、接触件、通孔、位线及其它所需的配线等，从而制造半导体存储装置。
1.3实施方式的效果
如以上所说明那样，在实施方式中，形成将存储块(或字线)分离的狭缝ST时，在积层多个绝缘层(氧化硅层)18与绝缘层(氮化硅层)43之前进行加工难易度较高的导电层(多晶硅)17的加工。详细叙述的话，在导电层152上形成牺牲层153B及导电层17之后，对导电层17进行蚀刻，形成到达至牺牲层153B的狭缝用槽51并利用非晶硅层42进行填埋。进而，在导电层17上，交替地积层多个绝缘层18及多个绝缘层43。进而，去除非晶硅层42上的绝缘层<18>及绝缘层43，形成到达至非晶硅层42的狭缝用槽52。
通过这种步骤，狭缝用槽52的深度止于非晶硅层42即可，所以容易形成狭缝用槽。进而，存在于狭缝用槽52之下的非晶硅层42与牺牲层153B均成为包含硅的层，能够使用相同的蚀刻气体对这些非晶硅层42及牺牲层153B进行蚀刻。
由此，容易进行狭缝用槽的深度控制以及将狭缝形状维持为所需位置及形状，能够降低狭缝形成步骤的难易度。结果，能够降低半导体存储装置中的不良发生率。进而，也能够提高半导体存储装置的可靠性。
2.变化例
接下来，对实施方式的变化例的半导体存储装置进行说明。在所述实施方式中，狭缝ST的第1形状S1与第2形状S2的边界位于导电层17与绝缘层18之间，但在变化例中，第1形状S1与第2形状S2的边界位于导电层17上的绝缘层18与导电层19之间。此处，主要对与实施方式不同的方面进行说明。
2.1实施方式的主要部分的构成及制造方法
使用图19，对实施方式的变化例的半导体存储装置中的主要部分的构成进行说明。图19是表示变化例的主要部分的构成的沿着Y方向的剖视图。此处，示出狭缝ST及存储柱MP以用于说明。
如图19所示，狭缝ST具有包含第1形状S1及第2形状S2的两段形状。在沿着Y方向的截面中，第1形状S1与第2形状S2的边界存在于和导电层17相接的绝缘层18与导电层19的边界(或它们之间)。其它构成与所述实施方式相同。
作为制造方法，实施方式中是在形成导电层17之后，形成狭缝用槽51，但变化例中是在导电层17上形成绝缘层18之后，形成狭缝用槽。其它制造方法与第1实施方式相同。
2.2变化例的效果
根据变化例，与所述实施方式同样地，能够降低半导体存储装置中的不良发生率。进而，还能够提高半导体存储装置的可靠性。
进而，在变化例中，在对多晶硅42、153B进行蚀刻之后，对保护层(氧化硅层)153A、153C进行蚀刻时，能够防止绝缘层(氧化硅层)18等受到蚀刻气体的影响。其它效果与所述实施方式相同。
3.其它变化例等
在所述实施方式中，“连接”不仅为部件间直接连接的情况，还包含经由其它部件连接的情况。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或其主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 硅衬底
11 CMOS电路
14 绝缘层
15 导电层
16 绝缘层
17 导电层
18 绝缘层
19～24 导电层
25 绝缘层
45 绝缘层
151～154 导电层
SL 源极线
SGS 源极侧选择栅极线
WL0～WL3 字线
SGD 漏极侧选择栅极线
MP 存储柱
ST 狭缝(分离区域)
S1 第1形状
S2 第2形状
Claims (12)
1.一种半导体存储装置，具备：
第1导电层；
多个第2导电层，积层于所述第1导电层上；
存储柱，在所述多个第2导电层内沿着所述第2导电层积层的方向延伸；以及
第1层，在所述第1导电层上的所述多个第2导电层的侧面以沿第1方向延伸的方式设置，与所述第1方向正交的截面具有两段形状。
2.根据权利要求1所述的半导体存储装置，其中所述第1层的所述两段形状具有所述第1导电层上的第1形状及设置于所述第1形状上的第2形状。
3.根据权利要求2所述的半导体存储装置，其中所述第1形状与所述第2形状的边界存在于所述第1导电层与所述第2导电层之间。
4.根据权利要求2所述的半导体存储装置，还具备：
第3导电层，设置在所述第1导电层与所述第2导电层之间，比1层所述第2导电层厚；以及
第2绝缘层，设置在所述第3导电层上；
所述第1形状与所述第2形状的边界存在于所述第3导电层与所述第2绝缘层之间。
5.根据权利要求2所述的半导体存储装置，还具备：
第3导电层，设置在所述第1导电层与所述第2导电层之间，比1层所述第2导电层厚；以及
第2绝缘层，设置在所述第3导电层上；
所述第1形状与所述第2形状的边界存在于所述第2绝缘层与和所述第2绝缘层相接的所述第2导电层之间。
6.根据权利要求2至5中任一项所述的半导体存储装置，其中在与所述第1方向正交的截面中，所述第1形状的上表面的宽度大于所述第2形状的底面的宽度。
7.根据权利要求1所述的半导体存储装置，其中所述存储柱具有栅极绝缘层、半导体层及电荷蓄积层，
所述第1导电层电连接于所述存储柱所具有的所述半导体层。
8.根据权利要求1所述的半导体存储装置，其中所述存储柱具有栅极绝缘层、半导体层及电荷蓄积层，
所述第2导电层与所述栅极绝缘层、所述半导体层及所述电荷蓄积层构成存储单元。
9.根据权利要求1所述的半导体存储装置，其中所述第1层将在与所述第1方向正交的第2方向上延伸的所述第2导电层分离。
10.根据权利要求1所述的半导体存储装置，其中所述第1层包含绝缘层。
11.根据权利要求10所述的半导体存储装置，其中所述第1层在所述绝缘层内包含导电层。
12.一种半导体存储装置的制造方法，具备如下步骤：
在衬底上形成第1导电层；
在所述第1导电层上形成第1牺牲层；
在所述第1牺牲层上形成第2导电层；
对所述第2导电层的一部分进行加工，形成到达至所述第1牺牲层的第1槽；
在所述第1槽内形成第2牺牲层；
在所述第2导电层及所述第2牺牲层上交替地积层多个第2绝缘层与多个第3绝缘层；
对所述第2绝缘层及所述第3绝缘层的一部分进行加工，形成到达至所述第2牺牲层的第2槽；
经由所述第2槽去除所述第2牺牲层及所述第1牺牲层，在所述第1导电层上形成空腔；以及
在所述空腔形成第3导电层。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021155611A1 (en) * | 2020-02-08 | 2021-08-12 | Intel Corporation | Block-to-block isolation and deep contact using pillars in memory array |
| EP4383981A1 (en) * | 2022-11-28 | 2024-06-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and data storage systems including the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11527473B2 (en) | 2019-11-12 | 2022-12-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device including capacitor |
| KR20210057351A (ko) | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 메모리 장치 |
| US12048148B2 (en) | 2020-04-14 | 2024-07-23 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
| CN112437983B (zh) * | 2020-04-14 | 2024-05-24 | 长江存储科技有限责任公司 | 三维存储器件和用于形成三维存储器件的方法 |
| JP2021174925A (ja) | 2020-04-28 | 2021-11-01 | キオクシア株式会社 | 半導体記憶装置 |
| KR20220028929A (ko) * | 2020-08-31 | 2022-03-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP2022051289A (ja) * | 2020-09-18 | 2022-03-31 | キオクシア株式会社 | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150221667A1 (en) * | 2014-02-06 | 2015-08-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US20160322381A1 (en) * | 2015-04-30 | 2016-11-03 | Sandisk Technologies Inc. | Multilevel memory stack structure employing support pillar structures |
| CN107180835A (zh) * | 2016-03-10 | 2017-09-19 | 东芝存储器株式会社 | 半导体存储装置 |
| US20180076293A1 (en) * | 2016-09-14 | 2018-03-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5491982B2 (ja) * | 2010-06-21 | 2014-05-14 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US9449982B2 (en) * | 2013-03-12 | 2016-09-20 | Sandisk Technologies Llc | Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks |
| US9455263B2 (en) * | 2014-06-27 | 2016-09-27 | Sandisk Technologies Llc | Three dimensional NAND device with channel contacting conductive source line and method of making thereof |
| US9601502B2 (en) * | 2014-08-26 | 2017-03-21 | Sandisk Technologies Llc | Multiheight contact via structures for a multilevel interconnect structure |
| US9431419B2 (en) | 2014-09-12 | 2016-08-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| US9799670B2 (en) * | 2015-11-20 | 2017-10-24 | Sandisk Technologies Llc | Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof |
| JP6495838B2 (ja) * | 2016-01-27 | 2019-04-03 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| US10403636B2 (en) * | 2016-03-11 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
| US10096613B2 (en) * | 2016-04-13 | 2018-10-09 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| US10361218B2 (en) * | 2017-02-28 | 2019-07-23 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| JP2018157069A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10192929B2 (en) * | 2017-03-24 | 2019-01-29 | Sandisk Technologies Llc | Three-dimensional memory devices having through-stack contact via structures and method of making thereof |
| US20180331118A1 (en) * | 2017-05-12 | 2018-11-15 | Sandisk Technologies Llc | Multi-layer barrier for cmos under array type memory device and method of making thereof |
| JP6842386B2 (ja) * | 2017-08-31 | 2021-03-17 | キオクシア株式会社 | 半導体装置 |
| US10256252B1 (en) * | 2017-12-13 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same |
| JP2019165134A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR102543224B1 (ko) * | 2018-06-08 | 2023-06-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그의 제조 방법 |
-
2018
- 2018-03-20 JP JP2018052418A patent/JP2019165132A/ja active Pending
- 2018-07-03 TW TW107122929A patent/TWI699872B/zh active
- 2018-07-26 CN CN201810832504.8A patent/CN110310954B/zh active Active
- 2018-09-03 US US16/120,405 patent/US11075213B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150221667A1 (en) * | 2014-02-06 | 2015-08-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| US20160322381A1 (en) * | 2015-04-30 | 2016-11-03 | Sandisk Technologies Inc. | Multilevel memory stack structure employing support pillar structures |
| CN107180835A (zh) * | 2016-03-10 | 2017-09-19 | 东芝存储器株式会社 | 半导体存储装置 |
| US20180076293A1 (en) * | 2016-09-14 | 2018-03-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021155611A1 (en) * | 2020-02-08 | 2021-08-12 | Intel Corporation | Block-to-block isolation and deep contact using pillars in memory array |
| US12120878B2 (en) | 2020-02-08 | 2024-10-15 | Intel Corporation | Block-to-block isolation and deep contact using pillars in a memory array |
| EP4383981A1 (en) * | 2022-11-28 | 2024-06-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and data storage systems including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI699872B (zh) | 2020-07-21 |
| US11075213B2 (en) | 2021-07-27 |
| US20190296032A1 (en) | 2019-09-26 |
| JP2019165132A (ja) | 2019-09-26 |
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| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Tokyo Applicant after: TOSHIBA MEMORY Corp. Address before: Tokyo Applicant before: Pangea Co.,Ltd. Address after: Tokyo Applicant after: Kaixia Co.,Ltd. Address before: Tokyo Applicant before: TOSHIBA MEMORY Corp. |
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| CB02 | Change of applicant information | ||
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Effective date of registration: 20220208 Address after: Tokyo Applicant after: Pangea Co.,Ltd. Address before: Tokyo Applicant before: TOSHIBA MEMORY Corp. |
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| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |