CN107180835A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：基板；第1配线，设置在基板的第1方向侧；第2配线，设置在第1配线的第1方向侧；多条第3配线，设置在第2配线的第1方向侧，沿第1方向相互隔开地排列，且沿相对于第1方向交叉的第2方向延伸；第4配线，设置在第3配线的第1方向侧；半导体部件，沿第1方向延伸，贯通多条第3配线，且一端部连接在第2配线；电荷蓄积部件，设置在半导体部件与第3配线之间；以及导电部件，连接在第1配线与第4配线之间，且与第2配线及多条第3配线绝缘。多条第3配线的一条配置在导电部件的第2方向两侧，且多条第3配线的一条的配置在导电部件的第2方向两侧的部分一体地形成。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2016-47644号(申请日：2016年3月10日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
近年来，提出了使存储器单元三维集成而成的积层型半导体存储装置。在这种积层型半导体存储装置中，设置着在半导体基板上交替地积层电极膜与绝缘膜而成的积层体，且设置着贯穿积层体的半导体柱。并且，在电极膜与半导体柱的各个交叉部分形成着存储器单元。另外，在这种积层型半导体存储装置中，为了实现进一步的高集成化，想到将控制存储器单元的控制电路的一部分配置在半导体基板与积层体之间。
发明内容
实施方式提供一种集成度高的半导体存储装置。
实施方式的半导体存储装置具备：基板；第1配线，设置在所述基板的第1方向侧；第2配线，设置在所述第1配线的所述第1方向侧；多条第3配线，设置在所述第2配线的所述第1方向侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；第4配线，设置在所述第3配线的所述第1方向侧；半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；电荷蓄积部件，设置在所述半导体部件与所述第3配线之间；以及导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘。所述多条第3配线的一条配置在所述导电部件的所述第2方向两侧，且所述多条第3配线的所述一条的配置在所述导电部件的所述第2方向两侧的部分一体地形成。
附图说明
图1是表示第1实施方式的半导体存储装置的俯视图。
图2是表示第1实施方式的半导体存储装置的剖视图。
图3(a)及(b)是表示第1实施方式的半导体存储装置的剖视图。
图4是表示第1实施方式的半导体存储装置的存储器单元的局部放大剖视图。
图5(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图6(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图7(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图8(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图9(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图10(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图11是表示比较例的半导体存储装置的俯视图。
图12是表示第2实施方式的半导体存储装置的俯视图。
具体实施方式
(第1实施方式)
以下，一边参照附图，一边对本发明的实施方式进行说明。
首先，对第1实施方式进行说明。
图1是表示本实施方式的半导体存储装置的俯视图。
图2是表示本实施方式的半导体存储装置的剖视图。
图3(a)及(b)是表示本实施方式的半导体存储装置的剖视图。
图4是表示本实施方式的半导体存储装置的存储器单元的局部放大剖视图。
图2表示相对于下述字线WL平行的YZ截面，图3(a)及(b)表示相对于下述位线52平行的XZ截面。另外，图3(a)表示存储器单元区域RMC，图3(b)表示贯通孔区域RV。此外，各图为示意图，例如构成要素的数量及尺寸比在图间未必一致。
如图1、图2、图3(a)及(b)所示，在本实施方式的半导体存储装置1中，例如设置着包含硅的半导体基板10。
以下，在本说明书中，为便于说明，采用XYZ正交座标系统。将相对于半导体基板10的上表面10a平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于上表面10a垂直的方向、也就是上下方向设为“Z方向”。在本说明书中，也将Z方向中上表面10a所朝向的方向称为“上”，也将其反方向称为“下”，但该区别是为了方便起见，与重力的方向并无关系。
在半导体基板10的上表面10a中设定了存储器阵列区域RA，在存储器阵列区域RA的周围设定了周边电路区域RC。在周边电路区域RC中位于存储器阵列区域RA的Y方向单侧的区域形成着行解码器RD。行解码器RD是控制下述存储器单元的控制电路的一部分。
在存储器阵列区域RA，在半导体基板10的上层部分选择性地设置着STI(ShallowTrench Isolation：元件分离绝缘膜)12。通过STI12，半导体基板10的上层部分被划分为多个半导体区域13。在至少一部分半导体区域13内形成着源极层14及漏极层15。在半导体基板10上且源极层14与漏极层15之间的区域的正上方区域设置着栅极绝缘膜16及栅极电极17。由此，在半导体基板10的上表面10a形成多个场效型晶体管18。
在半导体基板10上设置着例如包含硅氧化物(SiO)的层间绝缘膜60。在层间绝缘膜60内设置着多层、例如3层配线22。在半导体基板10与最下层的配线22之间连接着接点23。于在Z方向上隔开的配线22间连接着通孔24。由晶体管18、配线22、接点23及通孔24形成集成电路20。集成电路20是所述控制电路的另一部分，例如为读出放大器。此外，图2、图3(a)及(b)所示的晶体管18、配线22、接点23及通孔24的配置、尺寸及连接关系是示意性的。
在最上层的配线22上设置着嵌入源极线31。嵌入源极线31是包含包括例如钨(W)的下层部分与包括硅(Si)的上层部分的双层膜。嵌入源极线31在Y方向上被分为多个部分，配置在存储器单元区域RMC，且并未配置在贯通孔区域RV。从集成电路20将电位供给至嵌入源极线31的各部分。此外，只要开设了能够供下述贯通孔44贯通的孔，那么嵌入源极线31也可以不在Y方向上被分为多个部分。
在嵌入源极线31上设置着积层体32。在积层体32中，例如包含硅氧化物的绝缘膜33与包含导电性材料的电极膜34沿Z方向交替地积层。
在积层体32内设置着多个绝缘板36。绝缘板36例如包含硅氧化物，且其下端与嵌入源极线31相接。绝缘板36的形状是沿YZ平面扩展的板状。通过绝缘板36，积层体32在X方向上被分断成多个部分，各电极膜34的形状成为沿Y方向延伸的配线状。
于在X方向上相邻的绝缘板36间设置着沿Y方向延伸的绝缘部件37。绝缘部件37例如位于在X方向上相邻的绝缘板36间的中央。绝缘部件37配置在积层体32的上部内，并将从上往下数的1层以上的电极膜34沿X方向分别分断成两条。该经分断的电极膜34作为上部选择栅极线SGD发挥功能。图1表示绝缘部件37将从上往下数的3层电极膜34分断的例子。图3(a)及(b)表示绝缘部件37将从上往下数的1层电极膜34分断的例子。
在存储器阵列区域RA设置着正阶梯区域RSR、柱配置区域RP、虚设阶梯区域RSD，且沿Y方向依次排列。也就是说，在柱配置区域RP的Y方向两侧配置着正阶梯区域RSR及虚设阶梯区域RSD。如下所述，积层体32在正阶梯区域RSR及虚设阶梯区域RSD中被加工成阶梯状。
在柱配置区域RP中，在积层体32内设置着沿Z方向延伸的硅柱41。硅柱41包含多晶硅，其形状为下端部封闭的圆筒形。硅柱41的下端连接在嵌入源极线31，上端到达至积层体32的上表面。在硅柱41的侧面上设置着存储器膜42。
在柱配置区域RP设置着存储器单元区域RMC、贯通孔区域RV、存储器单元区域RMC，且沿Y方向依次排列。也就是说，于在Y方向上隔开的两处存储器单元区域RMC间配置着贯通孔区域RV。
在存储器单元区域RMC，从Z方向观察时，在绝缘膜36与绝缘部件37之间，硅柱41按多列、例如4列间距性地排列。各列沿Y方向延伸，且在相邻的列间，Y方向上的硅柱41的位置错开半个间距。在各硅柱41上设置着插塞51，且在其上设置着沿X方向延伸的位线52。由此，硅柱41经由插塞51连接在位线52。此外，在图1中，并未图示配置在比积层体32更靠上方的构成要素。
在贯通孔区域RV，设置着沿Z方向延伸且贯通积层体32的贯通孔44。在贯通孔44中，在包含例如钨的主体部的侧面上及下表面上形成着包含钛氮化物的阻挡金属层。贯通孔44的上端到达至积层体32的上表面，且下端连接在集成电路20中的最上层的配线22。贯通孔44例如配置在柱配置区域RP中的Y方向中央部。
在贯通孔44的侧面上例如设置着包含硅氧化物的绝缘膜45。贯通孔44通过绝缘膜45而与电极膜34绝缘。绝缘膜45的厚度设为能够实现电极膜34与贯通孔44之间所必需的耐受电压那样的厚度。另外，贯通孔44通过嵌入源极线31的部分间，且也与嵌入源极线31隔开并绝缘。
贯通孔44是以将绝缘部件37分断的方式配置。换句话说，在贯通孔44的Y方向两侧分别设置着绝缘部件37，且贯通孔44配置在所述绝缘部件37之间。更具体来说，各绝缘部件37通过贯通孔44及绝缘膜45被分成正阶梯区域RSR侧的部分37a及虚设阶梯区域RSD侧的部分37b，且贯通孔44配置在部分37a与部分37b之间。因此，贯通孔44配置在通过绝缘部件37而在X方向上被分断的最上段的两个电极膜34之间。例如，贯通孔44的沿Z方向延伸的中心轴44c通过绝缘部件37间的区域内，且绝缘部件37的沿Y方向延伸的中心轴37c通过贯通孔44内。从Z方向观察时，贯通孔44虽进入电极膜34内，但并未将电极膜34分断。因此，所有电极膜34配置在贯通孔44的Y方向两侧。并且，各电极膜34中配置在贯通孔44的Y方向两侧的部分是作为1片电极膜一体地形成。
在贯通孔44的上方设置着中间配线54、插塞55、中间配线56及插塞57。Z方向上的中间配线56的位置与位线52的位置相同。在插塞57上，遍及半导体存储装置1的整个区域设置着上层配线61。并且，贯通孔44经由中间配线54、插塞55、中间配线56及插塞57连接在1条上层配线61。因此，1条上层配线61经由贯通孔44连接在集成电路20的配线22。该配线22连接在晶体管18的源极层14、漏极层15或栅极电极17。如上所述那样经由上层配线61及贯通孔44对集成电路20施加电源电位或信号电位。
也可以在贯通孔区域RV设置硅柱41，但并非设置在设置着贯通孔44及绝缘膜45的区域及其周边。因此，贯通孔区域RV中的硅柱41的列数少于存储器单元区域RMC中的硅柱41的列数。另外，在设置在贯通孔区域RV的硅柱41的上方并未设置插塞51及位线52。
在存储器阵列区域RA的正阶梯区域RSR及虚设阶梯区域RSD，积层体32的形状成为针对各电极膜34形成台阶39的阶梯状。此外，图1中各台阶39所记载的数字表示从上方起计数形成该台阶39的电极膜34的排列顺序。在正阶梯区域SRS中，在各台阶39的正上方区域设置着接点59，且连接在形成各台阶39的电极膜34。电极膜34经由设置在正阶梯区域SRS的接点59连接在行解码器RD。另一方面，在虚设阶梯区域RSD中并未设置连接在各电极膜34的接点。
嵌入源极线31、积层体32、插塞51、位线52、中间配线54、插塞55、中间配线56、插塞57、接点59及上层配线61嵌入至层间绝缘膜60内。
如图4所示，在圆筒形的硅柱41内例如设置着包含硅氧化物的核心部件71。此外，也可以是硅柱41为圆柱形，不设置核心部件71。在硅柱41的侧面上设置着隧道绝缘膜72。隧道绝缘膜72的形状为圆筒形。隧道绝缘膜72是通常为绝缘性，但当被施加处于半导体存储装置1的驱动电压的范围内的特定电压时流通电流的膜，例如是利用硅氧化物形成。
在隧道绝缘膜72的侧面上设置着电荷蓄积膜73。电荷蓄积膜73的形状为圆筒形。电荷蓄积膜73是具有蓄积电荷的能力的膜，例如是利用硅氮化物形成。此外，电荷蓄积膜73也可以利用多晶硅等导电性材料形成。在此情况下，电荷蓄积膜73在Z方向上在各电极膜34被分断。在电荷蓄积膜73的侧面上设置着低介电常数层74。低介电常数层74例如是利用硅氧化物形成。
另一方面，在电极膜34的上表面上、下表面上及朝向硅柱41的侧面上设置着高介电常数层75。高介电常数层75是利用相对介电常数高于硅氧化物的相对介电常数的材料形成，例如是利用铝氧化物(AlO)形成。由低介电常数层74及高介电常数层75形成阻挡绝缘膜76。阻挡绝缘膜76是即便在半导体存储装置1的驱动电压的范围内被施加电压实质上也不会流通电流的膜。由隧道绝缘膜72、电荷蓄积膜73及阻挡绝缘膜76形成存储器膜42。
在电极膜34中设置着包含例如钨的主体部34a与包含例如钛氮化物(TiN)的阻挡金属层34b。阻挡金属层34b设置在主体部34a的上表面上、下表面上及朝向硅柱41的侧面上。
在存储器单元区域RMC，硅柱41连接在嵌入源极线31与位线52之间。并且，积层体32中的从上往下数的1段或多段电极膜34、也就是通过绝缘板36及绝缘部件37而被分断成线与间隙状的电极膜34是作为上部选择栅极线SGD发挥功能，在上部选择栅极线SGD与硅柱41的各交叉部分构成了上部选择栅极晶体管STD。
另外，通过绝缘板36而被分断且并未通过绝缘部件37而被分断的电极膜34之中，从上往下数的1段或多段电极膜34是作为下部选择栅极线SGS发挥功能，在下部选择栅极线SGS与硅柱41的各交叉部分构成了下部选择栅极晶体管STS。下部选择栅极线SGS及上部选择栅极线SGD以外的电极膜34是作为字线WL发挥功能，在字线WL与硅柱41的各交叉部分构成了存储器单元MC。
由此，多个存储器单元MC沿各硅柱41串联连接，在其两端连接着下部选择晶体管STS及上部选择晶体管STD，而形成NAND(Not AND，与非)串。另一方面，设置在贯通孔区域RV的硅柱41并未连接在位线52，所以未形成NAND串。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图5(a)及(b)～图10(a)及(b)是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图5(a)及(b)所示，利用通常的方法在半导体基板10的表面形成晶体管18，在半导体基板10上形成接点23、配线22及通孔24等，并以层间绝缘膜80埋入其间。由此，形成集成电路20。接着，使包含例如钨的下层部分及包含非晶硅的上层部分积层，而在层间绝缘膜80上形成嵌入源极线31。
接着，使包含例如硅氧化物(SiO)的绝缘膜33与包含例如硅氮化物(SiN)的牺牲膜81交替地积层而形成积层体32。接着，将积层体32的Y方向两端部加工成阶梯状，并针对各牺牲膜81形成台阶39。接着，以掩埋积层体32的方式形成层间绝缘膜82，并使上表面平坦化。
接着，如图6(a)及(b)所示，将层间绝缘膜82、从上往下数的1层或多层牺牲膜81以及从上往下数的1层或多层绝缘膜33选择性地去除，由此形成沿Y方向延伸的沟槽83。接着，在沟槽83内填埋例如硅氧化物而形成绝缘部件37。绝缘部件37将从上往下数的1层或多层牺牲膜81分断。在图6(b)中表示将最上层的牺牲膜81分断的例子。
接着，如图7(a)及(b)所示，以将绝缘部件37(参照图6(b))在Y方向上分断的方式形成贯通层间绝缘膜82及积层体32、通过嵌入源极线31的部分间并到达至集成电路20的最上层的配线22的导孔85。接着，使硅氧化物堆积在整个面，由此形成绝缘膜45。绝缘膜45也形成在导孔85的内表面上。
接着，如图8(a)及(b)所示，通过实施RIE(Reactive Ion Etching：反应性离子蚀刻)等蚀刻，将绝缘膜45中形成在导孔85的底面上的部分去除。由此，配线22在导孔85的底面露出。
接着，如图9(a)及(b)所示，使例如钛氮化物堆积，而在导孔85的内表面上形成阻挡金属层(未图示)，使例如钨堆积，而将主体部(未图示)埋入至导孔85内。接着，通过实施CMP(Chemical Mechanical Polishing：化学机械研磨)等平坦化处理，而将形成在层间绝缘膜82上的钨及钛氮化物去除。由此，在导孔85内形成贯通孔44。
接着，如图10(a)及(b)所示，在层间绝缘膜82上形成用来调节存储孔MH(参照图4)的高度的层间绝缘膜86。
接着，如图4所示，以贯穿层间绝缘膜86、82及80以及积层体32(参照图10(a)及(b))的方式形成沿Z方向延伸的存储孔MH。接着，使存储孔MH的内表面氧化，由此形成包含硅氧化物的低介电常数层74。接着，在存储孔MH内且低介电常数层74的表面上依次形成电荷蓄积膜73、隧道绝缘膜72、硅柱41及核心部件71。
接着，如图1、图2、图3(a)及(b)以及图4所示，在层间绝缘膜86、82及80(参照图10(a)及(b))以及积层体32形成沿Y方向延伸的狭缝ST。接着，经由狭缝ST实施湿式蚀刻，由此将牺牲膜81去除。由此，在绝缘膜33间形成间隙87。
接着，经由狭缝ST使铝氧化物堆积，由此在间隙87的内表面上形成高介电常数层75。由低介电常数层74及高介电常数层75形成阻挡绝缘膜76。接着，经由狭缝ST使钛氮化物堆积，由此在高介电常数层75的表面上形成阻挡金属层34b。接着，经由狭缝ST埋入钨，由此在间隙87内形成主体部34a。由阻挡金属层34b及主体部34a形成电极膜34。接着，在狭缝ST内埋入硅氧化物而形成绝缘板36。
接着，在积层体32的周围形成贯通层间绝缘膜86、82及80并到达至集成电路20的接点(未图示)。此外，该接点也可以与贯通孔44同时地形成。接着，在正阶梯区域RSR形成到达至积层体32的台阶39的接点59。接着，在层间绝缘膜86上进一步形成层间绝缘膜，并形成插塞51、位线52、中间配线54、插塞55、中间配线56及插塞57等。接着，形成上层配线61，并经由插塞57、中间配线56、插塞55及中间配线54连接至贯通孔44。层间绝缘膜80、82及86成为层间绝缘膜60的一部分。以如上方式制造本实施方式的半导体存储装置1。
接着，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，因为在半导体基板10与积层体32之间设有集成电路20，所以能够减少周边电路区域RC的面积，从而能够减少半导体存储装置1的芯片面积。该结果为存储器单元的集成度提高。另外，因为设有贯穿积层体32的贯通孔44，所以能够从积层体32的上方对设置在积层体32正下方的集成电路20供给电源电位或信号电位。此时，通过并用贯通孔44与设置在所述积层体32的周围的接点，容易对集成电路20的任意位置供给电源电位或信号电位，从而集成电路20的布局的自由度提高。另外，除柱配置区域RP以外，也可以在虚设阶梯区域RSD形成贯通孔44。由此，集成电路20的布局的自由度进一步提高。
于在积层体32的下方设置集成电路20的情况下，优选使用钨等耐热性高的材料作为配线材料，但通常耐热性高的材料的电阻率高。因此，如果仅在积层体32的周围设置接点并且想要从上层配线供给电源电位等，那么接点至集成电路20的中央部分的距离变长而集成电路20的动作变慢。在本实施方式中，因为是以贯通积层体32的方式设置贯通孔44，所以能够经由贯通孔44对集成电路20的中央部分直接供给特定的电位，从而能够提升集成电路20的动作速度。
在本实施方式中，以不将电极膜34分断的方式形成贯通孔44。由此，无需用来将经分断的电极膜34彼此连接的构成，而存储器单元的集成度提高。关于该效果，也会在下述比较例中进行说明。
另外，在本实施方式中，在将绝缘部件37分断的位置配置贯通孔44。绝缘部件37用来将上部选择栅极线SGD分断，绝缘部件37的正下方区域原本是未形成存储器单元的无效空间。因此，通过将贯通孔44以介存于绝缘部件37的方式形成，能够有效地利用无效空间，从而能够抑制设置贯通孔44所导致的存储器单元的集成度的降低。
进而，在本实施方式中，在贯通孔44的侧面上设置绝缘膜45。由此，能够以小面积确实地将贯通孔44与电极膜34绝缘。由此，也能够提高存储器单元的集成度。
进而，又在本实施方式中，在图7(a)及(b)所示的步骤中，对包含硅氧化物的绝缘膜33及包含硅氮化物的牺牲膜81进行蚀刻而形成导孔85。并且，之后将牺牲膜81替换成电极膜34。因此，与在形成包含钨等金属材料的电极膜34后形成导孔85的情况相比，容易蚀刻。
进而，又在本实施方式中，将贯通孔44以不将牺牲膜81分断且也未介存于狭缝ST的形成区域的方式形成。因此，贯通孔44不会阻碍经由狭缝ST来去除牺牲膜81，也不会妨碍将牺牲膜81去除后的电极膜34的埋入。
进而，又在本实施方式中，在贯通孔区域RV也形成存储孔MH，并形成硅柱41。由此，在经由狭缝ST将牺牲膜81去除时，与存储器单元区域RMC同样地，在贯通孔区域RV，硅柱41也成为支柱，从而能够抑制绝缘膜33弯曲。
此外，在本实施方式中，表示了将贯通孔44以将绝缘部件37分断的方式形成的例子，但并不限定于此，只要贯通孔44是以不将电极膜34分断的方式形成，那么也可以将贯通孔44配置在与绝缘部件37隔开的位置。另外，在本实施方式中，表示了行解码器RD设置在存储器阵列区域RA的Y方向单侧的例子，但也可以设置在Y方向两侧。在此情况下，也可以在虚设阶梯区域RSD设置接点，且各电极膜34也可以连接在被设置在Y方向两侧的行解码器RD中的任一个。
接着，对比较例进行说明。
图11是表示本比较例的半导体存储装置的剖视图。
如图11所示，在本比较例的半导体存储装置101中，在形成将绝缘膜33及电极膜34交替地积层而成的积层体后，形成用来将上层配线61连接至集成电路20的配线22的导电部件144。在此情况下，因为难以同时地对包含硅氧化物的绝缘膜33与包含金属材料的电极膜34进行蚀刻，所以是在将电极膜34分断并以硅氧化物埋入其间后形成导电部件144。因此，电极膜34在Y方向上被分断。
然而，因为行解码器RD仅设置在积层体32的Y方向单侧，所以必须经由上部配线将电极膜34中经分断的部分彼此连接以便将整个电极膜34连接至行解码器RD。必须将积层体32加工成阶梯状以便将在Z方向上积层的多张电极膜34引出至上部配线，从而必需用来将积层体32加工成阶梯状的面积。该结果为在半导体存储装置101中，未形成存储器单元的区域增多而集成度降低。
相对于此，在本实施方式中，因为未通过贯通孔44将电极膜34分断，所以无需将电极膜34中经分断的部分彼此连接的上部配线，也无须为了将电极膜34引出至该上部配线而将积层体32加工成阶梯状。因此，芯片面积小而集成度高。
(第2实施方式)
接着，对第2实施方式进行说明。
图12是表示本实施方式的半导体存储装置的俯视图。
如图12所示，在本实施方式的半导体存储装置2中，沿着各绝缘部件37设置着多个贯通孔44。针对各绝缘部件37，多个贯通孔44例如间距性地排列。如图12所示，从Z方向观察时，贯通孔44也可以排列成例如错位状。在各贯通孔44的周围设置着绝缘膜45。此外，贯通孔44可以配置在分流配线(未图示)的附近，也可以配置在柱配置区域RP与正阶梯区域RSR或虚设阶梯区域RSD之间的区域。贯通孔44的排列并不限定于所述例子，优选在柱配置区域RP内最佳化。本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
根据以上说明的实施方式，能够实现集成度高的半导体存储装置。
以上，对本发明的若干实施方式进行了说明，但所述实施方式是作为例子而提出的，并未意图限定发明的范围。所述新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。所述实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及其等效发明的范围内。

Claims (17)

1.一种半导体存储装置，其特征在于具备：
基板；
第1配线，设置在所述基板的第1方向的一侧；
第2配线，设置在所述第1配线的所述一侧；
多条第3配线，设置在所述第2配线的所述一侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；
第4配线，设置在所述第3配线的所述一侧；
半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；
电荷蓄积部件，设置在所述多条第3配线的一条与所述半导体部件之间；以及
导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘；且
所述多条第3配线的一条配置在所述导电部件的所述第2方向两侧，且所述多条第3配线的所述一条的配置在所述导电部件的所述第2方向两侧的部分一体地形成。
2.根据权利要求1所述的半导体存储装置，其特征在于还具备两条第5配线，所述两条第5配线设置在所述第3配线与所述第4配线之间，沿所述第2方向延伸，且在相对于包含所述第1方向及所述第2方向的平面交叉的第3方向上相互地隔开，且
所述导电部件配置在所述两条第5配线之间。
3.根据权利要求2所述的半导体存储装置，其特征在于还具备两个绝缘部件，所述两个绝缘部件设置在所述两条第5配线之间，沿所述第2方向延伸，且在所述第2方向上相互地隔开，且
所述导电部件配置在所述两个绝缘部件之间。
4.根据权利要求1所述的半导体存储装置，其特征在于：在所述基板的表面形成着晶体管，且
所述第1配线连接在所述晶体管的源极、漏极或栅极。
5.根据权利要求4所述的半导体存储装置，其特征在于：在所述半导体部件与各所述第3配线之间形成着存储器单元，且
所述第1配线及所述晶体管是控制所述存储器单元的控制电路的一部分。
6.根据权利要求1所述的半导体存储装置，其特征在于：所述多条第3配线各自配置在所述导电部件的所述第2方向两侧，在所述多条第3配线的各条中，配置在所述导电部件的所述第2方向两侧的部分一体地形成。
7.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体部件设置在所述导电部件的所述第2方向两侧。
8.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体部件设置在所述导电部件的第3方向两侧，且所述第3方向相对于包含所述第1方向及所述第2方向的平面交叉。
9.根据权利要求1所述的半导体存储装置，其特征在于：所述多条第3配线沿所述第1方向排列，且所述导电部件沿所述第1方向延伸。
10.一种半导体存储装置，其特征在于具备：
基板；
多条第1配线，设置在所述基板的第1方向的一侧；
第2配线，设置在所述第1配线的所述一侧；
多条第3配线，设置在所述第2配线的所述一侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；
多条第4配线，设置在所述第3配线的所述一侧；
多个半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；
电荷蓄积部件，设置在所述多条第3配线的一条与所述多个半导体部件的一个之间；以及
多个导电部件，连接在所述多条第1配线与所述多条第4配线之间，且与所述第2配线及所述多条第3配线绝缘；且
在从所述多个导电部件的一个观察时，所述多条第3配线的一条配置在相对于包含所述第1方向及所述第2方向的平面交叉的第3方向的一侧。
11.根据权利要求10所述的半导体存储装置，其特征在于：所述多个导电部件沿所述第2方向及所述第3方向排列。
12.根据权利要求10所述的半导体存储装置，其特征在于：在从所述多个导电部件的一个观察时，所述多个半导体部件中的两个配置在所述第2方向的两侧。
13.根据权利要求10所述的半导体存储装置，其特征在于：在从所述多个导电部件的所述一个观察时，所述多条第3配线的所述一条也配置在所述第3方向的另一侧。
14.根据权利要求10所述的半导体存储装置，其特征在于还具备两条第5配线，所述两条第5配线设置在所述多条第3配线与所述多条第4配线之间，沿所述第2方向延伸，且在所述第3方向上相互地隔开，且
所述多个导电部件的一个配置在所述两条第5配线之间。
15.根据权利要求14所述的半导体存储装置，其特征在于还具备两个绝缘部件，所述两个绝缘部件设置在所述两条第5配线之间，沿所述第2方向延伸，且在所述第2方向上相互地隔开，且
所述多个导电部件的所述一个配置在所述两个绝缘部件之间。
16.一种半导体存储装置，其特征在于具备：
基板；
第1配线，设置在所述基板的第1方向的一侧；
第2配线，设置在所述第1配线的所述一侧；
多条第3配线，设置在所述第2配线的所述一侧，沿所述第1方向相互隔开地排列，且沿相对于所述第1方向交叉的第2方向延伸；
第4配线，设置在所述第3配线的所述一侧；
半导体部件，沿所述第1方向延伸，贯通所述多条第3配线，且一端部连接在所述第2配线；
电荷蓄积部件，设置在所述多条第3配线的一条与所述半导体部件之间；以及
导电部件，连接在所述第1配线与所述第4配线之间，且与所述第2配线及所述多条第3配线绝缘；且
在从所述导电部件观察时，所述多条第3配线的一条配置在相对于包含所述第1方向及所述第2方向的平面交叉的第3方向的一侧。
17.根据权利要求16所述的半导体存储装置，其特征在于：在从所述导电部件观察时，所述多条第3配线的所述一条也配置在所述第3方向的另一侧。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277397A (zh) * 2018-03-16 2019-09-24 东芝存储器株式会社 存储器装置
CN110310954A (zh) * 2018-03-20 2019-10-08 东芝存储器株式会社 半导体存储装置及其制造方法
CN110896079A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
CN111725230A (zh) * 2019-03-18 2020-09-29 东芝存储器株式会社 半导体存储装置及半导体存储装置的制造方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
JP2018050016A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置とその製造方法
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR102472339B1 (ko) * 2017-08-07 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
KR102401178B1 (ko) * 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
JP2019192869A (ja) * 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
JP2019212687A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2019220534A (ja) 2018-06-18 2019-12-26 キオクシア株式会社 半導体記憶装置およびその製造方法
CN109219885A (zh) 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
JP2020017572A (ja) 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR20200020187A (ko) 2018-08-16 2020-02-26 삼성전자주식회사 적층 영역을 포함하는 반도체 소자
KR102589663B1 (ko) 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200026336A (ko) * 2018-08-29 2020-03-11 삼성전자주식회사 3차원 반도체 소자
JP2020035932A (ja) 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020035921A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
KR20200028070A (ko) 2018-09-05 2020-03-16 삼성전자주식회사 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
WO2020154939A1 (en) * 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts
WO2020154954A1 (en) 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
JP2020155494A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2020155611A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11069605B2 (en) * 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
KR20210016215A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2021048353A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
US11456317B2 (en) 2019-09-24 2022-09-27 Samsung Electronics Co., Ltd. Memory device
KR20210035558A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 집적회로 소자
KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
US11527473B2 (en) 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150501A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR20220067884A (ko) * 2020-11-18 2022-05-25 삼성전자주식회사 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지
US11856786B2 (en) * 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including three-dimensional memory device
JP2022143319A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置およびその製造方法
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202982A (zh) * 1995-11-20 1998-12-23 株式会社日立制作所 半导体存储器及其制造方法
CN1645515A (zh) * 2003-11-10 2005-07-27 株式会社东芝 非易失性半导体存储器
CN101013704A (zh) * 2006-02-01 2007-08-08 株式会社东芝 非易失性半导体存储器件及其制造方法
CN101055875A (zh) * 2006-03-27 2007-10-17 株式会社东芝 非易失性半导体存储器件及其制造方法
US20100109071A1 (en) * 2008-11-04 2010-05-06 Kabushiki Kaisha Toshiba Semiconductor memory device
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US20120068256A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20130270621A1 (en) * 2012-04-16 2013-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and fabrication method thereof
CN103972254A (zh) * 2013-01-28 2014-08-06 索尼公司 半导体器件和包括该半导体器件的半导体装置
US20140284674A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor storage device capable of relieving capacitor defect
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5288936B2 (ja) * 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
US9356034B1 (en) * 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1202982A (zh) * 1995-11-20 1998-12-23 株式会社日立制作所 半导体存储器及其制造方法
CN1645515A (zh) * 2003-11-10 2005-07-27 株式会社东芝 非易失性半导体存储器
CN101013704A (zh) * 2006-02-01 2007-08-08 株式会社东芝 非易失性半导体存储器件及其制造方法
CN101055875A (zh) * 2006-03-27 2007-10-17 株式会社东芝 非易失性半导体存储器件及其制造方法
CN101981689A (zh) * 2008-03-26 2011-02-23 株式会社东芝 半导体存储器及其制造方法
US20100109071A1 (en) * 2008-11-04 2010-05-06 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US20120068256A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20130270621A1 (en) * 2012-04-16 2013-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and fabrication method thereof
CN103972254A (zh) * 2013-01-28 2014-08-06 索尼公司 半导体器件和包括该半导体器件的半导体装置
US20140284674A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor storage device capable of relieving capacitor defect
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277397A (zh) * 2018-03-16 2019-09-24 东芝存储器株式会社 存储器装置
CN110277397B (zh) * 2018-03-16 2023-08-22 铠侠股份有限公司 存储器装置
CN110310954A (zh) * 2018-03-20 2019-10-08 东芝存储器株式会社 半导体存储装置及其制造方法
CN110310954B (zh) * 2018-03-20 2023-08-01 铠侠股份有限公司 半导体存储装置及其制造方法
CN110896079A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
CN111725230A (zh) * 2019-03-18 2020-09-29 东芝存储器株式会社 半导体存储装置及半导体存储装置的制造方法
CN111725230B (zh) * 2019-03-18 2023-07-28 铠侠股份有限公司 半导体存储装置及半导体存储装置的制造方法

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