CN102544063A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器件及其制造方法。所述非易失性存储器件包括：衬底，所述衬底包括电阻器层，所述电阻器层具有比源极线的电阻低的电阻；沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；以及源极线，所述源极线被配置为与沟道层的侧壁接触，其中，源极线的下端部与电阻器层接触。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2010年12月31日提交的韩国专利申请No.10-2010-0140482的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种在衬底之上垂直层叠有多个存储器单元的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使断电也能保留其中所储存的数据。非易失性存储器件有不同种类，比如NAND快闪存储器。
随着在硅衬底之上将存储器单元形成在单层中的二维存储器结构的集成度接近极限，现正开发三维非易失性存储器件，其中多个存储器单元垂直于硅衬底层叠。
另外，非易失性存储器件包括多个串，每个串包括串联耦接的源极选择晶体管、存储器单元晶体管和漏极选择晶体管。每个串的一端与位线耦接，每个串的另一端共同耦接至一个源极线。
然而，随着与一个源极线耦接的串的数量增加，读取操作期间的电流消耗增加。因此，希望能够降低源极线的电阻。
发明内容
本发明的实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件可以降低源极线的电阻，同时通过沿垂直方向层叠多个存储器单元来提高集成度。
根据本发明的一个实施例，一种非易失性存储器件包括：衬底，所述衬底包括电阻器层，所述电阻器层具有比源极线的电阻低的电阻；沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；以及源极线，所述源极线被配置为与沟道层的侧壁接触，其中，源极线的下端部与电阻器层接触。
根据本发明的另一个实施例，一种制造非易失性存储器件的方法，包括以下步骤：提供衬底，所述衬底具有电阻比源极线的电阻低的电阻器层；形成沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；以及形成与沟道层的侧壁接触的源极线，其中，源极线的下端部与电阻器层接触。
根据本发明的另一个实施例，一种非易失性存储器件包括：沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；源极线，所述源极线被设置为与沟道层的侧壁接触；绝缘层，所述绝缘层被设置为覆盖沟道结构；金属线，所述金属线被设置在绝缘层之上；以及接触单元，所述接触单元被配置为贯穿绝缘层而将源极线与金属线耦接。
根据本发明的另一个实施例，一种制造非易失性存储器件的方法，包括以下步骤：形成沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；形成源极线，所述源极线与沟道层的侧壁接触；在沟道结构和源极线之上形成绝缘层；形成接触单元，所述接触单元贯穿绝缘层与源极线耦接；以及在绝缘层之上形成与接触单元耦接的金属线。
附图说明
图1是说明一种非易失性存储器件的立体图。
图2A至图2E是说明根据本发明第一实施例的非易失性存储器件及其制造方法的截面图。
图3A至图3E是说明根据本发明第二实施例的非易失性存储器件及其制造方法的截面图。
图4A至图4E是说明根据本发明第三实施例的非易失性存储器件及其制造方法的截面图。
图5A和5B是沿着图1的A-A’方向截取的源极线SL的截面图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征，对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
下文中，结合图1来简要描述可以应用本发明实施例的三维非易失性存储器件的基本结构，然后，将结合图2A至图4E来描述本发明的实施例。
图1是说明一种非易失性存储器件的立体图。
参见图1，非易失性存储器件包括：衬底100；沟道结构C，所述沟道结构C位于衬底100之上，并沿第一方向即线A-A’延伸；字线WL_0至WL_N、源极选择线SSL和源极线SL，所述字线WL_0至WL_N、源极选择线SSL和源极线SL沿着与沟道结构C的延伸方向交叉的第二方向即线B-B’延伸来与沟道结构C的侧壁接触，更具体而言，所述字线WL_0至WL_N、源极选择线SSL和源极线SL接触沟道结构C中所包括的多个沟道层120的侧壁；漏极选择线DSL_0至DSL_N，所述漏极选择线DSL_0至DSL_N被设置在沟道结构C的阶梯部之上，并沿第二方向延伸；以及位线BL，所述位线BL被设置在漏极选择线DSL_0至DSL_N之上并沿第一方向延伸。
衬底100可以是单晶硅衬底，并且可以包括期望的结构(未示出)，诸如阱或绝缘层。
沟道结构C可以包括交替层叠的层间电介质层110和沟道层120。层间电介质层110可以包括氧化物层或氮化物层。沟道层120可以是掺杂有P型或N型掺杂剂的多晶硅层或单晶硅层。多个沟道结构C可以被设置为沿第一方向延伸。沟道结构C可以设置为彼此平行并且相互之间经由在第二方向上的间隙。沟道结构C的端部可以具有如所示的沿着A-A’方向的阶梯状。
可以通过将多个字线WL_0至WL_N沿第二方向延伸来设置所述多个字线WL_0至WL_N。字线WL_0至WL_N中的每个都包括设置在沟道结构C之上并沿第二方向延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构C之间的间隙的部分，所述沟道结构C在第二方向上彼此之间具有间隙。因此，突出部分与沟道结构C的侧壁接触，所述突出部分与所述沟道结构C的侧壁之间具有稍后将描述的存储层130，更具体而言，存储层130在垂直延伸的侧壁上。字线WL_0至WL_N可以包括导电材料，诸如金属材料或半导体材料例如掺杂有杂质的多晶硅。
存储层130可以介于字线WL_0至WL_N与沟道结构C之间，并且存储层130将字线WL_0至WL_N与沟道结构C相互电绝缘，且通过俘获电荷来实质起数据储存层的作用。存储层130可以是包括隧道绝缘层、电荷俘获层和电荷阻挡层的三层。隧道绝缘层被设置为与沟道结构C相邻，并且可以是氧化物层。电荷阻挡层被设置为与字线WL_0至WL_N相邻，并且可以是氧化物层。电荷俘获层设置在隧道绝缘层与电荷阻挡层之间，并且可以是氮化物层。
源极选择线SSL被设置在字线WL_0至WL_N的一侧，具有沿第二方向延伸的、与字线WL_0至WL_N的顶部平行的顶部。结果，源极选择线SSL被设置在字线WL_0至WL_N与源极线SL之间。正如字线WL_0至WL_N，源极选择线SSL可以包括设置在沟道结构C之上并垂直延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构C之间的间隙的部分，所述沟道结构C在第二方向上排列设置，彼此之间具有间隙。因此，突出部分与沟道结构C的侧壁接触，所述突出部分与所述沟道结构C的侧壁之间具有稍后将描述的栅绝缘层140，更具体而言栅绝缘层140在垂直延伸的侧墙上。源极线SSL可以包括导电材料，诸如金属材料或半导体材料例如掺杂有杂质的多晶硅。
栅绝缘层140可以被设置在源极选择线SSL与沟道结构C之间。
源极线SL可以被设置在源极选择线SSL的一侧，源极线SL的顶部沿第二方向延伸、与源极选择线SSL的顶部平行。图5A和5B示例性地示出了源极线SL的形状，其中图5A和图5B是沿B-B’方向截取的源极线SL的截面图。出于说明的目的，沟道结构C的底部轮廓以虚线示出。
参见图5A，源极线SL可以具有与字线WL_0至WL_N或源极选择线SSL的形状基本相同的形状。这里，源极线SL可以具有设置在沟道结构C之上并沿第二方向延伸的部分，以及从延伸部分向下垂直突出以填充沟道结构C之间的间隙的部分，所述沟道结构C在第二方向上排列，彼此之间具有间隙。因此，突出部分与沟道结构C的侧壁接触，更具体而言与垂直侧壁接触。
参见图5B，源极线SL可以具有与字线WL_0至WL_N或源极选择线SSL的形状不同的形状。这里，源极线SL可以沿第二方向延伸，同时穿过沟道结构C以与沟道结构C的侧壁接触，具体而言与第二方向的侧壁接触。源极线SL可以包括导电材料例如半导体材料如掺杂有杂质的多晶硅。
漏极选择线DSL_0至DSL_N被设置在沟道结构C的阶梯部之上，并沿第二方向延伸，由此与在第二方向上相对于彼此排列的漏极选择晶体管(未示出)耦接。更具体而言，在每个沟道层120的突出端部之上形成在第二方向上排列的多个沟道接触150，用于漏极选择晶体管的沟道160分别被设置在沟道接触150之上。漏极选择线DSL_0至DSL_N沿第二方向延伸，并围绕用于漏极选择晶体管的沟道160。
位线BL被设置在漏极选择线DSL_0至DSL_N之上，并通过沿第一方向延伸而与在第一方向上排列的用于漏极选择晶体管的沟道160耦接。在附图中，虽然图示的是位线BL仅被设置在沟道结构C的阶梯部之上，但位线BL还可以沿第一方向延伸并跨越字线WL、源极选择线SSL和源极线SL的上部。
虽然图中并未示出，但是设置在源极线SL左侧的构成元件可以对称地设置在源极线SL的右侧。
在上述非易失性存储器件中，设置了多个存储器单元MC。这里，存储器单元MC每个都包括沟道层120、与沟道层120接触的存储层130、以及经由存储层与沟道层120接触的字线WL_0至WL_N的一部分。所层叠的存储器单元MC的数量与沟道层120沿垂直方向的层数相等，而在水平方向上，存储器单元MC可以沿第一方向和第二方向以矩阵的形式排列。
本文中，沿第一方向排列在同一层中并共用同一沟道层120的存储单元MC构成一个串ST，为每个沟道结构C设置了层数与沟道层120的数量相同的层叠串ST_0至X。共用同一沟道结构C的层叠串ST_0至X与同一位线BL耦接。另外，与多个位线BL耦接的层叠串ST_0至X共同耦接至一个源极线SL。
另外，沿第二方向排列在同一层中并共用字线WL即字线WL_0至WL_N之中的任何一个的多个存储器单元MC，构成一个页PAGE。为一个字线WL设置了层叠的页数等于沟道层120的数量的层叠页PAGE_0至X。共用一个字线WL的层叠页PAGE_0至X的页之中的目标页PAGE可以由漏极选择线DSL_0至X来选择。
具有上述结构的非易失性存储器件可以采用通过以合理合适的方法控制字线WL_0至WL_N和位线BL尤其通过利用多个漏极选择线DSL_0至X来选择目标页PAGE的方式，执行读取操作或写入操作。换言之，可以通过在读取或写入操作期间将与目标页PAGE耦接的漏极选择线DSL激活而将其它漏极选择线DSL去激活，来选中目标页PAGE。
根据上述三维非易失性存储器件，与多个位线BL耦接的层叠串ST_0至X共同耦接至一个源极线SL。在这里为一个源极线SL与多个串ST耦接的结构。这里，期望减小源极线SL的电阻。以下将结合图2A至图4E来描述可以减小源极线SL的电阻的结构。
图2A至图2E是说明根据本发明的第一实施例的非易失性存储器件及其制造方法的截面图。具体地，图2E示出根据本发明的第一实施例的非易失性存储器件，图2A至图2D图示用于制造图2E所示的非易失性存储器件的中间过程。附图示出沿图1的线A-A’截取的截面。下文中，将不再描述与图1所示的非易失性存储器件相同的构成元件，或只是简略地提及，基于对图1的非易失性存储器件的修改来提供描述。
首先，描述非易失性存储器件。
参见图2E，根据本发明的第一实施例的非易失性存储器件包括衬底200、沟道结构210A、源极线SL、源极选择线SSL和多个字线WL_0至WL_N。衬底200包括电阻小于源极线SL的低阻电阻器204。沟道结构210A沿第一方向延伸，并包括在衬底200之上交替层叠的层间电介质层212和沟道层214。源极线SL沿第二方向延伸，同时与沟道结构210A的侧壁接触，源极线SL的下端部与低阻电阻器204接触。源极选择线SSL被对称地设置在源极线SL的两侧并沿第二方向延伸，同时与沟道结构210A的侧壁接触，所述源极选择线SSL与所述沟道结构210A的侧壁之间具有栅绝缘层140(见图1)。字线WL_0至WL_N被对称地设置在源极选择线SSL的两侧并沿第二方向延伸，同时与沟道结构210A的侧壁接触，所述字线WL_0至WL_N与所述沟道结构210A的侧壁之间具有存储层130(见图1)。
衬底200可以是半导体衬底，诸如硅衬底。
低阻电阻器204可以被形成在掺杂有杂质的区域，并从衬底200的表面起具有期望的深度。例如，低阻电阻器204可以是掺杂有高浓度N型杂质的区域。出于说明的目的，下文中，在低阻电阻器204之下的衬底200的部分被称为支撑部202。虽然附图中并未示出，但支撑部202可以包括位于最上部的绝缘层。
另外，低阻电阻器204可以是设置在支撑部202之上的诸如掺杂有高浓度杂质的多晶硅层的半导体层、金属层或金属硅化物层。金属层的例子包括钨层、铂层、钌层和铱层。金属硅化物的例子包括硅化钛层和硅化钨层。
沟道结构210A可以与图1所示的沟道结构C基本相同。这里，沟道结构210A可以通过沿第一方向延伸而在第二方向上彼此平行排列，并且除了设置有字线WL_0至WL_N、源极选择线SSL和源极线SL的区域以外，可以具有形成为阶梯状的两个端部。这里，沟道结构210A的两个端部具有阶梯状是指多个沟道层214沿第一方向比它们上方的沟道层214突出得更多。
源极线SL与图1所示的源极线SL相似，但不同之处在于源极线SL的下端部与位于衬底200上部的低阻电阻器204接触。这里，源极线SL可以具有设置在沟道结构210A之上并沿第二方向延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构210A之间的间隙的部分，所述沟道结构210A在第二方向上排列，彼此之间具有间隙。这里，突出部分具有足以接触到位于衬底200上部的低阻电阻器204的高度。另外，源极线SL可以穿过沟道结构210A并沿第二方向延伸。这里，源极线SL具有足以接触到位于衬底200上部的低阻电阻器204的高度。
字线WL_0至WL_N和源极选择线SSL可以与图1所示的字线WL_0至WL_N和源极选择线SSL具有基本相同的形状。因此，字线WL_0至WL_N和源极选择线SSL包括设置在沟道结构210A之上并沿第二方向延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构210A之间的间隙，所述沟道结构210A在第二方向上排列，彼此之间具有间隙。这里，突出部分的高度为使得突出部分不接触位于衬底200上部的低阻电阻器204，而是接触所有沟道层214的侧壁。
另外，根据本发明的第一实施例的非易失性存储器件还可以包括与图1所示基本相同的沟道接触230、漏极选择线250A、漏极选择晶体管的沟道280、以及位线BL。换言之，沟道接触230被形成在沟道结构210A的阶梯部之上。更具体而言，沟道接触230被形成在沟道层214的突出端部之上。漏极选择晶体管的沟道280以及围绕沟道280的漏极选择晶体管的栅绝缘层270被设置在沟道接触230之上。漏极选择线250A沿第二方向延伸同时围绕沟道280和栅绝缘层270，从而将沿第二方向排列的漏极选择晶体管彼此耦接。位线BL沿第一方向延伸同时在沟道280之上与沟道280接触，并与沿第一方向排列的沟道280耦接。
以上未描述的附图标记“220”、“240”和“260”表示第一绝缘层、第二绝缘层和第三绝缘层。
以下，将描述用于制造非易失性存储器件的方法。
参见图2A，提供衬底200，衬底200包括设置在上部的低阻电阻器204。
可以通过对衬底200掺杂来形成低阻电阻器204，衬底200由具有诸如N型杂质的高浓度杂质的半导体材料诸如硅形成。
另外，可以通过在衬底200的支撑部202之上沉积掺杂有高浓度杂质的诸如多晶硅层的半导体层、金属层、或金属硅化物层，来形成低阻电阻器204。金属层的例子包括钨层、铂层、钌层和铱层。金属硅化物的例子包括硅化钛层和硅化钨层。
参见图2B，通过在包括低阻电阻器204的衬底200之上交替地形成层间电介质层212和沟道层214、并将层间电介质层212和沟道层214图案化来形成多个沟道结构210，所述多个沟道结构210沿第一方向延伸，并沿第二方向相互平行排列，彼此之间具有期望的间隙。
随后，形成多个字线WL_0至WL_N以及源极选择线SSL。字线WL_0至WL_N和源极选择线SSL可以被形成为对称地设置在源极线SL的两侧。另外，字线WL_0至WL_N和源极选择线SSL以它们的下部不接触衬底200的低阻电阻器204的方式形成。下文将详细描述形成字线WL_0至WL_N和源极选择线SSL的方法。
例如，在形成覆盖沟道结构210的绝缘层(未示出)之后，通过选择性地刻蚀绝缘层来形成用于定义将要形成字线WL_0至WL_N和源极选择线SSL的空间的沟槽(未示出)。这里，将绝缘层刻蚀到暴露出所有沟道层214的侧壁但不暴露出低阻电阻器204的深度。随后，在用于形成字线WL_0至WL_N的沟槽中形成存储层130(见图1)，并且在用于形成源极选择线SSL的沟槽中形成栅绝缘层140(见图1)。随后，可以通过用导电材料填充沟槽来形成字线WL_0至WL_N和源极选择线SSL。
随后，形成源极线SL。以源极线SL的下端部接触衬底200的低阻电阻器104的方式形成源极线SL。下文中，详细描述用于形成源极线SL的方法。
例如，可以通过选择性地刻蚀源极选择线SSL之间的绝缘层(未示出)来形成用于定义要形成源极线SL的空间的沟槽(未示出)。这里，将绝缘层(未示出)刻蚀到暴露出所有沟道层214的侧壁而且还暴露出低阻电阻器204的深度。随后，可以通过用导电材料填充沟槽来形成源极线SL。
替代地，可以通过选择性地刻蚀源极选择线SSL之间的绝缘层(未示出)和沟道结构210、并暴露低阻电阻器204来形成线形沟槽(未示出)，所述线形沟槽沿第二方向延伸，并穿过沟道结构210同时暴露出低阻电阻器204。随后，通过用导电材料填充沟槽来形成源极线SL。
参见图2C，通过刻蚀除了设置有字线WL_0至WL_N、源极选择线SSL和源极线SL的区域以外的区域的沟道结构210来形成两个端部构形为阶梯状的沟道结构210A。由于用于形成阶梯状的沟道结构210A的刻蚀方法是本领域公知的，因此不再赘述。
随后，形成覆盖所得结构的第一绝缘层220。选择地刻蚀与沟道结构210A的两个端部相对应的区域的第一绝缘层220，以形成暴露出沟道层214的突出端部的接触孔。随后，通过用导电材料填充接触孔来形成与沟道层214耦接的沟道接触230。
参见图2D，在包括沟道接触230的第一绝缘层220之上形成第二绝缘层240，并且在第二绝缘层240之上形成用于漏极选择线的导电层250。这里，导电层250被形成在沟道接触230之上，并具有沿第二方向延伸的线形。
随后，形成覆盖用于漏极选择线的导电层250的第三绝缘层260。
参见图2E，通过选择性地刻蚀第三绝缘层260、用于漏极选择线的导电层250、以及第二绝缘层240来形成暴露出沟道接触230的接触孔。随后，形成位于每个接触孔的侧壁上的用于漏极选择晶体管的栅绝缘层270，然后通过用例如半导体材料的沟道形成层填充包括栅绝缘层270的接触孔来形成漏极选择晶体管的沟道280。被刻蚀的用于漏极选择晶体管的导电层250成为漏极选择线250A。
随后，通过在第三绝缘层260之上沉积导电层、并将沉积的导电层图案化来形成位线BL，所述位线BL沿第一方向延伸，并与沿第一方向排列的漏极选择晶体管的沟道280耦接。
图3A至图3E是说明根据本发明的第二实施例的非易失性存储器件及其制造方法的截面图。具体地，图3E示出根据本发明第二实施例的非易失性存储器件，图3A至3D图示用于制造图3E所示的非易失性存储器件的中间过程。附图示出了沿图1的线A-A’截取的截面图。下文中，将不再描述与图1所示的非易失性存储器件相同的构成元件，或只是简略地提及，针对基于图1的非易失性存储器件的区别/修改提供描述。
首先，描述非易失性存储器件。
参见图3E，根据本发明第二实施例的非易失性存储器件包括衬底300、沟道结构310A、源极线SL、源极选择线SSL和多个字线WL_0至WL_N、金属线M和接触335、385、PD和395。每个沟道结构310A沿第一方向延伸，并包括在衬底300上交替层叠的层间电介质层312和沟道层314。源极线SL沿第二方向延伸，并与沟道结构310A的侧壁接触。源极选择线SSL对称地设置在源极线SL的两侧并沿第二方向延伸，并且与沟道结构310A的侧壁接触，源极选择线SSL与沟道结构310A的侧壁之间具有栅绝缘层140(见图1)。字线WL_0至WL_N对称地设置在源极选择线SSL的两侧并沿第二方向延伸，并且与沟道结构310A的侧壁接触，字线WL_0至WL_N与沟道结构310A的侧壁之间具有存储层130(见图1)。金属线M设置在绝缘层320、340、360和390之上。接触335、385、PD和395贯穿绝缘层320、340、360和390与金属线M和源极线SL电连接。
衬底300可以是诸如硅衬底的半导体衬底。
沟道结构310A可以与图1所示的沟道结构C基本相同。这里，沟道结构310A可以通过沿第一方向延伸而在第二方向上相互平行排列，并且除了设置有字线WL_0至WL_N、源极选择线SSL和源极线SL的区域以外，可以具有形成为阶梯状的两个端部。
源极线SL可以与图1所示的源极线SL基本相同。这里，源极线SL可以具有设置在沟道结构310A之上并沿第二方向延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构310A之间的间隙的部分，所述沟道结构310A沿第二方向排列，彼此之间具有间隙。替代地，源极线SL可以穿过沟道结构310A并沿第二方向延伸。
字线WL_0至WL_N和源极选择线SSL可以具有与图1所示的字线WL_0至WL_N和源极选择线SSL基本相同的形状，因此，字线WL_0至WL_N和源极选择线SSL包括设置在沟道结构310A之上并沿第二方向延伸的部分，以及从延伸部分垂直突出以填充沟道结构310A之间的间隙的部分，所述沟道结构310A沿第二方向排列，彼此之间具有间隙。
第一至第四绝缘层320、340、360和390被顺序地层叠在沟道结构310A之上，金属线M被设置在第四绝缘层390之上。
在第一绝缘层320中，设置有沟道接触330和第一接触335，所述沟道接触330贯穿第一绝缘层320与沟道结构310A的阶梯部即沟道层314的突出端部耦接，所述第一接触335贯穿第一绝缘层320与源极线SL的上端部耦接。沟道接触330与图1所示的基本相同。
在第二绝缘层340和第三绝缘层360之内，设置了用于漏极选择晶体管的沟道380和包围沟道380的栅绝缘层370，所述沟道380贯穿第二绝缘层340和第三绝缘层360而与沟道接触330耦接。在第二绝缘层340之上，设置有漏极选择线350A。漏极选择线350A沿第二方向延伸，同时包围用于漏极选择管的沟道380以及栅绝缘层370，并使沿第二方向排列的漏极选择晶体管彼此耦接。另外，在第二绝缘层340和第三绝缘层360之内，设置有第二接触385穿过第二绝缘层340和第三绝缘层360，以与第一接触335耦接。用于漏极选择晶体管的沟道380、栅绝缘层370和漏极选择线350A与图1所示的基本相同。
在第三绝缘层360之上，设置有位线BL和与第二接触385耦接的焊盘PD，所述位线BL沿第一方向延伸同时与沟道380接触，并与沿第一方向排列的沟道380耦接。这里，在沿第一方向延伸的同时，位线BL在中间区域被切断，使得设置有焊盘PD的区域中不存在位线BL，而焊盘PD存在于每个位线BL的区块之间。可以在形成位线BL的过程中同时形成以下将描述的焊盘PD。因此，焊盘PD可以与位线BL形成在同一层中。位线BL与图1所示的基本相同，除了位线BL被切断以使它们不存在于源极线SL之上以外。
在覆盖位线BL和焊盘PD的第四绝缘层390之内，设置有贯穿第四绝缘层390与焊盘PD耦接的第三接触395。
在第四绝缘层390之上设置有与第三接触395耦接的金属线M。
这里，根据本发明的本实施例，源极线SL可以经由贯穿第一至第四绝缘层320、340、360和390的第一接触335、第二接触385、焊盘PD和第三接触395与金属线M电连接。因此，源极线SL的电阻可以降低。
以下，将描述用于制造非易失性存储器件的方法。
参见图3A，通过在衬底300之上交替地形成层间绝缘层312和沟道层314、并将层间绝缘层312和沟道层314图案化来形成多个沟道结构310，所述多个沟道结构310被形成为沿第一方向延伸，并沿第二方向相互平行排列，彼此之间具有期望的间隔。
随后，形成多个字线WL_0至WL_N以及源极选择线SSL。用于形成字线WL_0至WL_N和源极选择线SSL的方法与以上结合图2B所述的方法相同。
随后，形成源极线SL。可以以源极线SL的下端部与字线WL_0至WL_N的下端部和源极选择线SSL的下端部基本设置在同一高度的方式来形成源极线SL。这里，与第一实施例不同的是，在本发明第二实施例中，源极线SL可以不与衬底300的一部分耦接。以下将详细描述用于形成源极线SL的方法。
例如，可以通过选择性地刻蚀源极选择线SSL之间的绝缘层(未示出)来形成用于定义将要形成源极线SL的空间的沟槽(未示出)。这里，将绝缘层(未示出)刻蚀到暴露出所有沟道层314的侧壁的深度。之后，可以通过用导电材料填充沟槽来形成源极线SL。
替代地，可以通过以下方式形成源极线SL：选择性地将源极选择线SSL之间的绝缘层(未示出)和沟道结构310刻蚀到暴露出所有沟道层314的侧壁的深度来形成沿第二方向延伸并穿过沟道结构310的线形沟槽(未示出)，并用导电材料填充所述沟槽(未示出)。
参见图3B，通过刻蚀除了设置有字线WL_0至WL_N、源极选择线SSL和源极线SL的区域之外的区域的沟道结构310，来形成两个端部构形为阶梯状的沟道结构310A。由于用于形成具有阶梯状的沟道结构310A的刻蚀方法是公知的，故在此不再赘述。
随后，形成覆盖所得结构的第一绝缘层320。选择性地刻蚀第一绝缘层320以形成暴露出沟道层314的突出端部的接触孔。同时，形成暴露出源极线SL的接触孔。随后，通过用导电材料填充接触孔来形成与沟道层314耦接的沟道接触330以及与源极线SL耦接的第一接触335。
参见图3C，在包括沟道接触330和第一接触335的第一绝缘层320之上形成第二绝缘层340，并且在第二绝缘层340之上形成用于漏极选择线的导电层350。这里，用于漏极选择线的导电层350被形成在沟道接触330之上，并具有沿第二方向延伸的形状。
随后，形成覆盖用于漏极选择线的导电层350的第三绝缘层360。
参见图3D，通过选择性地刻蚀第三绝缘层360、用于漏极选择线的导电层350以及第二绝缘层340来形成暴露出沟道接触330的接触孔，同时，通过选择性地刻蚀第三绝缘层360和第二绝缘层340来形成暴露出第一接触335的接触孔。随后，在暴露出沟道接触330的接触孔的侧壁上形成用于漏极选择晶体管的栅绝缘层370，并且通过用诸如导电材料的沟道形成层来填充具有栅绝缘层370的接触孔而形成用于漏极选择晶体管的沟道380。此外，通过用导电层填充暴露出第一接触335的接触孔来形成第二接触385。
被刻蚀的用于漏极选择线的导电层350成为漏极选择线350A。
参见图3E，通过在第三绝缘层360上沉积导电层并将导电层图案化，来形成沿第一方向延伸并与沿第一方向排列的沟道380耦接的位线BL、以及与第二接触385耦接并通过与位线分隔开而设置在位线BL之间的焊盘PD。
随后，形成覆盖位线BL和焊盘PD的第四绝缘层390，然后通过选择性地刻蚀第四绝缘层390来形成暴露出焊盘PD的接触孔。随后，通过用导电材料填充接触孔来形成第三接触395。
随后，通过在第四绝缘层390上沉积导电层并将导电层图案化来形成与第三接触395耦接的金属线M。
图4A至4E是说明根据本发明的第三实施例的非易失性存储器件及其制造方法的截面图。具体地，图4E示出根据本发明的第三实施例的非易失性存储器件，图4A至4D图示用于制造图4E所示的非易失性存储器件的中间过程。附图示出沿图1的线A-A’截取的截面图。在下文中，将不再描述与图1所示的非易失性存储器件相同的构成元件，或只是简略地提及，基于对图1的非易失性存储器件的修改提供描述。
首先，描述非易失性存储器件。
参见图4E，根据本发明的第三实施例的非易失性存储器件包括：衬底400；外围电路栅402，所述外围电路栅402是设置在衬底400之上的外围电路器件；覆盖外围电路栅402的第四绝缘层406；沟道结构410A；源极线SL；源极选择线SSL；以及多个字线WL_0至WL_N。每个沟道结构410A沿第一方向延伸，并包括在第四绝缘层406之上交替层叠的层间电介质层412和沟道层414。源极线SL沿第二方向延伸并与沟道结构410A的侧壁接触，源极线SL的下端部与外围电路栅402耦接。源极选择线SSL被对称地设置在源极线SL的两侧并沿第二方向延伸，同时与沟道结构410A的侧壁接触，源极选择线SSL与沟道结构410A的侧壁之间具有栅绝缘层140(见图1)。字线WL_0至WL_N被对称地设置在源极选择线SSL的两侧并沿第二方向延伸，同时与沟道结构410A的侧壁接触，字线WL_0至WL_N与沟道结构410A的侧壁之间具有存储层130(见图1)。
在根据本发明的本实施例的三维非易失性存储器件中，由于沟道层414不形成在衬底400中，因此外围区可以设置在衬底400与要设置存储器单元的区域之间。这里，在衬底400与沟道结构410A之间的空间中可以形成各种外围电路器件。外围区和存储器单元区可以用绝缘材料诸如第四绝缘层406来隔离。
在此实施例中，可以在衬底400之上设置外围电路栅402，所述外围电路栅402由低阻材料诸如金属形成，并通过栅绝缘层404与衬底400绝缘。具体地，外围电路栅402可以被设置在源极线SL之下。
第四绝缘层406被设置在衬底400之上以覆盖外围电路栅402。
沟道结构410A可以与图1所示的沟道结构C基本相同，除了沟道结构410A被设置在第四绝缘层406之上以外。
源极线SL与图1所示的源极线SL相同，但源极线SL的下端部与设置在衬底400之上的外围电路栅402接触。这里，源极线SL可以具有设置在沟道结构410A之上并沿第二方向延伸的部分，以及从延伸部分垂直向下突出以填充沟道结构410A之间的间隙的部分，所述沟道结构410A通过彼此间隔开而沿第二方向排列。这里，突出部分具有足以贯穿第四绝缘层406接触到外围电路栅402的高度。替代地，源极线SL可以穿过沟道结构410A和第四绝缘层406，并沿第二方向延伸。
字线WL_0至WL_N以及源极选择线SSL可以具有与图1所示的字线WL_0至WL_N和源极选择线SSL基本相同的形状。
另外，根据本发明第三实施例的非易失性存储器件还可以包括沟道接触430、漏极选择线450A、用于漏极选择晶体管的沟道480、以及位线BL，这些元件与图1所示的元件基本相同。
以上未描述的附图标记“420”、“440”和“460”分别表示第一绝缘层、第二绝缘层和第三绝缘层。
下文中，将描述用于制造非易失性存储器件的方法。
参见图4A，在衬底400之上形成外围电路器件。在此实施例中，可以通过沉积用于栅的栅绝缘层和导电层、并将所述用于栅的栅绝缘层和导电层图案化，来形成外围电路栅402，所述外围电路栅通过栅绝缘层404与衬底400绝缘。
随后，形成覆盖外围电路栅402的第四绝缘层406。
随后，通过在第四绝缘层406之上交替地形成层间绝缘层412和沟道层414、并将层间绝缘层412和沟道层414图案化，来形成多个沟道结构410，所述多个沟道结构410被形成为沿第一方向延伸，并沿第二方向相互平行排列，彼此之间具有期望的间距。
随后，形成多个字线WL_0至WL_N以及源极选择线SSL。用于形成字线WL_0至WL_N和源极选择线SSL的方法与以上结合图2B所述的方法相同。
随后，形成源极线SL。可以采用将源极线SL的下端部设置为接触外围电路栅402的方式来形成源极线SL。以下将详细描述用于形成源极线SL的方法。
例如，通过选择性地刻蚀源极选择线SSL之间的绝缘层(未示出)来形成用于定义将要形成源极线SL的空间的沟槽(未示出)。这里，将绝缘层(未示出)刻蚀至第四绝缘层406的期望深度，使得暴露出所有沟道层414的侧壁和外围电路栅402。随后，用导电材料来形成所述沟槽(未示出)以形成源极线SL。
替代地，可以通过以下方式来形成源极线SL：通过选择性地将源极选择线SSL之间的绝缘层(未示出)、沟道结构410和第四绝缘层406刻蚀到暴露出外围电路栅402的深度，来形成在第二方向延伸并穿透沟道结构410的线型沟槽(未示出)，并用导电材料填充沟槽(未示出)。
随后的工艺，即图4C至4E所示的工艺，与以上结合图2C至2E所描述的工艺基本相同，这里不再赘述。
根据本发明的实施例，非易失性存储器件可以降低源极线的电阻，同时通过沿垂直方向层叠多个存储器单元来提高集成度。
虽然已经结合具体的实施例描述了本发明，但是对本领域技术人员清楚的是，在不脱离所附权利要求的主旨和范围的情况下，可以进行各种变化和修改。

Claims (20)

1.一种非易失性存储器件，包括：
衬底，所述衬底包括电阻器层，所述电阻器层具有比源极线的电阻低的电阻；
沟道结构，所述沟道结构包括交替层叠在所述衬底之上的多个层间电介质层和多个沟道层；以及
源极线，所述源极线被配置为与所述沟道层的侧壁接触，其中，所述源极线的下端部与所述电阻器层接触。
2.如权利要求1所述的非易失性存储器件，其中，所述电阻器层包括在所述衬底中掺杂有杂质的区域。
3.如权利要求1所述的非易失性存储器件，其中，所述电阻器层由金属层、金属硅化物层或掺杂有杂质的半导体层形成，并且所述电阻器层被设置在所述衬底之上。
4.如权利要求1所述的非易失性存储器件，其中，所述电阻器层由设置在所述衬底之上的外围电路栅形成。
5.如权利要求1所述的非易失性存储器件，其中，所述衬底由绝缘层与所述电阻器层隔离。
6.如权利要求1所述的非易失性存储器件，其中，所述源极线包括设置在所述沟道结构之上并延伸以与所述沟道结构交叉的第一部分、以及从所述第一部分垂直延伸以与所述沟道层的侧壁接触的第二部分。
7.如权利要求1所述的非易失性存储器件，其中，所述源极线穿过所述沟道结构，并沿着与所述沟道结构的延伸方向相交叉的方向接触所述沟道层的侧壁。
8.一种制造非易失性存储器件的方法，包括以下步骤：
提供衬底，所述衬底包括电阻比源极线的电阻低的电阻器层；
形成沟道结构，所述沟道结构包括交替层叠在所述衬底之上的多个层间电介质层和多个沟道层；以及
形成与所述沟道层的侧壁接触的所述源极线，其中，所述源极线的下端部与所述电阻器层接触。
9.如权利要求8所述的方法，其中，提供包括所述电阻器层的所述衬底的步骤包括以下步骤：
利用用于所述电阻器层的杂质将所述衬底掺杂。
10.如权利要求8所述的方法，其中，提供包括所述电阻器层的所述衬底的步骤包括以下步骤：
形成金属层、金属硅化物层、或掺杂有用于所述电阻器层的杂质的半导体层，其中，所述电阻器层被形成在所述衬底之上。
11.如权利要求8所述的方法，其中，提供包括所述电阻器层的所述衬底的步骤包括以下步骤：
在所述衬底之上形成用于所述电阻器层的外围电路栅。
12.如权利要求8所述的方法，其中，提供包括电阻比所述源极线的电阻低的所述电阻器层的所述衬底的步骤包括以下步骤：
利用绝缘层将所述衬底与所述电阻器层隔离。
13.一种非易失性存储器件，包括：
沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；
源极线，所述源极线被设置为与所述沟道层的侧壁接触；
绝缘层，所述绝缘层被设置为覆盖所述沟道结构；
金属线，所述金属线被设置在所述绝缘层之上；以及
接触单元，所述接触单元被配置为贯穿所述绝缘层而将所述源极线与所述金属线耦接。
14.如权利要求13所述的非易失性存储器件，其中，所述绝缘层包括下绝缘层和上绝缘层，并且
所述接触单元包括贯穿所述下绝缘层与所述源极线耦接的第一接触、设置在所述下绝缘层之上以与所述第一接触耦接的焊盘、以及贯穿所述上绝缘层与所述焊盘耦接的第二接触。
15.如权利要求14所述的非易失性存储器件，其中，所述焊盘与位线被设置在同一层中，但所述焊盘与所述位线间隔开。
16.如权利要求15所述的非易失性存储器件，还包括：
设置在所述下绝缘层内部并与所述沟道层的端部耦接的多个沟道接触、设置在所述沟道接触之上的用于漏极选择晶体管的沟道、以及围绕所述用于漏极选择晶体管的沟道的栅绝缘层和漏极选择线；以及
所述位线，所述位线被设置在所述下绝缘层之上，并与所述用于漏选择晶体管的沟道耦接。
17.一种制造非易失性存储器件的方法，包括以下步骤：
形成沟道结构，所述沟道结构包括在衬底之上与多个沟道层交替层叠的多个层间电介质层；
形成源极线，所述源极线与所述沟道层的侧壁接触；
在所述沟道结构和所述源极线之上形成绝缘层；
形成接触单元，所述接触单元贯穿所述绝缘层与所述源极线耦接；以及
在所述绝缘层之上形成与所述接触单元耦接的金属线。
18.如权利要求17所述的方法，还包括以下步骤：
在形成所述金属线之前，在所述沟道结构和所述源极线之上形成下绝缘层；
形成第一接触，所述第一接触贯穿所述下绝缘层与所述源极线耦接；
在所述下绝缘层之上形成与所述第一接触耦接的焊盘；
在包括所述焊盘的所述下绝缘层之上形成上绝缘层；以及
形成第二接触，所述第二接触贯穿所述上绝缘层而将所述焊盘与所述金属线耦接。
19.如权利要求18所述的方法，还包括以下步骤：
形成多个沟道接触，所述多个沟道接触被设置在所述下绝缘层内部，并与所述沟道层的端部耦接；
形成用于漏极选择晶体管的沟道，所述用于漏极选择晶体管的沟道被设置在所述沟道接触的上部；
形成围绕所述用于漏极选择晶体管的沟道的栅绝缘层和漏极选择线；以及
形成位线，所述位线被设置在所述下绝缘层之上，并与所述用于漏极选择晶体管的沟道耦接。
20.如权利要求19所述的方法，其中，同时执行形成所述焊盘的步骤与形成所述位线的步骤。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789215A (zh) * 2015-01-14 2016-07-20 三星电子株式会社 垂直存储装置及其制造方法
CN108417578A (zh) * 2012-12-04 2018-08-17 三星电子株式会社 包括具有三维结构的存储单元阵列的非易失性存储器
CN110098193A (zh) * 2018-01-29 2019-08-06 爱思开海力士有限公司 三维结构的半导体存储器装置
CN110622310A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
CN112466902A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 具有阻变存储层的非易失性存储器件
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8951862B2 (en) * 2012-01-10 2015-02-10 Macronix International Co., Ltd. Damascene word line
US20130336037A1 (en) * 2012-06-15 2013-12-19 Sandisk 3D Llc 3d memory having vertical switches with surround gates and method thereof
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
US9123778B2 (en) 2013-03-13 2015-09-01 Macronix International Co., Ltd. Damascene conductor for 3D array
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9666451B2 (en) * 2013-09-27 2017-05-30 Intel Corporation Self-aligned via and plug patterning for back end of line (BEOL) interconnects
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
TW201624623A (zh) 2014-12-25 2016-07-01 力晶科技股份有限公司 非揮發性記憶體及其製造方法
JP6545587B2 (ja) * 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置
TWI624007B (zh) 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
CN101276819A (zh) * 2007-03-27 2008-10-01 三星电子株式会社 非易失性存储器件及其制造方法
KR20100022123A (ko) * 2007-08-02 2010-02-26 신에츠 폴리머 가부시키가이샤 전도 노이즈 억제 구조체 및 배선 회로 기판
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080079493A (ko) 2007-02-27 2008-09-01 삼성전자주식회사 웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그제조방법
KR20090011220A (ko) 2007-07-25 2009-02-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 제조 방법
JP2009238874A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
KR20100133671A (ko) 2009-06-12 2010-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101525130B1 (ko) 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180389A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体記憶装置及びその製造方法
CN101276819A (zh) * 2007-03-27 2008-10-01 三星电子株式会社 非易失性存储器件及其制造方法
KR20100022123A (ko) * 2007-08-02 2010-02-26 신에츠 폴리머 가부시키가이샤 전도 노이즈 억제 구조체 및 배선 회로 기판
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108417578A (zh) * 2012-12-04 2018-08-17 三星电子株式会社 包括具有三维结构的存储单元阵列的非易失性存储器
CN108417578B (zh) * 2012-12-04 2022-09-20 三星电子株式会社 包括具有三维结构的存储单元阵列的非易失性存储器
CN105789215A (zh) * 2015-01-14 2016-07-20 三星电子株式会社 垂直存储装置及其制造方法
CN105789215B (zh) * 2015-01-14 2019-07-09 三星电子株式会社 垂直存储装置及其制造方法
US11925015B2 (en) 2015-01-14 2024-03-05 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
US10811421B2 (en) 2015-01-14 2020-10-20 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
CN110098193A (zh) * 2018-01-29 2019-08-06 爱思开海力士有限公司 三维结构的半导体存储器装置
CN110098193B (zh) * 2018-01-29 2023-11-21 爱思开海力士有限公司 三维结构的半导体存储器装置
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN110622310B (zh) * 2019-08-13 2021-05-25 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
US11653495B2 (en) 2019-08-13 2023-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11785772B2 (en) 2019-08-13 2023-10-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN110622310A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
CN112466902A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 具有阻变存储层的非易失性存储器件
CN112466902B (zh) * 2019-09-06 2024-07-16 爱思开海力士有限公司 具有阻变存储层的非易失性存储器件

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Publication number Publication date
KR101113765B1 (ko) 2012-02-27
US8482055B2 (en) 2013-07-09
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CN102544063B (zh) 2016-03-02

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