TW201624623A - 非揮發性記憶體及其製造方法 - Google Patents

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朱建隆
陳俊宏
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力晶科技股份有限公司
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Abstract

一種非揮發性記憶體，包括基底、堆疊結構、通道層與第二介電層。堆疊結構包括第一介電層與多個記憶胞。第一介電層設置於基底上。記憶胞堆疊設置於第一介電層上。各個記憶胞包括二層第一導體層與電荷儲存結構。電荷儲存結構設置於第一導體層之間。垂直相鄰的記憶胞中的電荷儲存結構彼此隔離。通道層設置於堆疊結構的側壁上，且連接於基底。第二介電層設置於通道層與第一導體層之間。

Description

非揮發性記憶體及其製造方法
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。
非揮發性記憶體元件由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
目前業界較常使用的快閃記憶體陣列包括反或閘(NOR)型陣列結構與反及閘(NAND)型陣列結構。由於反及閘(NAND)型陣列的非揮發性記憶體結構是使各記憶胞串接在一起，其積集度與面積利用率較反或閘(NOR)型陣列的非揮發性記憶體佳，已經廣泛地應用在多種電子產品中。
然而，在目前元件小型化的趨勢下，如何在有限的空間中進一步地提升記憶體元件的積集度為目前業界積極追求的目標。
本發明提供一種非揮發性記憶體及其製造方法，其可有效地提升記憶體元件的積集度。
本發明提出一種非揮發性記憶體，包括基底、堆疊結構、通道層與第二介電層。堆疊結構包括第一介電層與多個記憶胞。第一介電層設置於基底上。記憶胞堆疊設置於第一介電層上。各個記憶胞包括二層第一導體層與電荷儲存結構。電荷儲存結構設置於第一導體層之間。垂直相鄰的記憶胞中的電荷儲存結構彼此隔離。通道層設置於堆疊結構的側壁上，且連接於基底。第二介電層設置於通道層與第一導體層之間。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，垂直相鄰的兩個記憶胞可共用位於其間的第一導體層。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，各個電荷儲存結構包括第三介電層、第四介電層與電荷儲存層。第三介電層設置於各層第一導體層上。第四介電層設置於第三介電層上。電荷儲存層設置於第三介電層與第四介電層之間。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，電荷儲存層例如是電荷捕捉層。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，通道層包括主通道層與間隙壁通道層。主通道層設置於堆疊結構的一側。間隙壁通道層設置於堆疊結構與主通道層之間。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，更包括摻雜區，設置於通道層下方的基底中。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，更包括導線，設置於堆疊結構上，且連接於通道層。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，導線與通道層例如是一體成型或是各自獨立的結構。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，堆疊結構更包括第二導體層，設置於第一介電層與堆疊結構中最下方的第一導體層之間。第二導體層與堆疊結構中最下方的第一導體層例如是電性隔離。
依照本發明的一實施例所述，在上述之非揮發性記憶體中，堆疊結構更包括第三導體層，設置於堆疊結構中最上方的第一導體層上。第三導體層與堆疊結構中最上方的第一導體層例如是電性隔離。
本發明提出一種非揮發性記憶體的製造方法，包括下列步驟。於基底上形成堆疊結構。堆疊結構包括第一介電層與多個記憶胞。第一介電層設置於基底上。記憶胞堆疊設置於第一介電層上。各個記憶胞包括二層第一導體層與電荷儲存結構。電荷儲存結構設置於第一導體層之間。垂直相鄰的記憶胞中的電荷儲存結構彼此隔離。於堆疊結構的側壁上形成通道層。通道層連接於基底。於通道層與第一導體層之間形成第二介電層。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，堆疊結構的形成方法包括下列步驟。於基底上形成第一介電材料層。於第一介電材料層上交替地形成多層第一導 體材料層與多層電荷儲存結構層。對第一導體材料層、電荷儲存結構層與第一介電材料層進行圖案化製程。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，各層電荷儲存結構層的形成方法包括下列步驟。在各層第一導體材料層上形成第三介電材料層。於第三介電材料層上形成電荷儲存材料層。於電荷儲存材料層上形成第四介電材料層。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，圖案化製程可於第一導體材料層、電荷儲存結構層與第一介電材料層中形成暴露出基底的開口。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，通道層的形成方法包括下列步驟。於堆疊結構側壁上的第二介電層上形成間隙壁通道層。形成填滿開口的主通道層。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，更包括於通道層下方的基底中形成摻雜區。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，更包括於堆疊結構上形成連接於通道層的導線。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，導線與通道層可藉由一體成型的方式形成或是各自獨立形成。
依照本發明的一實施例所述，在上述之非揮發性記憶體 的製造方法中，更包括於第一介電層與堆疊結構中最下方的第一導體層之間形成第二導體層。第二導體層與堆疊結構中最下方的第一導體層例如是電性隔離。
依照本發明的一實施例所述，在上述之非揮發性記憶體的製造方法中，更包括於堆疊結構中最上方的第一導體層上形成第三導體層。第三導體層與堆疊結構中最上方的第一導體層例如是電性隔離。
基於上述，在本發明所提出的非揮發性記憶體及其製造方法中，藉由將多個記憶胞中的第一導體層與電荷儲存結構堆疊設置，且搭配平坦式的電荷儲存結構與垂直式的通道層，可有效地提升記憶體元件的積集度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧非揮發性記憶體
100‧‧‧基底
102、106、112、116、118、122、130‧‧‧介電材料層
102a、106a、112a、116a、118a、122a、130a‧‧‧介電層
104、108、120‧‧‧導體材料層
104a、108a、120a‧‧‧導體層
110‧‧‧電荷儲存結構層
110a‧‧‧電荷儲存結構
114‧‧‧電荷儲存材料層
114a‧‧‧電荷儲存層
124‧‧‧堆疊結構
126‧‧‧開口
128‧‧‧記憶胞
132‧‧‧間隙壁通道層
134‧‧‧摻雜區
136‧‧‧主通道層
138‧‧‧通道層
140‧‧‧導線
BL‧‧‧位元線
CG1~CG6‧‧‧控制閘極
SGD、SGS‧‧‧選擇閘極
SL‧‧‧源極線
圖1A至圖1F為本發明的一實施例的非揮發性記憶體的製造流程剖面圖。
圖2為對圖1F的非揮發性記憶體進行程式化操作的電路簡圖。
圖3為對圖1F的非揮發性記憶體進行抹除操作的電路簡圖。
圖4為對圖1F的非揮發性記憶體進行讀取操作的電路簡圖。
圖1A至圖1F為本發明的一實施例的非揮發性記憶體的製造流程剖面圖。
首先，請參照圖1A，於基底100上形成介電材料層102。基底100例如是矽基底。介電材料層102的材料例如是氧化矽。介電材料層102的形成方法例如是化學氣相沉積法或熱氧化法。
接著，可選擇性地於介電材料層102上形成導體材料層104。導體材料層104的材料例如是摻雜多晶矽。導體材料層104的形成方法例如是化學氣相沉積法。
然後，可選擇性地於導體材料層104上形成介電材料層106。介電材料層106的材料例如是氧化矽。介電材料層106的形成方法例如是化學氣相沉積法。
接下來，請參照圖1B，於介電材料層106上交替地形成多層導體材料層108與多層電荷儲存結構層110。在此實施例中，是以形成六層導體材料層108與五層電荷儲存結構層110為例進行說明，但本發明並不以此為限。於此技術領域具有通常知識者可依照產品設置需求來調整導體材料層108的層數與電荷儲存結構層110的層數。
導體材料層108的材料例如是摻雜多晶矽。導體材料層108的形成方法例如是化學氣相沉積法。
各層電荷儲存結構層110例如是藉由下列方法形成。在 各層導體材料層108上形成介電材料層112。於介電材料層112上形成電荷儲存材料層114。於電荷儲存材料層114上形成介電材料層116。介電材料層112、116的材料例如分別是氧化矽。介電材料層112、116的形成方法例如分別是化學氣相沉積法或熱氧化法。電荷儲存材料層114的材料例如是電荷捕捉材料，如氮化矽等。電荷儲存材料層114的形成方法例如是化學氣相沉積法。
再者，請參照圖1C，可選擇性地於導體材料層108上形成介電材料層118。介電材料層118的材料例如是氧化矽。介電材料層118的形成方法例如是化學氣相沉積法。
隨後，可選擇性地於介電材料層118上形成導體材料層120。導體材料層120的材料例如是摻雜多晶矽。導體材料層120的形成方法例如是化學氣相沉積法。
繼之，可選擇性地於導體材料層120上形成介電材料層122。介電材料層122的材料例如是氧化矽。介電材料層122的形成方法例如是化學氣相沉積法。
接著，請參照圖1D，對介電材料層122、導體材料層120、介電材料層118、導體材料層108、電荷儲存結構層110、介電材料層106、導體材料層104與介電材料層102進行圖案化製程，而形成堆疊結構124。堆疊結構124包括介電層122a、導體層120a、介電層118a、導體層108a、電荷儲存結構110a、介電層106a、導體層104a與介電層102a。電荷儲存結構110a包括介電層112a、電荷儲存層114a與介電層116a。在此實施例中，是以形成兩個堆 疊結構124為例進行說明，但本發明並不以此為限，只要形成一個以上堆疊結構124即屬於本發明所保護的範圍。於此技術領域具有通常知識者可依照產品設置需求來調整堆疊結構124的個數。
此外，上述圖案化製程可於介電材料層122、導體材料層120、介電材料層118、導體材料層108、電荷儲存結構層110、介電材料層106、導體材料層104與介電材料層102中形成暴露出基底100的開口126。上述圖案化製程例如是組合使用微影製程與蝕刻製程來進行。
此外，由相鄰的兩層導體層108a與位於其間的電荷儲存結構110a形成記憶胞128。導體層108a可作為控制閘極使用。導體層120a與導體層104a分別可作為選擇閘極使用。在此實施例中，是以在一個堆疊結構124中形成五個記憶胞128為例進行說明，但本發明並不以此為限。於此技術領域具有通常知識者可依照產品設置需求來調整記憶胞128的個數。
然後，共形地於開口126上形成介電材料層130。介電材料層130的材料例如是氧化矽。介電材料層130的形成方法例如是化學氣相沉積法或熱氧化法。
接下來，請參照圖1E，於堆疊結構124側壁上的介電材料層130上形成間隙壁通道層132。間隙壁通道層132的材料例如是多晶矽。間隙壁通道層132的形成方法例如是先共形地於開口126中形成通道材料層(未繪示)，再對通道材料層進行回蝕刻製程而形成。回蝕刻製程例如是乾式蝕刻製程。
之後，對介電材料層130進行回蝕刻製程，移除未被間隙壁通道層132所覆蓋的介電材料層130，而形成暴露出基底100的介電層130a。回蝕刻製程例如是乾式蝕刻製程。
再者，於暴露出的基底100中形成摻雜區134。摻雜區134可作為源極線使用。摻雜區134的形成方法例如是離子植入法。
隨後，請參照圖1F，形成填滿開口126的主通道層136。主通道層136連接於基底100中的摻雜區134。主通道層136與間隙壁通道層132形成通道層138。主通道層136的材料例如是多晶矽。主通道層136的形成方法例如是化學氣相沉積法。
繼之，於堆疊結構124上形成連接於通道層138的導線140。導線140的材料例如是摻雜多晶矽等導體材料。導線140的形成方法例如是化學氣相沉積法。導線140與通道層138中的主通道層136可藉由一體成型的方式形成或是各自獨立形成。
藉由上述製造方法已完成反或閘(NOR)型陣列的非揮發性記憶體10的製作。以下，藉由圖1F來說明本實施例的非揮發性記憶體10的結構。
請參照圖1F，非揮發性記憶體10包括基底100、堆疊結構124、通道層138與介電層130a。堆疊結構124包括介電層102a與多個記憶胞128。介電層102a設置於基底100上。記憶胞128堆疊設置於介電層102a上。各個記憶胞128包括二層導體層108a與電荷儲存結構110a。電荷儲存結構110a設置於導體層108a之 間。垂直相鄰的記憶胞128中的電荷儲存結構110a彼此隔離。垂直相鄰的兩個記憶胞128可共用位於其間的導體層108a。各個電荷儲存結構110a包括介電層112a、介電層116a與電荷儲存層114a。介電層112a設置於各層導體層108a上。介電層116a設置於介電層112a上。電荷儲存層114a設置於介電層112a與介電層116a之間。電荷儲存層114a例如是電荷捕捉層。通道層138設置於堆疊結構124的側壁上，且連接於基底100。通道層138包括主通道層136與間隙壁通道層132。主通道層136設置於堆疊結構124的一側。間隙壁通道層132設置於堆疊結構124與主通道層136之間。介電層130a設置於通道層138與導體層108a之間，更可延伸至通道層138與導體層104a之間以及通道層138與導體層120a之間。
此外，非揮發性記憶體10更可選擇性地包括摻雜區134、導線140、介電層122a、導體層104a、介電層106a、導體層120a與介電層118a中的至少一者。摻雜區130設置於通道層138下方的基底100中，且可與通道層138進行連接。導線140設置於堆疊結構124上，且連接於通道層138。導線140與堆疊結構124中的導體層120a例如是藉由介電層122a而電性隔離。導線140與通道層138例如是一體成型或是各自獨立的結構。導體層104a設置於介電層102a與堆疊結構124中最下方的導體層108a之間。導體層104a與堆疊結構124中最下方的導體層108a例如是藉由介電層106a而電性隔離。導體層120a設置於堆疊結構124 中最上方的導體層108a上。導體層120a與堆疊結構124中最上方的導體層108a例如是藉由介電層118a而電性隔離。
此外，非揮發性記憶體10中各構件的材料、設置方式、形成方法與功效已於上述圖1A至圖1F的製造方法中進行詳盡地說明，故於此不再贅述。
基於上述，在上述實施例所提出的非揮發性記憶體10及其製造方法中，藉由將多個記憶胞128中的導體層108a與電荷儲存結構110a堆疊設置，且搭配平坦式的電荷儲存結構110a與垂直式的通道層138，可有效地提升記憶體元件的積集度。
圖2為對圖1F的非揮發性記憶體進行程式化操作的電路簡圖。圖3為對圖1F的非揮發性記憶體進行抹除操作的電路簡圖。圖4為對圖1F的非揮發性記憶體進行讀取操作的電路簡圖。以下，藉由圖2至圖4來說明上述實施例的非揮發性記憶體10的操作方法。在圖2至圖4中僅繪示出非揮發性記憶體10中選定要進行操作的一串NAND記憶胞串。
請同時參照圖1F與圖2至圖4，將導體層108a設為控制閘極CG1~CG6。將摻雜區134設為源極線SL。將導線140設為字元線BL。將導體層104a與導體層120a分別設為選擇閘極SGS與選擇閘極SGD。
請參照圖2，在對選定的記憶胞128(圖2中框示處)進行程式化操作時，可採用源極端注入(source-side injection)的方式將電荷注入電荷儲存結構110a而進行程式化，藉此可具有低電壓操 作與避免閾值電壓(threshold voltage)分佈太廣的功效。
舉例來說，在對選定的記憶胞128(圖2中框示處)進行程式化操作所施加的電壓如下。在源極線SL施加操作電壓Vcc，在字元線BL施加0V，在選擇閘極SGS、SGD分別施加4.5V，在選定的記憶胞128中的控制閘極CG3、CG4分別施加6.5V與1.5V，在其他的控制閘極CG1、CG2、CG5、CG6分別施加4V。然而，於此技術領域具有通常知識者可依照實際的操作條件來對程式化電壓進行調整。
請參照圖3，在對非揮發性記憶體10進行抹除操作時，是對非揮發性記憶體10的整串NAND記憶胞串進行頁式抹除(page erase)，可採用FN穿隧(Fowler-Nordheim tunneling)的方式將儲存在電荷儲存結構110a中的電荷抹除。在進行抹除操作時，電荷會分別在控制閘極CG1~CG6與電荷儲存結構110a之間的抹除路徑流動。
舉例來說，在對非揮發性記憶體10的整串NAND記憶胞串進行抹除操作所施加的電壓如下。在源極線SL與字元線BL施加0V或使其浮置，在選擇閘極SGS、SGD分別施加4.5V，在控制閘極CG1、CG3、CG5分別施加0V，在控制閘極CG2、CG4、CG6分別施加11V。然而，於此技術領域具有通常知識者可依照實際的操作條件來對抹除電壓進行調整。
請參照圖4，在對選定的記憶胞128(圖4中框示處)進行讀取操作時，在控制閘極CG3、CG4所施加的電壓可具有以下電 壓特性。在控制閘極CG3、CG4所施加的電壓不會將其下方的通道打開，但是敏感度可以偵測到在電荷儲存結構110a是否存在電荷。
舉例來說，在對選定的記憶胞128(圖4中框示處)進行讀取操作所施加的電壓如下。在源極線SL施加0V，在字元線BL施加1V，在選擇閘極SGS、SGD分別施加4.5V，在選定的記憶胞128中的控制閘極CG3、CG4分別施加0V，在其他的控制閘極CG1、CG2、CG5、CG6分別施加4V。然而，於此技術領域具有通常知識者可依照實際的操作條件來對讀取電壓進行調整。
綜上所述，在上述實施例所提出的非揮發性記憶體及其製造方法至少具有以下特點。藉由將多個記憶胞中的導體層與電荷儲存結構堆疊設置，且搭配平坦式的電荷儲存結構與垂直式的通道層，可有效地提升記憶體元件的積集度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧非揮發性記憶體
100‧‧‧基底
102a、106a、112a、116a、118a、122a、130a‧‧‧介電層
104a、108a、120a‧‧‧導體層
108‧‧‧導體材料層
110a‧‧‧電荷儲存結構
114a‧‧‧電荷儲存層
124‧‧‧堆疊結構
126‧‧‧開口
128‧‧‧記憶胞
132‧‧‧間隙壁通道層
134‧‧‧摻雜區
136‧‧‧主通道層
138‧‧‧通道層
140‧‧‧導線

Claims (20)

  1. 一種非揮發性記憶體，包括：一基底；一堆疊結構，包括：一第一介電層，設置於該基底上；以及多個記憶胞，堆疊設置於該第一介電層上，其中各該記憶胞包括：二第一導體層；以及一電荷儲存結構，設置於該些第一導體層之間，其中垂直相鄰的該些記憶胞中的該些電荷儲存結構彼此隔離；一通道層，設置於該堆疊結構的側壁上，且連接於該基底；以及一第二介電層，設置於該通道層與該些第一導體層之間。
  2. 如申請專利範圍第1項所述的非揮發性記憶體，其中垂直相鄰的兩個記憶胞共用位於其間的該第一導體層。
  3. 如申請專利範圍第1項所述的非揮發性記憶體，其中各該電荷儲存結構包括：一第三介電層，設置於各該第一導體層上；一第四介電層，設置於該第三介電層上；以及一電荷儲存層，設置於該第三介電層與該第四介電層之間。
  4. 如申請專利範圍第3項所述的非揮發性記憶體，其中各該 電荷儲存層包括一電荷捕捉層。
  5. 如申請專利範圍第1項所述的非揮發性記憶體，其中該通道層包括：一主通道層，設置於該堆疊結構的一側；以及一間隙壁通道層，設置於該堆疊結構與該主通道層之間。
  6. 如申請專利範圍第1項所述的非揮發性記憶體，更包括一摻雜區，設置於該通道層下方的該基底中。
  7. 如申請專利範圍第1項所述的非揮發性記憶體，更包括一導線，設置於該堆疊結構上，且連接於該通道層。
  8. 如申請專利範圍第7項所述的非揮發性記憶體，其中該導線與該通道層為一體成型或為各自獨立的結構。
  9. 如申請專利範圍第1項所述的非揮發性記憶體，其中該堆疊結構更包括一第二導體層，設置於該第一介電層與該堆疊結構中最下方的該第一導體層之間，其中該第二導體層與該堆疊結構中最下方的該第一導體層電性隔離。
  10. 如申請專利範圍第1項所述的非揮發性記憶體，其中該堆疊結構更包括一第三導體層，設置於該堆疊結構中最上方的該第一導體層上，且與該堆疊結構中最上方的該第一導體層電性隔離。
  11. 一種非揮發性記憶體的製造方法，包括：於一基底上形成一堆疊結構，其中該堆疊結構包括：一第一介電層，設置於該基底上；以及 多個記憶胞，堆疊設置於該第一介電層上，其中各該記憶胞包括：二第一導體層；以及一電荷儲存結構，設置於該些第一導體層之間，其中垂直相鄰的該些記憶胞中的該些電荷儲存結構彼此隔離；於該堆疊結構的側壁上形成一通道層，其中該通道層連接於該基底；以及於該通道層與該些第一導體層之間形成一第二介電層。
  12. 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，其中該堆疊結構的形成方法包括：於該基底上形成一第一介電材料層；於該第一介電材料層上交替地形成多層第一導體材料層與多層電荷儲存結構層；以及對該些第一導體材料層、該些電荷儲存結構層與該第一介電材料層進行一圖案化製程。
  13. 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，其中各該電荷儲存結構層的形成方法包括：在各該第一導體材料層上形成一第三介電材料層；於該第三介電材料層上形成一電荷儲存材料層；以及於該電荷儲存材料層上形成一第四介電材料層。
  14. 如申請專利範圍第12項所述的非揮發性記憶體的製造方 法，其中該圖案化製程包括於該些第一導體材料層、該些電荷儲存結構層與該第一介電材料層中形成暴露出該基底的一開口。
  15. 如申請專利範圍第14項所述的非揮發性記憶體的製造方法，其中該通道層的形成方法包括：於該堆疊結構側壁上的該第二介電層上形成一間隙壁通道層；以及形成填滿該開口的一主通道層。
  16. 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括於該通道層下方的該基底中形成一摻雜區。
  17. 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括於該堆疊結構上形成連接於該通道層的一導線。
  18. 如申請專利範圍第17項所述的非揮發性記憶體的製造方法，其中該導線與該通道層是以一體成型的方式形成或是各自獨立形成。
  19. 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括於該第一介電層與該堆疊結構中最下方的該第一導體層之間形成一第二導體層，其中該第二導體層與該堆疊結構中最下方的該第一導體層電性隔離。
  20. 如申請專利範圍第11項所述的非揮發性記憶體的製造方法，更包括於該堆疊結構中最上方的該第一導體層上形成一第三導體層，其中該第三導體層與該堆疊結構中最上方的該第一導體層電性隔離。
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