CN108807408B - 半导体结构的制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构的制造方法。其中，该半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；以及形成一存储层于第一开口的一侧壁上及填满于第二开口中。

Description

半导体结构的制造方法

技术领域

本发明内容是有关于一种半导体结构的制造方法，且特别是有关于一种用于存储器元件的半导体结构的制造方法。

背景技术

近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件，例如是具有多层叠层结构的单栅极垂直通道式(Single-Gate Vertical-Channel，SGVC)三维与非(NAND)存储器元件。此类三维存储器元件可达到更高的存储容量，具有更优异的电子特性，例如是具有良好的数据保存可靠性和操作速度。

在一种U型的SGVC 3D NAND存储器元件中，是使用一反转栅极(inversion gate)协助控制。在制造此一反转栅极的期间，可能会发生过刻蚀(over-etching)，且此存储器元件的结构可能会受到破坏。因此，改善存储器元件中反转栅极的形成方法是相当重要的。

发明内容

本发明内容是有关于一种半导体结构的制造方法。实施例中，半导体结构中，存储层形成于第一开口的侧壁上及填满于第一导体层中的第二开口中，使得通道层形成于第二开口上方，因此通道层的相当大的范围都可以经由第一导体层受到栅极的控制，而可以有效减小通道层不受栅极控制的高阻值区域，进而减少高阻值区域对于操作性能的不良影响。

根据本发明内容的一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；以及形成一存储层于第一开口的一侧壁上及填满于第二开口中。

根据本发明内容的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一叠层于第一导体层上，叠层包括交错设置的多个第二导体层和多个绝缘层；形成一第一开口，具有一第一剖面宽度，第一开口穿过叠层及一部份的第一导体层；形成一第二开口，具有一第二剖面宽度，第二开口穿过第一开口下方的第一导电层并暴露出底氧化层，且第二剖面宽度小于第一剖面宽度；对暴露于第二开口内的第一导体层进行一氧化工艺，以形成一氧化物填满于第二开口中；以及形成一存储层于第一开口的一侧壁上及氧化物上。

为了对本发明内容的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1A～图1G绘示依照本发明内容的一实施例的一种半导体结构的制造方法的示意图。

图2绘示依照本发明的另一实施例的一种半导体结构的制造方法的示意图。

图3A～图3G绘示依照本发明的再一实施例的一种半导体结构的制造方法的示意图。

【符号说明】

100：底氧化层

200：第一导体层

300：叠层

310：第二导体层

330：绝缘层

400：第一开口

500：第二开口

600：间隔物

700：存储层

800：通道层

800a：U型区

900：氧化物

HM：硬掩模层

T1：厚度

W1：第一剖面宽度

W2：第二剖面宽度

W3：间距

具体实施方式

在此公开内容的实施例中，是提出一种半导体结构的制造方法。实施例中，半导体结构中，存储层形成于第一开口的侧壁上及填满于第一导体层中的第二开口中，使得通道层形成于第二开口上方，因此通道层的相当大的范围都可以经由第一导体层受到栅极的控制，而可以有效减小通道层不受栅极控制的高阻值区域，进而减少高阻值区域对于操作性能的不良影响。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的附图是省略了部份的元件，以清楚显示本发明的技术特点。

但必须注意的是，这些特定的实施例与方法，并非用以限定本发明内容。本发明内容仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅是用以例示本发明内容的技术特征，并非用以限定本发明内容的权利要求。本领域技术人员将可根据本文以下的描述，在不脱离本发明内容的精神范围内，作均等的修改与变化。在不同实施例与附图之中，相同或相似的元件，将以相同或相似的元件符号表示。为易于解释，以下的实施例将特别以三维存储器元件(例如是三维垂直通道存储器元件，特别是U型的SGVC 3D NAND存储器元件)为例。然而，本发明内容并不受限于此，举例来说，所述方法可应用于其他非挥发性存储器、一般的存储器、或一般的半导体结构。

图1A～图1G绘示依照本发明内容的一实施例的一种半导体结构的制造方法的示意图。

请参照图1A，形成一底氧化层100，形成一第一导体层200于底氧化层100上，以及形成一叠层300于第一导体层200上。叠层300包括交错设置的多个第二导体层310和多个绝缘层330，且第二导体层310和第一导体层200彼此电性隔离。

实施例中，底氧化层100例如是氧化埋层(buried oxide layer)，例如是氧化硅层；绝缘层330可包括氧化物层，例如是氧化硅层；第一导体层200可包括N型掺杂(例如是磷(phosphorus)或砷(arsenic)掺杂)的多晶硅，例如是N型重掺杂多晶硅层；第二导体层310可包括P型掺杂(例如是硼(boron)掺杂)的多晶硅，例如是P型重掺杂多晶硅层。

实施例中，第一导体层200在存储器装置中可作为栅极，第二导体层310在存储器装置中可作为字线及接地选择线。字线在操作时会有栅极注入(gate injection)，实施例中，以P型掺杂多晶硅作为第二导体层310可以达到优选的擦除操作效果，其擦除电压可以达到-4～-5伏特(V)。

实施例中，如图1A所示，第二导体层310的厚度例如是大约400埃

，绝缘层330的厚度例如是大约200埃，第一导体层的厚度T1例如是500埃至5000埃，通常是1500埃至2000埃。详细而言，根据本发明内容的实施例，第一导体层200具有相对较大的厚度T1，可以较容易控制后续工艺的刻蚀深度，也因此有利于工艺中的第二导体层310(字线)的图案化。

如图1A所示，实施例中，可选择性地形成硬掩模层HM于叠层300上，硬掩模层HM例如是氮化硅层。硬掩模层HM在经过图案化之后，可以用于后续的定义第一开口的黄光刻蚀工艺，并且硬掩模层HM也可用以保护半导体结构，避免其弯折或崩坏，或者作为氧化势垒层。

请参照图1B，形成一第一开口400，第一开口400具有一第一剖面宽度W1，且第一开口400穿过叠层300及一部份的第一导体层200。如图1B所示，第一开口400的底部位于第一导体层200中。

实施例中，第一剖面宽度W1例如为60纳米(nm)至140纳米。

实施例中，例如是刻蚀绝缘层330、第二导体层310以及部分的第一导体层200，而停止于第一导体层200之中，以形成第一开口400。

请参照图1C～1E，形成一第二开口500，第二开口500具有一第二剖面宽度W2，第二开口500穿过第一开口400下方的第一导电层200并暴露出底氧化层100，且第二剖面宽度W2小于第一剖面宽度W1。实施例中，形成第二开口500的制造方法例如包括以下步骤。

如图1C所示，形成一间隔物600于第一开口400的侧壁上。实施例中，间隔物600可通过一沉积工艺(deposition process)所形成，且可以在此沉积工艺之后进行一刻蚀工艺而形成如图1C所示的间隔物600之间的间距W3。在此刻蚀工艺中，刻蚀可穿过沉积的材料并停止于第一导体层200上，以形成间隔物600。实施例中，间隔物600之间的间距W3与后续预定形成的第二开口500的第二剖面宽度W2大约相同，举例而言，间距W3例如是10纳米至40纳米。实施例中，间隔物600的厚度可以是300埃至400埃。间隔物600的材料可以是氮化硅(SiN)、锗化硅(SiGe)、或锗(Ge)。

如图1D所示，根据间隔物600刻蚀第一开口400下方的第一导体层200以形成第二开口500于第一导体层200中。如图1D所示，例如是刻蚀第一导体层200并停止于底氧化层100上以形成第二开口500。此刻蚀工艺对于氧化物(底氧化层100)和间隔物600具有较高的选择比，因此底氧化层100被刻蚀掉的厚度大幅小于10至100埃。

实施例中，第二剖面宽度W2例如是10纳米至40纳米。

接着，如图1E所示，移除间隔物600以暴露出第一开口400。并且，移除硬掩模层HM。实施例中，例如可采用热磷酸(H₃PO₄)刻蚀液刻蚀硬掩模层HM和间隔物600。

请参照图1F，形成一存储层700于第一开口400的侧壁上及填满于第二开口500中。实施例中，存储层700例如可具有氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层，但不以此为限。

实施例中，存储层700的厚度例如是大于或等于第二剖面宽度W2的1/2倍。换言之，存储层700的厚度的两倍大约等于或大于第二剖面宽度W2，因此在沉积存储层700的过程中，可以将第二开口500填满，并且可以有效地将第一导体层200位于第二开口500两侧的部分分隔开来，而使得第一导体层200可形成分开的多个反转栅极。一些实施例中，存储层700的厚度例如约20纳米。

接着，请参照图1G，形成一通道层800于存储层700上及第二开口500上方。通道层800例如是多晶硅层、锗(Ge)层、硅化锗(SiGe)层或锗铟锡氧化物(GIZO)层。

如图1G所示，根据本发明内容的实施例，由于存储层700形成于第一开口400的侧壁上及填满于第一导体层200中的第二开口500中，使得通道层800位于第二开口500上方，形成U型区800a于第一导体层200中，因而即使是通道层800的U型区800a都可以靠近第一导体层200，因此通道层800的相当大的范围都可以经由第一导体层200受到栅极的控制，而可以有效减小通道层不受栅极控制的高阻值区域，进而减少通道层不受到栅极控制的区域的较大阻值及较小电流对于存储器装置的操作性能的不良影响。

再者，如图1G所示，根据本发明内容的实施例，通道层800形成于存储层700上，换言之，通道层800并非埋置于存储层700中、被其他膜层所覆盖、或埋置于一些管线中，因而可以较容易对通道层800进行各种后续处理，例如可以较容易地对通道层800进行热处理，使其晶粒尺寸增大、晶界减少以及提高电流。

根据本发明内容的实施例，所形成的半导体结构可以作为三维垂直通道NAND闪存元件的主要结构，其中第一导体层200例如是反转栅极(inversion gate)，第二导体层310例如是字线。

图2绘示依照本发明的另一实施例的一种半导体结构的制造方法的示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

请同时参照图1A～图1G和图2，进行至如图1D所示的步骤时，根据间隔物600刻蚀第一开口400下方的第一导体层200时，请同时参照图2，更可进一步刻蚀部分的底氧化层100，使得第二开口500更穿过部分底氧化层100。

之后，则继续参照图1E～图1G的步骤，移除间隔物600、形成存储层700于第一开口400的侧壁上及填满于第二开口500中以及形成通道层800于存储层700上及第二开口500上方，则亦可形成本发明内容的另一实施例的半导体结构，且同样具有有效减小通道层不受栅极控制的区域的效果。

图3A～图3G绘示依照本发明的再一实施例的一种半导体结构的制造方法的示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。

请参照图3A～图3D，类似于前述实施例的图1A～1D。如图3A所示，形成底氧化层100，形成第一导体层200于底氧化层100上，以及形成叠层300于第一导体层200上。叠层300包括交错设置的多个第二导体层310和多个绝缘层330，且第二导体层310和第一导体层200彼此电性隔离。如图3B所示，形成第一开口400，第一开口400具有一第一剖面宽度W1，且第一开口400穿过叠层300及一部份的第一导体层200。如图3B所示，第一开口400的底部位于第一导体层200中。

如图3C～3D所示，形成第二开口500，第二开口500具有第二剖面宽度W2，第二开口500穿过第一开口400下方的第一导电层200并暴露出底氧化层100，且第二剖面宽度W2小于第一剖面宽度W1。实施例中，如图3C所示，形成一间隔物600于第一开口400的侧壁上，接着如图3D所示，根据间隔物600刻蚀第一开口400下方的第一导体层200以形成第二开口500于第一导体层200中。

请参照图3E，对暴露于第二开口500内的第一导体层200进行一氧化工艺，以形成一氧化物900填满于第二开口500中。实施例中，氧化物900实际上是第二开口500内的第一导体层200被氧化所形成，因此也就是第一导体层200的材料的氧化物，且氧化物从第二开口500的周围开始往内侧生长，而后密合而将第二开口500填满。实施例中，氧化物的宽度例如是40～60纳米，因此可以有效地将第一导体层200位于第二开口500两侧的部分分隔开来，而使得第一导体层200可形成分开的多个反转栅极，而可以有效控制反转栅极的边缘电场效应。

实施例中，氧化工艺例如是干法氧化工艺、湿法氧化工艺、临场蒸汽产生(In situsteam generation，ISSG)氧化工艺或等离子体氧化工艺。实施例中，第一导体层200的材料例如是N型掺杂多晶硅，进行干法氧化工艺时，N型掺杂多晶硅形成的氧化物的厚度是未掺杂多晶硅形成的氧化物的厚度的约2倍，而进行湿法氧化工艺时，N型掺杂多晶硅形成的氧化物的厚度可以是未掺杂多晶硅形成的氧化物的厚度的3～4倍。

再者，干法氧化工艺或湿法氧化工艺对于多晶硅和氮化硅的氧化速率比例大约是50∶1，而临场蒸汽产生氧化工艺和等离子体氧化工艺对于多晶硅和氮化硅的氧化速率比例则分别大约是100∶70和100∶40，换言之，采用干法氧化工艺或湿法氧化工艺氧化第二开口500内的第一导体层200，则此氧化工艺较不易一并氧化以氮化硅制作的间隔物600和硬掩模层HM，不仅使得间隔物600和硬掩模层HM可以更有效地保护第二导体层310(字线)不受到氧化工艺的影响，并且由于间隔物600和硬掩模层HM的氮化硅较不易被氧化，因而可以更有利于后续的间隔物600和硬掩模层HM的移除。

请参照图3F，移除间隔物600以暴露出第一开口400。并且，移除硬掩模层HM。实施例中，例如可采用热磷酸(H₃PO₄)刻蚀液刻蚀硬掩模层HM和间隔物600。

接着，请参照图3G，形成存储层700于第一开口400的侧壁上及氧化物900上，以及形成通道层800于存储层700上。

如图3G所示，根据本发明内容的实施例，由于氧化物900填满于第二开口500中且存储层700形成于第一开口400的侧壁上及氧化物900上，使得通道层800位于第二开口500上方，形成U型区800a于第一导体层200中，因而即使是通道层800的U型区800a都可以靠近第一导体层200，因此通道层800的相当大的范围都可以经由第一导体层200受到栅极的控制，而可以有效减小通道层不受栅极控制的区域，进而减少通道层不受到栅极控制的区域的较大阻值及较小电流对于存储器装置的操作性能的不良影响。

此外，类似于前述图2的实施例，于前述图3A～图3G所述的方法中，亦可以参照前述图2的实施例，更可进一步刻蚀部分的底氧化层100，使得第二开口500更穿过部分底氧化层100，而氧化物900则填满于此第二开口500中。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的修改与变化。因此，本发明的保护范围当视随附的权利要求书所界定的为准。

Claims (9)

1.一种半导体结构的制造方法，其特征在于，包括：

形成一底氧化层；

形成一第一导体层于该底氧化层上；

形成一叠层于该第一导体层上，该叠层包括交错设置的多个第二导体层和多个绝缘层；

形成一第一开口，具有一第一剖面宽度，该第一开口穿过该叠层及一部份的该第一导体层；

形成一第二开口，具有一第二剖面宽度，该第二开口穿过该第一开口下方的该第一导体层并暴露出该底氧化层，且该第二剖面宽度小于该第一剖面宽度；以及

形成一存储层于该第一开口的一侧壁上及填满于该第二开口中；

该存储层的一厚度为大于或等于该第二剖面宽度的1/2倍。

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成该第二开口包括：

形成一间隔物于该第一开口的该侧壁上；以及

根据该间隔物刻蚀该第一开口下方的该第一导体层以形成该第二开口于该第一导体层中。

3.根据权利要求2所述的半导体结构的制造方法，其特征在于，更包括：

移除该间隔物以暴露出该第一开口。

4.根据权利要求1所述的半导体结构的制造方法，其特征在于，该第二剖面宽度为10纳米至40纳米。

5.一种半导体结构的制造方法，其特征在于，包括：

形成一底氧化层；

形成一第一导体层于该底氧化层上；

形成一叠层于该第一导体层上，该叠层包括交错设置的多个第二导体层和多个绝缘层；

形成一第一开口，具有一第一剖面宽度，该第一开口穿过该叠层及一部份的该第一导体层；

形成一第二开口，具有一第二剖面宽度，该第二开口穿过该第一开口下方的该第一导体层并暴露出该底氧化层，且该第二剖面宽度小于该第一剖面宽度；

对暴露于该第二开口内的该第一导体层进行一氧化工艺，以形成一氧化物填满于该第二开口中；以及

形成一存储层于该第一开口的一侧壁上及该氧化物上。

6.根据权利要求5所述的半导体结构的制造方法，其特征在于，形成该第二开口包括：

形成一间隔物于该第一开口的该侧壁上；以及

根据该间隔物刻蚀该第一开口下方的该第一导体层以形成该第二开口于该第一导体层中。

7.根据权利要求6所述的半导体结构的制造方法，其特征在于，更包括：

移除该间隔物以暴露出该第一开口。

8.根据权利要求5所述的半导体结构的制造方法，其特征在于，该第二开口更穿过部分该底氧化层。

9.根据权利要求5所述的半导体结构的制造方法，其特征在于，该第二剖面宽度为10纳米至40纳米。

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