CN107768373B - 存储元件及其制造方法 - Google Patents

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Abstract

本发明涉及一种存储元件及其制造方法，所述存储元件包括基底与栅极结构。栅极结构位在基底上。栅极结构包括堆叠栅极以及位在堆叠栅极旁的选择栅极。选择栅极的最高顶面低于堆叠栅极的最高顶面。通过在现有的存储元件的堆叠栅极区域中形成堆叠栅极与选择栅极。在不增加栅极面积的情况下，本发明存储元件可具有高程序化效率、减少干扰、增加数据保持与循环耐久裕度、低功率消耗以及避免过度抹除等功效。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。
背景技术
非易失性存储器(nonvolatile memory)现今被应用于各种电子装置上，如用于储存结构数据、程序数据等等。快速存储器(flash memory)即为一种非易失性存储器，其可进行多次数据存入、读取与清除等的动作，因此成为存储器市场中成长颇为快速的产品之一。
一般而言，快速存储器包括堆叠栅极快速存储器(stack gate flash memory)以及分离栅极快速存储器(split gate flash memory)。相较于堆叠栅极快速存储器，分离栅极快速存储器具有高程序化效率(programming efficiency)、低功率消耗以及避免过度抹除(over-erase)等优势。然而，分离栅极快速存储器需要额外增加分离栅极区域，其使得整个存储单元尺寸变大，进而导致存储元件集积度无法增加的问题。
发明内容
本发明提供一种具有分离栅极的存储元件及其制造方法，其具有高程序化效率、减少干扰以及增加数据保持(data retention)与循环耐久裕度(cycling endurancemargin)的特性。
本发明提供一种存储元件，包括基底与栅极结构。栅极结构位在基底上。栅极结构包括堆叠栅极以及位在堆叠栅极旁的选择栅极。选择栅极的最高顶面低于堆叠栅极的最高顶面。
发明提供一种存储元件，包括基底、源极区、漏极区、至少两个堆叠栅极以及至少两个选择栅极。源极区与漏极区皆位在基底中。堆叠栅极分别位在源极区的两侧的基底上。选择栅极分别位在漏极区的两侧的基底上。漏极区两侧的选择栅极之间的距离大于源极区两侧的堆叠栅极之间的距离。
本发明提供一种存储元件的制造方法，其步骤如下。在基底中形成至少一掺杂区。在掺杂区的两侧的基底上分别形成至少两个栅极结构。各栅极结构包括堆叠栅极与位在堆叠栅极旁的选择栅极。选择栅极的最高顶面低于堆叠栅极的最高顶面。在堆叠栅极与选择栅极之间形成栅间介电层。
基于上述，本发明提供一种存储元件及其制造方法，其通过在现有存储元件的堆叠栅极区域中形成堆叠栅极与选择栅极。在不增加栅极面积的情况下，本发明存储元件可具有高程序化效率、减少干扰、增加数据保持与循环耐久裕度、低功率消耗以及避免过度抹除等功效。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为现有的一种存储元件的上视图；
图1B为依照本发明第一实施例的一种存储元件的上视图；
图2A至图2K是沿着图1B的A-A’线的第二实施例的一种存储元件的制造流程的剖面示意图。
附图标记说明：
10、20、20a：存储元件；
12：堆叠栅极；
22：源极区；
24：漏极区；
100：基底；
102：堆叠栅极；
104：穿隧介电层；
106：浮置栅极；
108：栅间介电层；
110：第一控制栅极；
112：第二控制栅极；
114、116、126、128、140：介电层；
118：栅间介电层；
119：垫层；
120：选择栅极；
122、122a：选择栅电极；
124：栅介电层；
130：图案化光刻胶层；
131：开口；
132、134：硅化金属层；
136、138：间隙壁；
139：图案化牺牲层；
141、143：接触窗开口；
142：源极接触窗；
144：漏极接触窗；
150：栅极结构；
202：源极区(即掺杂区)；
204：漏极区(即掺杂区)；
AA：有源区；
D1：第一方向；
D2：第二方向；
H1、H2、H3：高度；
SL：选择线；
WL：字线；
W1、W2：宽度。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考标记表示相同或相似的元件，以下段落将不再一一赘述。
图1A为现有的一种存储元件的上视图。图1B为依照本发明第一实施例的一种存储元件的上视图。
请参照图1A，现有的存储元件10包括基底100、多个堆叠栅极12、至少一源极区22、多个漏极区24、多条字线WL以及多个有源区AA。字线WL沿着第一方向D1延伸，且沿第二方向D2相互排列。有源区AA沿着第二方向D2延伸，且沿第一方向D1相互排列。有源区AA与字线WL的重叠区域或相交区域为堆叠栅极12的区域。
请参照图1B，本发明第一实施例的存储元件20包括基底100、多个堆叠栅极102、多个选择栅极120、至少一源极区202、多个漏极区204、多条字线WL、多条选择线SL(selectionlines)以及多个有源区AA。字线WL位在选择线SL旁，两者皆沿着第一方向D1延伸，且沿第二方向D2相互排列。有源区AA沿着第二方向D2延伸，且沿第一方向D1相互排列。有源区AA与字线WL的重叠区域或相交区域为堆叠栅极102的区域。有源区AA与选择线SL的重叠区域或相交区域为选择栅极120的区域。堆叠栅极102分别位在源极区202的两侧；而选择栅极120则分别位在漏极区204的两侧。
请同时参照图1A与图1B，现有的堆叠栅极12的宽度W1与本实施例的堆叠栅极102与选择栅极120的总和宽度W2相同。换言之，本实施例通过在现有的堆叠栅极12的区域中形成堆叠栅极102与选择栅极120。因此，本实施例的存储元件20可在不增加栅极面积的情况下，同时具有堆叠栅极与选择栅极的优点。
以下将以图1B的A-A’线的剖面图为例来进行说明本实施例的存储元件的制造流程。
图2A至图2K是沿着图1B的A-A’线的第二实施例的一种存储元件的制造流程的剖面示意图。
请参照图2A，本发明的第二实施例提供一种存储元件的制造方法，其步骤如下。首先，提供基底100。在本实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(SOI)。
之后，在基底100中形成掺杂区202、204。在一实施例中，掺杂区202可例如是源极区(以下称为源极区202)；而掺杂区204可例如是漏极区(以下称为漏极区204)。源极区202与漏极区204相互交替而不重叠。
接着，在基底100上形成多个堆叠栅极102。详细地说，堆叠栅极102由穿隧介电层104、浮置栅极106、栅间介电层108、第一控制栅极110、第二控制栅极112以及介电层114、116依序堆叠而成。在本实施例中，穿隧介电层104的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法等。浮置栅极106的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。栅间介电层108可例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide,ONO)所构成的复合层，此复合层可为三层或更多层，本发明并不限于此，其形成方法可例如是化学气相沉积法。第一控制栅极110的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。第二控制栅极112的材料可例如是金属硅化物，所述金属硅化物可例如是硅化钨(WSix)，其形成方法可以是化学气相沉积法。介电层114、116可例如是单层结构、双层结构或多层结构。在本实施例中，介电层114的材料可例如是氮化硅；介电层116的材料可例如是氧化硅、四乙氧基硅烷(TEOS)氧化物或其组合。介电层114、116的形成方法可以是化学气相沉积法。
值得注意的是，堆叠栅极102分别位在源极区202与漏极区204之间。为了后续在漏极区204两侧的基底100上形成选择栅极120(如图2G所示)，在此阶段中，漏极区204两侧的堆叠栅极102之间的距离大于源极区202两侧的堆叠栅极102之间的距离。
请参照图2B，在堆叠栅极102的两侧形成栅间介电层118。详细地说，先在基底100上形成栅间介电材料层(未示出)，以覆盖堆叠栅极102以及基底100的表面。然后，进行非等向性蚀刻工艺，移除部分栅间介电材料层，以暴露堆叠栅极102的顶面。在一实施例中，栅间介电层118可例如是单层结构、双层结构或多层结构。在本实施例中，栅间介电层118可例如是三层结构，从堆叠栅极102的内侧往外延伸可依序为氧化层、氮化层以及氧化层。需注意的是，由于最外层的氧化层的形成方法为临场蒸气产生(ISSG)法，其可将中间的氮化层转变为氧化层或是氮氧化层。另外，在形成栅间介电层118时，一部分的栅间介电材料层覆盖基底100的表面，以形成垫层(pad layer)119，其可避免后续沉积或蚀刻工艺损坏基底100的表面。另一部分的栅间介电材料层则位在浮置栅极106旁，以形成栅介电层124。
接着，在基底100上形成选择栅极材料层(未示出)，以覆盖堆叠栅极102以及基底100的表面。然后，进行非等向性蚀刻工艺，移除部分选择栅极材料层，以暴露垫层119的表面。此时，位在栅介电层124上的选择栅极材料层可视为选择栅电极122，其与栅介电层124构成选择栅极120。也就是说，选择栅极120是以间隙壁形式形成于漏极区204两侧的堆叠栅极102的侧壁上。在一实施例中，选择栅电极122的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。栅介电层124的材料可例如是氧化硅、氮氧化硅或其组合，其形成方法可以是化学气相沉积法。
需注意的是，由于源极区202两侧的堆叠栅极102之间的距离小于漏极区204两侧的堆叠栅极102之间的距离，因此，在移除部分选择栅极材料层时，源极区202上的垫层119的表面并不会被暴露。也就是说，仍有部分选择栅极材料层残留在源极区202上，以形成选择栅电极122a。如图2B所示，源极区202两侧的堆叠栅极102之间的选择栅电极122a为一连续结构，而且选择栅电极122a的顶面呈一凹陷表面。
请参照图2C，在选择栅极120的两侧形成介电层126，其中介电层126的最顶表面低于堆叠栅极102的最顶表面或是选择栅极120的最顶表面。具体来说，介电层126的形成方法类似上述选择栅电极122的形成方法，在此便不再赘述。在一实施例中，介电层126的材料可例如是氮化硅。
请参照图2D，在基底100上共形地(conformally)形成介电层128。介电层128的材料可例如是氧化硅、四乙氧基硅烷(TEOS)氧化物或其组合。介电层128的形成方法可以是化学气相沉积法。
请参照图2E，在基底100上形成图案化光刻胶层130。具体来说，图案化光刻胶层130具有开口131。开口131暴露部分介电层128的表面。从另一方面来看，图案化光刻胶层130覆盖并保护预计要形成选择栅极120的区域(也就是漏极区204两侧的选择栅极120)。
请参照图2E与图2F，以图案化光刻胶层130为掩膜，进行蚀刻工艺，移除部分介电层128。在一实施例中，蚀刻工艺可例如是干式蚀刻工艺，所述干式蚀刻工艺可以是反应性离子蚀刻法(Reactive Ion Etching，RIE)。之后，再移除图案化光刻胶层130。
请参照图2F与图2G，以剩余的介电层128为掩膜，进行蚀刻工艺，移除选择栅电极122a。换言之，在进行此蚀刻工艺之后，源极区202两侧的堆叠栅极102的侧壁上的选择栅电极122a被移除，仅留下漏极区204两侧的堆叠栅极102的侧壁上的选择栅电极122(也就是选择栅极120)。
请参照图2G与图2H，形成间隙壁136在选择栅极120的侧壁上，并形成间隙壁138在堆叠栅极102的侧壁上，以避免后续蚀刻工艺损害堆叠栅极102与选择栅极120。在一实施例中，间隙壁136、138的材料可例如是氧化物、氮化物或其组合，其形成方法可以是化学气相沉积法。值得一提的是，在形成间隙壁136、138之后，选择栅极120的顶面、源极区202的顶面以及漏极区204的顶面被暴露。接着，进行金属硅化工艺，以同时在选择栅极120的顶面上、在源极区202的顶面上以及在漏极区204的顶面上分别形成硅化金属层132、134。
详细地说，金属硅化工艺的步骤是先在基底100上形成金属层(未示出)，以与选择栅极120的顶面、源极区202的顶面以及漏极区204的顶面接触。在一实施例中，金属层的材料可例如是钨、钛、钴、钽、镍、铂、钯或其合金等金属材料。但金属层的材料并不限于此，只要能与含硅的基底100或是含硅的选择栅极120形成硅化金属材料均是本发明涵盖的范围。接着，进行第一热回火(Anneal)工艺，以使金属层与所接触的含硅的选择栅极120、含硅的源极区202以及含硅的漏极区204反应分别形成硅化金属层132、134。在一实施例中，硅化金属层132、134的材料可例如是硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂、硅化钯或其组合。然后，进行选择性蚀刻工艺，移除未进行反应的金属层。之后，进行第二热回火工艺，以降低硅化金属层132、134的电阻值。
请参照图2H与图2I，在源极区202的基底100上形成图案化牺牲层139。图案化牺牲层139填入源极区202上的沟渠或空间并定义后续形成源极接触窗142的区域(如图2K所示)。在一实施例中，图案化牺牲层139的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。
接着，在基底100上形成介电层140。介电层140填入漏极区204上的沟渠或空间，并覆盖堆叠栅极102、选择栅极120、硅化金属层132以及图案化牺牲层139的表面。在一实施例中，介电层140的材料可例如是阶梯覆盖能力较好的旋涂玻璃(SOG)、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)或其组合，其形成方法可以是化学气相沉积法。之后，进行化学机械研磨(CMP)工艺，以平坦化介电层140的顶面。
然后，对介电层140进行光刻与蚀刻工艺，以在漏极区204上形成接触窗开口(contact opening)141。接触窗开口141暴露漏极区204上的硅化金属层134的表面。接触窗开口141定义后续形成漏极接触窗144的区域(如图2K所示)。
请参照图2I与图2J，移除图案化牺牲层139，以形成接触窗开口143。接触窗开口143暴露源极区202上的硅化金属层134的表面。
请参照图2J与图2K，在接触窗开口141、143中填入导体材料，以分别形成漏极接触窗144以及源极接触窗142。在一实施例中，源极接触窗142以及漏极接触窗144的材料可例如是钨(W)，其形成方法可以是物理气相沉积法。
请参照图2K，本发明第二实施例的存储元件20a包括基底100、栅极结构150、源极区202、漏极区204、源极接触窗142以及漏极接触窗144。栅极结构150位在基底100上。栅极结构150包括堆叠栅极102与位在堆叠栅极102旁的选择栅极120。选择栅极120的最高顶面低于堆叠栅极102的最高顶面。详细地说，选择栅极120的顶面为非平面。选择栅极120的高度自靠近堆叠栅极102往远离堆叠栅极102的方向渐缩。也就是说，选择栅极120的高度H2会逐渐减少为高度H3。在一实施例中，选择栅极120的高度H2、H3对堆叠栅极102的高度H1的高度比可例如是0.92：1至0.84：1。
另外，选择栅极120具有栅介电层124。堆叠栅极102具有穿隧介电层104。栅介电层124的厚度可大于穿隧介电层104的厚度，以承受存储元件20a操作时的高电压。在一实施例中，栅介电层124的材料可例如是氧化硅、氮氧化硅或其组合。此外，选择栅极120的顶面上具有硅化金属层132，以降低电阻值。堆叠栅极102与选择栅极120之间具有栅间介电层118，以电性隔离堆叠栅极102与选择栅极120。
如图2K所示，源极区202与漏极区204皆位在基底100中。源极区202与漏极区204的数量为多个，两者相互交替而不重叠。源极区202与漏极区204的两侧分别具有栅极结构150。不同的是，栅极结构150的堆叠栅极102靠近源极区202的两侧；而栅极结构150的选择栅极120则是靠近漏极区204的两侧。
另外，源极接触窗142位在源极区202上。源极接触窗142通过硅化金属层134与源极区202电性连接，以降低电阻值。漏极接触窗144位在漏极区204上。漏极接触窗144通过硅化金属层134与漏极区204电性连接，以降低电阻值。详细地说，漏极接触窗144的底面积大于源极接触窗142的底面积，因此，漏极接触窗144两侧的选择栅极120之间的距离大于源极接触窗142两侧的堆叠栅极102之间的距离。在一实施例中，源极接触窗142可例如是自对准接触窗(self-align contact)；而漏极接触窗144则不是自对准接触窗。
此外，本实施例的存储元件20a还包括间隙壁136、138位在栅极结构150的侧壁上。从图2K可知，位在选择栅极120的侧壁上的间隙壁136的厚度可大于位在堆叠栅极102的侧壁上的间隙壁138的厚度，以避免形成漏极接触窗144的蚀刻工艺损害栅极结构150。
综上所述，本发明提供一种存储元件及其制造方法，其通过在现有存储元件的堆叠栅极区域中形成堆叠栅极与选择栅极。在不增加栅极面积的情况下，本发明存储元件可具有高程序化效率、减少干扰、增加数据保持与循环耐久裕度、低功率消耗以及避免过度抹除等功效。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种存储元件，包括：
栅极结构，位在基底上，其中所述栅极结构包括：
堆叠栅极；
选择栅极，位在所述堆叠栅极旁，其中所述选择栅极的最高顶面低于所述堆叠栅极的最高顶面，所述选择栅极的顶面为非平面，且所述选择栅极的高度自最靠近所述堆叠栅极处往远离所述堆叠栅极的方向渐缩；以及
间隙壁，位在所述栅极结构的侧壁上，其中位在所述选择栅极的侧壁上的所述间隙壁的厚度大于位在所述堆叠栅极的侧壁上的所述间隙壁的厚度。
2.根据权利要求1所述的存储元件，其中所述选择栅极的高度对所述堆叠栅极的高度的高度比为0.92：1至0.84：1。
3.根据权利要求1所述的存储元件，其中所述选择栅极具有栅介电层，所述堆叠栅极具有穿隧介电层，所述栅介电层的厚度大于所述穿隧介电层的厚度。
4.根据权利要求1所述的存储元件，还包括栅间介电层位在所述堆叠栅极与所述选择栅极之间。
5.根据权利要求1所述的存储元件，还包括硅化金属层位在所述选择栅极的顶面上，其中所述硅化金属层的材料包括硅化钨、硅化钛、硅化钴、硅化钽、硅化镍、硅化铂、硅化钯或其组合。
6.一种存储元件，包括：
源极区，位在基底中；
漏极区，位在所述基底中；
至少两个堆叠栅极，分别位在所述源极区的两侧的所述基底上；
至少两个选择栅极，分别位在所述漏极区的两侧的所述基底上，其中所述漏极区的两侧的所述至少两个选择栅极之间的距离大于所述源极区的两侧的所述至少两个堆叠栅极之间的距离；
间隙壁，位在所述至少两个堆叠栅极的侧壁及所述至少两个选择栅极的侧壁上，其中位在所述至少两个选择栅极的所述侧壁上的所述间隙壁的厚度大于位在所述至少两个堆叠栅极的所述侧壁上的所述间隙壁的厚度；
源极接触窗，位在所述源极区上；以及
漏极接触窗，位在所述漏极区上，其中所述漏极接触窗的底面积大于所述源极接触窗的底面积。
7.根据权利要求6所述的存储元件，其中各所述至少两个堆叠栅极依序包括穿隧介电层、浮置栅极、栅间介电层、控制栅极以及介电层。
8.根据权利要求6所述的存储元件，其中所述源极接触窗通过一硅化金属层与所述源极区电性接触，且所述漏极接触窗通过另一硅化金属层与所述漏极区电性接触。
9.根据权利要求6所述的存储元件，其中所述源极接触窗为自对准接触窗，所述漏极接触窗不为自对准接触窗。
10.根据权利要求6所述的存储元件，其中所述至少两个堆叠栅极之一与其相邻的所述选择栅极之间具有栅间介电层。
11.一种存储元件的制造方法，包括：
在基底中形成至少一掺杂区；
在所述掺杂区的两侧的所述基底上分别形成至少两个栅极结构，各所述至少两个栅极结构包括堆叠栅极与位在所述堆叠栅极旁的选择栅极，其中所述选择栅极的最高顶面低于所述堆叠栅极的最高顶面；
在所述堆叠栅极与所述选择栅极之间形成栅间介电层；
在所述掺杂区上形成接触窗，其中当所述掺杂区为源极区，所述接触窗具有第一底面积，当所述掺杂区为漏极区，所述接触窗具有第二底面积，其中所述第二底面积大于所述第一底面积；以及
在形成所述接触窗之前，在所述至少两个栅极结构的两侧分别形成多个间隙壁，其中位在所述选择栅极的侧壁上的所述间隙壁的厚度大于位在所述堆叠栅极的侧壁上的所述间隙壁的厚度。
12.根据权利要求11所述的存储元件的制造方法，其中当所述掺杂区为漏极区，在所述掺杂区一侧的所述至少两个栅极结构中的所述选择栅极和在所述掺杂区另一侧的所述至少两个栅极结构中的所述选择栅极分别位在所述漏极区的两侧的所述基底上。
13.根据权利要求11所述的存储元件的制造方法，其中当所述掺杂区为源极区，在所述掺杂区一侧的所述至少两个栅极结构中的所述堆叠栅极和在所述掺杂区另一侧的所述至少两个栅极结构中的所述堆叠栅极分别位在所述源极区的两侧的所述基底上。
14.根据权利要求11所述的存储元件的制造方法，其中当所述掺杂区为源极区，所述接触窗为自对准接触窗，当所述掺杂区为漏极区，所述接触窗不为自对准接触窗。
15.根据权利要求11所述的存储元件的制造方法，还包括进行金属硅化工艺，以同时在所述掺杂区上、在所述掺杂区一侧的所述至少两个栅极结构中的所述选择栅极的顶面上，以及在所述掺杂区另一侧的所述至少两个栅极结构中的所述选择栅极的顶面上分别形成多个硅化金属层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224338B2 (en) * 2017-04-18 2019-03-05 Globalfoundries Singapore Pte. Ltd. Cost-effective method to form a reliable memory device with selective silicidation and resulting device
CN108807407B (zh) * 2018-06-08 2021-07-09 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法
US10438850B1 (en) 2018-07-23 2019-10-08 International Business Machines Corporation Semiconductor device with local connection
US10431495B1 (en) * 2018-07-23 2019-10-01 International Business Machines Corporation Semiconductor device with local connection
US10755790B2 (en) * 2019-01-23 2020-08-25 Macronix International Co., Ltd. Boosted voltage driver for bit lines and other circuit nodes
CN112018119A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11424254B2 (en) * 2019-12-13 2022-08-23 Winbond Electronics Corp. Semiconductor device and manufacturing method of the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
CN101794785A (zh) * 2008-12-31 2010-08-04 东部高科股份有限公司 闪存器及其制造方法
US9209275B1 (en) * 2014-07-29 2015-12-08 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cells and methods of manufacturing the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6184554B1 (en) * 1999-08-09 2001-02-06 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6426896B1 (en) * 2000-05-22 2002-07-30 Actrans System Inc. Flash memory cell with contactless bit line, and process of fabrication
US6621115B2 (en) * 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7046552B2 (en) 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
KR100646085B1 (ko) * 2005-03-08 2006-11-14 매그나칩 반도체 유한회사 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법
JP4810392B2 (ja) * 2005-11-15 2011-11-09 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
KR100669347B1 (ko) * 2005-11-17 2007-01-16 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP4764151B2 (ja) * 2005-12-01 2011-08-31 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4799189B2 (ja) * 2006-01-24 2011-10-26 株式会社東芝 半導体装置の製造方法
JP4818061B2 (ja) * 2006-10-13 2011-11-16 株式会社東芝 不揮発性半導体メモリ
KR20090026927A (ko) 2007-09-11 2009-03-16 삼성전자주식회사 임베디드 반도체 소자 및 그 제조 방법
US8278203B2 (en) * 2010-07-28 2012-10-02 Sandisk Technologies Inc. Metal control gate formation in non-volatile storage
JP2012064898A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 露光方法及び半導体装置の製造方法
JP2012119517A (ja) * 2010-12-01 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
TWI495090B (zh) * 2012-01-20 2015-08-01 Ememory Technology Inc 記憶體結構及其製造方法
US9111866B2 (en) * 2013-03-07 2015-08-18 Globalfoundries Singapore Pte. Ltd. Method of forming split-gate cell for non-volative memory devices
US8928060B2 (en) * 2013-03-14 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell
US9412597B2 (en) * 2013-12-05 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory semiconductor device and method thereof
US9716097B2 (en) * 2015-01-14 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques to avoid or limit implant punch through in split gate flash memory devices
JP6450624B2 (ja) * 2015-03-30 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9613971B2 (en) * 2015-07-24 2017-04-04 Sandisk Technologies Llc Select gates with central open areas
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6503395B2 (ja) * 2016-10-12 2019-04-17 イーメモリー テクノロジー インコーポレイテッド 静電放電回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
CN101794785A (zh) * 2008-12-31 2010-08-04 东部高科股份有限公司 闪存器及其制造方法
US9209275B1 (en) * 2014-07-29 2015-12-08 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cells and methods of manufacturing the same

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Publication number Publication date
CN107768373A (zh) 2018-03-06
US10147730B2 (en) 2018-12-04
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US9972631B2 (en) 2018-05-15
US20180204846A1 (en) 2018-07-19

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