CN111146203A - 3d nor闪存的制作方法及其的存储单元结构 - Google Patents
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Abstract
本发明涉及3D NOR闪存的制作方法及其的存储单元结构，涉及半导体集成电路制造工艺，通过在半导体衬底的沟槽内依次形成覆盖沟槽侧壁和底部的隧穿介质层，依位于沟槽侧壁的隧穿介质层设置的多晶硅浮栅，覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面的多晶硅层间电介质层，以及填充多晶硅浮栅之间空隙的控制栅极，形成位于半导体衬底内的垂直沟道结构，漏区、共源区和沟道区位于栅极结构的侧面，并沟道区位于漏区与共源区之间，如此形成的闪存单元可突破沟道长度对存储单元的尺寸限制从而能缩小存储单元的面积。
Description
技术领域
本发明涉及半导体集成电路制造工艺，尤其涉及一种3D NOR闪存的制作方法及其的存储单元结构。
背景技术
在过去的20年中，堆叠式存储器的尺寸缩小是依靠光刻工艺升级以及架构创新来实现的。但是在或非(NOR)型Flash中，45纳米以下的节点已经被沟道长度所限而并非光刻工艺。短沟道效应会导致沟道漏电造成读取电流漏电问题以及热电子编程分布变差等问题，综合来看，NOR Flash的闪存单元的沟道长度被限制在100纳米以上；如在现有电子隧穿氧化层(Erase Through Oxide，ETOX)架构的NOR Flash中，45纳米节点以上的技术一直都维持在最小存储单元面积接近10F2的平面技术中，其中最小沟道长度不小于110纳米；F表示一个特征尺寸，对于45nm节点，一个特征尺寸为45nm。
如图1a所示，是现有闪存的阵列结构图；图1b是沿图1a中的AA线的现有闪存的剖面结构图；如图1c所示，是现有闪存的立体结构图；现有闪存包括多个存储单元，在俯视面上一个所述存储单元如虚线圈104所示；各所述存储单元包括栅极结构210、源区208、漏区209和沟道区。
在所述多晶硅浮栅203的宽度方向上的两侧面和顶部表面上依次形成有控制介质层204和多晶硅控制栅205。现有中，各所述存储单元的所述栅极结构由形成在所述半导体衬底201表面的所述隧穿介质层202、所述多晶硅浮栅203、所述控制介质层204和多晶硅控制栅205叠加而成。所述源区208和所述漏区209自对准形成在所述栅极结构210两侧的有源区101中。
所述沟道区位于所述源区208和所述漏区209之间且被所述多晶硅浮栅203所覆盖的所述半导体衬底201的表面区域中；被所述多晶硅浮栅203覆盖的所述沟道区的表面用于形成连接所述源区208和所述漏区209的沟道。
图1a中，各所述存储单元行列排列形成闪存的阵列结构，所述闪存为NOR型结构。同一行的各所述存储单元的所述多晶硅控制栅205连接在一起并组成多晶硅行102，所述多晶硅行102组成字线(WL)。同一列的各所述存储单元的所述漏区209都通过对应的接触孔103连接到由正面金属层组成位线(BL)。
现有闪存中，一个所述存储单元的尺寸如虚线框104所示，其中所述存储单元的宽度为2F，长度为5F，F表示一个特征尺寸大小。长度则会受到沟道长度的限制，也即虽然光刻工艺能使长度做到更小，但是这会使得沟道长度也减少，从而使器件的短沟道效应增加并由此产生和短沟道效应相关的问题，如会导致沟道漏电造成读取电流漏电问题以及热电子编程分布变差等问题。
以45纳米以下的技术节点为例，特征尺寸为45nm，满足短沟道效应的条件下的所述沟道的长度为100nm以上如不小于110nm；这样，长度要为5F以上，这样存储单元的面积最小值仅能做到10F2，尺寸无法继续往下缩小。
发明内容
本发明的目的在于提供一种3D NOR闪存的制作方法，以突破沟道长度对存储单元的尺寸限制从而能缩小存储单元的面积。
本发明提供的3D NOR闪存的制作方法，包括：S1：提供衬底，在所述衬底上依次形成有重掺杂多晶硅层、第一n型掺杂多晶硅层、p型掺杂多晶硅层以及第二n型掺杂多晶硅层；S2：通过光刻刻蚀工艺形成至少一沟槽，所述至少一沟槽从第二n型掺杂多晶硅层延伸至重掺杂多晶硅层，并刻蚀掉部分重掺杂多晶硅层；S3：形成隧穿介质层和多晶硅浮栅，其中隧穿介质层和多晶硅浮栅覆盖所述至少一沟槽的底部和侧壁并延伸覆盖第二n型掺杂多晶硅层的上表面；S4：进行刻蚀工艺，刻蚀掉部分多晶硅浮栅；S5：形成多晶硅层间电介质层，所述多晶硅层间电介质层覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面；S6：形成多晶硅控制栅层，多晶硅控制栅层填充所述至少一沟槽并延伸覆盖第二n型掺杂多晶硅层的上表面；S7：进行多晶硅控制栅层刻蚀，并多晶硅回刻至所述至少一沟槽内的位于多晶硅浮栅上的多晶硅层间电介质层，以形成多个栅极结构的控制栅极，使位于每一沟槽内的控制栅极、多晶硅层间电介质层及多晶硅浮栅构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层构成3D NOR闪存的漏区，重掺杂多晶硅层构成3D NOR闪存的共源区，p型掺杂多晶硅层构成3D NOR闪存的沟道区；以及S8：形成第一层间介质层，并进行平坦化工艺，在第一层间介质层中形成至少一第一通孔和至少一第二通孔，在所述至少一第一通孔中填充导电材料而形成至少一第一接触孔，所述至少一第一接触孔的一端连接漏区，另一端连接形成于第一层间介质层上的位线，在所述至少一第二通孔中填充导电材料而形成至少一第二接触孔，所述至少一第二接触孔的一端连接控制栅极，形成第二层间介质层，并进行平坦化工艺，在第二层间介质层中形成至少一第三通孔，在所述至少一第三通孔中填充导电材料而形成至少一第三接触孔，所述至少一第三接触孔的一端连接一所述至少一第二接触孔，另一端连接形成于第二层间介质层上的字线。
更进一步的，步骤S1中，第一n型掺杂多晶硅层用于形成3D NOR闪存的源区；第二n型掺杂多晶硅层用于形成3D NOR闪存的漏区；p型掺杂多晶硅层用于形成3D NOR闪存的沟道区；重掺杂多晶硅层用于形成3D NOR闪存的共源区。
更进一步的，步骤S2中，所述刻蚀工艺为干法刻蚀工艺。
更进一步的，所述隧穿介质层为氧化层。
更进一步的，所述多晶硅层间电介质层为氧化层、氮化层和氧化层的叠加层。
更进一步的，所述层间介质层为具有隔绝其前段工艺和后段工艺所形成的器件和结构的材料。
更进一步的，所述层间介质层为低K值材料。
更进一步的，步骤S8中，所述平坦化工艺为化学机械研磨工艺。
更进一步的，第一n型掺杂多晶硅层和第二n型掺杂多晶硅层为重掺杂多晶硅层。
更进一步的，所述衬底为p型硅衬底。
更进一步的，步骤S4中的所述刻蚀工艺的刻蚀停止层为隧穿介质层。
本发明还一种3D NOR闪存的存储单元结构，包括：衬底，以及形成于所述衬底上的重掺杂多晶硅层、第一n型掺杂多晶硅层、p型掺杂多晶硅层以及第二n型掺杂多晶硅层；至少一沟槽，所述至少一沟槽从第二n型掺杂多晶硅层延伸至重掺杂多晶硅层，并延伸至重掺杂多晶硅层内；每一沟槽内依次包括覆盖沟槽侧壁和底部的隧穿介质层，依位于沟槽侧壁的隧穿介质层设置的多晶硅浮栅，所述多晶硅浮栅从沟槽底部延伸至p型掺杂多晶硅层，覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面的多晶硅层间电介质层，以及填充多晶硅浮栅之间的空隙的控制栅极，使位于每一沟槽内的控制栅极、多晶硅层间电介质层及多晶硅浮栅构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层构成3D NOR闪存的漏区，重掺杂多晶硅层构成3D NOR闪存的共源区，p型掺杂多晶硅层构成3DNOR闪存的沟道区；第一层间介质层，覆盖多晶硅层间电介质层和控制栅极的表面，在第一层间介质层中形成有至少一第一接触孔和至少一第二通孔，所述至少一第一接触孔的一端连接漏区，另一端连接形成于第一层间介质层上的位线，所述至少一第二接触孔的一端连接控制栅极；以及第二层间介质层，覆盖位线，在第二层间介质层中形成有至少一第三接触孔，所述至少一第三接触孔的一端连接一所述至少一第二接触孔，另一端连接形成于第二层间介质层上的字线。
更进一步的，所述隧穿介质层为氧化层。
更进一步的，多晶硅层间电介质层为氧化层、氮化层和氧化层的叠加层。
更进一步的，所述层间介质层为低K值材料。
本发明提供的3D NOR闪存的制作方法及其的存储单元结构，通过在半导体衬底的沟槽内依次形成覆盖沟槽侧壁和底部的隧穿介质层，依位于沟槽侧壁的隧穿介质层设置的多晶硅浮栅，覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面的多晶硅层间电介质层，以及填充多晶硅浮栅之间空隙的控制栅极，形成位于半导体衬底内的垂直沟道结构，漏区、共源区和沟道区位于栅极结构的侧面，并沟道区位于漏区与共源区之间，如此形成的闪存单元可突破沟道长度对存储单元的尺寸限制从而能缩小存储单元的面积。
附图说明
图1a为现有闪存的阵列结构图。
图1b为沿图1a中的AA线的现有闪存的剖面结构图。
图1c为现有闪存的立体结构图。
图2a-2g为本发明一实施例的3D NOR闪存的制作过程示意图。
图3为本发明的3D NOR闪存的阵列结构图。
图中主要元件附图标记说明如下：
210、衬底；220、重掺杂多晶硅层；230、第一n型掺杂多晶硅层；240、p型掺杂多晶硅层；250、第二n型掺杂多晶硅层；410、隧穿介质层；420、多晶硅浮栅；430、多晶硅层间电介质层；450、控制栅极；460、第一层间介质层；470、第一接触孔；480、第二接触孔；310、沟槽；490、位线；510、第二层间介质层；520、第三接触孔；530、字线。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明一实施例中，在于提供一种3D NOR闪存的制作方法，具体的，请参阅图2a-2g，图2a-2g为本发明一实施例的3D NOR闪存的制作过程示意图，本发明一实施例的3DNOR闪存的制作方法，包括：
S1：提供衬底210，在所述衬底210上依次形成有重掺杂多晶硅层220、第一n型掺杂多晶硅层230、p型掺杂多晶硅层240以及第二n型掺杂多晶硅层250，如图2a所示；
在本发明一实施例中，所述衬底210可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底等。在本发明一实施例中，所述衬底210为p型硅衬底。
在本发明一实施例中，第一n型掺杂多晶硅层230和第二n型掺杂多晶硅层250为重掺杂多晶硅层。
在本发明一实施例中，第一n型掺杂多晶硅层230用于形成3D NOR闪存的源区；第二n型掺杂多晶硅层250用于形成3D NOR闪存的漏区；p型掺杂多晶硅层240用于形成3D NOR闪存的沟道区；重掺杂多晶硅层220用于形成3D NOR闪存的共源区(CSL)。
S2：通过光刻刻蚀工艺形成至少一沟槽310，所述至少一沟槽从第二n型掺杂多晶硅层250延伸至重掺杂多晶硅层220，并刻蚀掉部分重掺杂多晶硅层220，如图2b所示；
在本发明一实施例中，所述刻蚀工艺为干法刻蚀工艺。
S3：形成隧穿介质层410和多晶硅浮栅420，其中隧穿介质层410和多晶硅浮栅420覆盖所述至少一沟槽310的底部和侧壁并延伸覆盖第二n型掺杂多晶硅层250的上表面，如图2c所示。
在本发明一实施例中，所述隧穿介质层410为氧化层。
S4：进行刻蚀工艺，刻蚀掉部分多晶硅浮栅，如图2d所示；
在本发明一实施例中，所述刻蚀工艺为干法刻蚀工艺。
在本发明一实施例中，所述刻蚀工艺将至少一沟槽310内位于第二n型掺杂多晶硅层250侧壁的多晶硅浮栅刻蚀掉，直至p型掺杂多晶硅层240。
在本发明一实施例中，所述刻蚀工艺的刻蚀停止层为隧穿介质层410。还可进一步刻蚀掉部分隧穿介质层410。
S5：形成多晶硅层间电介质层430，所述多晶硅层间电介质层430覆盖所述至少一沟槽310的底部、多晶硅浮栅420的侧壁和顶部、第二n型掺杂多晶硅层250的侧面并延伸覆盖第二n型掺杂多晶硅层250的上表面，如图2d所示。
在本发明一实施例中，多晶硅层间电介质层430为氧化层、氮化层和氧化层的叠加层。
S6：形成多晶硅控制栅层440，多晶硅控制栅层440填充所述至少一沟槽310并延伸覆盖第二n型掺杂多晶硅层250的上表面，如图2e所示；
S7：进行多晶硅控制栅层刻蚀，并多晶硅回刻至所述至少一沟槽内的位于多晶硅浮栅420上的多晶硅层间电介质层430，以形成多个栅极结构的控制栅极450，使位于每一沟槽310内的控制栅极450、多晶硅层间电介质层430及多晶硅浮栅420构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层250构成3D NOR闪存的漏区，重掺杂多晶硅层220构成3D NOR闪存的共源区，p型掺杂多晶硅层240构成3D NOR闪存的沟道区，如图2f所示；
如图2f所示，多晶硅回刻工艺回刻至p型掺杂多晶硅层240形成的沟道区，如此可防止操作时多晶硅控制栅分压到漏区而导致耦合率降低的问题。另所述多晶硅控制栅层刻蚀工艺将漏区打开。多晶硅回刻工艺将多晶硅控制栅层440断开，分别形成多个栅极结构的控制栅极450。
S8：形成第一层间介质层460，并进行平坦化工艺，在第一层间介质层460中形成至少一第一通孔和至少一第二通孔，在所述至少一第一通孔中填充导电材料而形成至少一第一接触孔470，所述至少一第一接触孔470的一端连接漏区，另一端连接形成于第一层间介质层460上的位线(bitline)490，在所述至少一第二通孔中填充导电材料而形成至少一第二接触孔480，所述至少一第二接触孔480的一端连接控制栅极450，形成第二层间介质层510，并进行平坦化工艺，在第二层间介质层510中形成至少一第三通孔，在所述至少一第三通孔中填充导电材料而形成至少一第三接触孔520，所述至少一第三接触孔520的一端连接一所述至少一第二接触孔480，另一端连接形成于第二层间介质层510上的字线(wordline)530，如图2g所示；
在本发明一实施例中，层间介质层460为低K值材料，但本发明对此并不做限定，任何具有隔绝其前段工艺和后段工艺所形成的器件和结构的材料均可。
在本发明一实施例中，所述平坦化工艺为化学机械研磨工艺。
在本发明一实施例中，还提供一种3D NOR闪存的存储单元结构，具体的，请参阅图2g，也请参阅图3所示的本发明的3D NOR闪存的阵列结构图，如图2g所示本发明的3D NOR闪存的存储单元结构包括：衬底210，以及形成于所述衬底210上的重掺杂多晶硅层220、第一n型掺杂多晶硅层230、p型掺杂多晶硅层240以及第二n型掺杂多晶硅层250；至少一沟槽310，所述至少一沟槽从第二n型掺杂多晶硅层250延伸至重掺杂多晶硅层220，并延伸至重掺杂多晶硅层220内；每一沟槽310内依次包括覆盖沟槽侧壁和底部的隧穿介质层410，依位于沟槽侧壁的隧穿介质层410设置的多晶硅浮栅420，所述多晶硅浮栅420从沟槽底部延伸至p型掺杂多晶硅层240，覆盖所述至少一沟槽310的底部、多晶硅浮栅420的侧壁和顶部、第二n型掺杂多晶硅层250的侧面并延伸覆盖第二n型掺杂多晶硅层250的上表面的多晶硅层间电介质层430，以及填充多晶硅浮栅420之间的空隙的控制栅极450，使位于每一沟槽310内的控制栅极450、多晶硅层间电介质层430及多晶硅浮栅420构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层250构成3D NOR闪存的漏区，重掺杂多晶硅层220构成3D NOR闪存的共源区，p型掺杂多晶硅层240构成3D NOR闪存的沟道区；第一层间介质层460，覆盖多晶硅层间电介质层430和控制栅极450的表面，在第一层间介质层460中形成有至少一第一接触孔470和至少一第二通孔480，所述至少一第一接触孔470的一端连接漏区，另一端连接形成于第一层间介质层460上的位线(bitline)490，所述至少一第二接触孔480的一端连接控制栅极450；第二层间介质层510，覆盖位线490，在第二层间介质层510中形成有至少一第三接触孔520，所述至少一第三接触孔520的一端连接一所述至少一第二接触孔480，另一端连接形成于第二层间介质层510上的字线(wordline)530。
在本发明一实施例中，所述隧穿介质层410为氧化层。
在本发明一实施例中，多晶硅层间电介质层430为氧化层、氮化层和氧化层的叠加层。
在本发明一实施例中，层间介质层460为低K值材料，但本发明对此并不做限定，任何具有隔绝其前段工艺和后段工艺所形成的器件和结构的材料均可。
综上所述，通过在半导体衬底的沟槽内依次形成覆盖沟槽侧壁和底部的隧穿介质层，依位于沟槽侧壁的隧穿介质层设置的多晶硅浮栅，覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面的多晶硅层间电介质层，以及填充多晶硅浮栅之间空隙的控制栅极，形成位于半导体衬底内的垂直沟道结构，漏区、共源区和沟道区位于栅极结构的侧面，并沟道区位于漏区与共源区之间，如此形成的闪存单元可突破沟道长度对存储单元的尺寸限制从而能缩小存储单元的面积。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (15)
1.一种3D NOR闪存的制作方法，其特征在于，包括：
S1：提供衬底，在所述衬底上依次形成有重掺杂多晶硅层、第一n型掺杂多晶硅层、p型掺杂多晶硅层以及第二n型掺杂多晶硅层；
S2：通过光刻刻蚀工艺形成至少一沟槽，所述至少一沟槽从第二n型掺杂多晶硅层延伸至重掺杂多晶硅层，并刻蚀掉部分重掺杂多晶硅层；
S3：形成隧穿介质层和多晶硅浮栅，其中隧穿介质层和多晶硅浮栅覆盖所述至少一沟槽的底部和侧壁并延伸覆盖第二n型掺杂多晶硅层的上表面；
S4：进行刻蚀工艺，刻蚀掉部分多晶硅浮栅；
S5：形成多晶硅层间电介质层，所述多晶硅层间电介质层覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面；
S6：形成多晶硅控制栅层，多晶硅控制栅层填充所述至少一沟槽并延伸覆盖第二n型掺杂多晶硅层的上表面；
S7：进行多晶硅控制栅层刻蚀，并多晶硅回刻至所述至少一沟槽内的位于多晶硅浮栅上的多晶硅层间电介质层，以形成多个栅极结构的控制栅极，使位于每一沟槽内的控制栅极、多晶硅层间电介质层及多晶硅浮栅构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层构成3D NOR闪存的漏区，重掺杂多晶硅层构成3DNOR闪存的共源区，p型掺杂多晶硅层构成3D NOR闪存的沟道区；以及
S8：形成第一层间介质层，并进行平坦化工艺，在第一层间介质层中形成至少一第一通孔和至少一第二通孔，在所述至少一第一通孔中填充导电材料而形成至少一第一接触孔，所述至少一第一接触孔的一端连接漏区，另一端连接形成于第一层间介质层上的位线，在所述至少一第二通孔中填充导电材料而形成至少一第二接触孔，所述至少一第二接触孔的一端连接控制栅极，形成第二层间介质层，并进行平坦化工艺，在第二层间介质层中形成至少一第三通孔，在所述至少一第三通孔中填充导电材料而形成至少一第三接触孔，所述至少一第三接触孔的一端连接一所述至少一第二接触孔，另一端连接形成于第二层间介质层上的字线。
2.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，步骤S1中，第一n型掺杂多晶硅层用于形成3D NOR闪存的源区；第二n型掺杂多晶硅层用于形成3D NOR闪存的漏区；p型掺杂多晶硅层用于形成3D NOR闪存的沟道区；重掺杂多晶硅层用于形成3D NOR闪存的共源区。
3.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，步骤S2中，所述刻蚀工艺为干法刻蚀工艺。
4.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，所述隧穿介质层为氧化层。
5.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，所述多晶硅层间电介质层为氧化层、氮化层和氧化层的叠加层。
6.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，所述层间介质层为具有隔绝其前段工艺和后段工艺所形成的器件和结构的材料。
7.根据权利要求6所述的3D NOR闪存的制作方法，其特征在于，所述层间介质层为低K值材料。
8.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，步骤S8中，所述平坦化工艺为化学机械研磨工艺。
9.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，第一n型掺杂多晶硅层和第二n型掺杂多晶硅层为重掺杂多晶硅层。
10.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，所述衬底为p型硅衬底。
11.根据权利要求1所述的3D NOR闪存的制作方法，其特征在于，步骤S4中的所述刻蚀工艺的刻蚀停止层为隧穿介质层。
12.一种3D NOR闪存的存储单元结构，其特征在于，包括：
衬底，以及形成于所述衬底上的重掺杂多晶硅层、第一n型掺杂多晶硅层、p型掺杂多晶硅层以及第二n型掺杂多晶硅层；
至少一沟槽，所述至少一沟槽从第二n型掺杂多晶硅层延伸至重掺杂多晶硅层，并延伸至重掺杂多晶硅层内；
每一沟槽内依次包括覆盖沟槽侧壁和底部的隧穿介质层，依位于沟槽侧壁的隧穿介质层设置的多晶硅浮栅，所述多晶硅浮栅从沟槽底部延伸至p型掺杂多晶硅层，覆盖所述至少一沟槽的底部、多晶硅浮栅的侧壁和顶部、第二n型掺杂多晶硅层的侧面并延伸覆盖第二n型掺杂多晶硅层的上表面的多晶硅层间电介质层，以及填充多晶硅浮栅之间的空隙的控制栅极，使位于每一沟槽内的控制栅极、多晶硅层间电介质层及多晶硅浮栅构成3D NOR闪存的一个存储单元的栅极结构，位于栅极结构侧边的第二n型掺杂多晶硅层构成3D NOR闪存的漏区，重掺杂多晶硅层构成3D NOR闪存的共源区，p型掺杂多晶硅层构成3D NOR闪存的沟道区；
第一层间介质层，覆盖多晶硅层间电介质层和控制栅极的表面，在第一层间介质层中形成有至少一第一接触孔和至少一第二通孔，所述至少一第一接触孔的一端连接漏区，另一端连接形成于第一层间介质层上的位线，所述至少一第二接触孔的一端连接控制栅极；以及
第二层间介质层，覆盖位线，在第二层间介质层中形成有至少一第三接触孔，所述至少一第三接触孔的一端连接一所述至少一第二接触孔，另一端连接形成于第二层间介质层上的字线。
13.根据权利要求12所述的3D NOR闪存的存储单元结构，其特征在于，所述隧穿介质层为氧化层。
14.根据权利要求12所述的3D NOR闪存的存储单元结构，其特征在于，多晶硅层间电介质层为氧化层、氮化层和氧化层的叠加层。
15.根据权利要求12所述的3D NOR闪存的存储单元结构，其特征在于，所述层间介质层为低K值材料。
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