CN115117070A - Etox nor闪存的制造方法 - Google Patents

Abstract

本发明公开了一种ETOX NOR闪存的制造方法，包括：步骤一、形成浅沟槽隔离；步骤二、自对准形成隧穿介质层和多晶硅浮栅；步骤三、依次形成控制介质层和多晶硅控制栅；步骤四、形成侧墙；侧墙的第三次全面刻蚀使浅沟槽隔离具有第一损耗厚度；步骤五、自对准形成源区和漏区；步骤六、形成SAB层，SAB层的第四次图形化刻蚀使浅沟槽隔离具有第二损耗厚度；步骤七、形成自对准金属硅化物，自对准金属硅化物的第五次全面刻蚀使浅沟槽隔离具有第三损耗厚度；调节第三至五次刻蚀的刻蚀量，使得第一至第三损耗厚度的总和降低并使得晶圆的边缘区域的浅沟槽隔离的顶部表面低于有源区的顶部表面的差值降低到满足相邻位线之间的耐压值要求。

Description

ETOX NOR闪存的制造方法

技术领域

本发明涉及一种半导体集成电路方法，特别是涉及一种电子隧穿介质层(EraseThrough Oxide，ETOX)或非(NOR)闪存的制造方法。

背景技术

如图1A所示，现有ETOX NOR闪存的阵列结构图；图1B是沿图1A中的AA线的的剖面结构图；图1C是沿图1A中的BB线的剖面结构图；图1D是图1A对应的立体图；现有ETOX NOR闪存包括多个存储单元，在俯视面上所述存储单元如虚线圈104所示；各所述存储单元包括栅极结构、源区208、漏区209和沟道区。

在所述多晶硅浮栅203的宽度方向上的两侧面和顶部表面上依次形成有控制介质层204和多晶硅控制栅205。现有中，各所述存储单元的所述栅极结构由形成在所述半导体衬底201表面的所述隧穿介质层202、所述多晶硅浮栅203、所述控制介质层204和多晶硅控制栅205叠加而成。通常，所述半导体衬底201为硅衬底。所述隧穿介质层202为氧化层，所述控制介质层204为氧化层、氮化层和氧化层的叠加层。

所述源区208和所述漏区209自对准形成在所述栅极结构两侧的有源区101中。

通常，在所述栅极结构的侧面还形成有侧墙206，所述漏区209由重掺杂区如N+区组成，所述漏区209的靠近栅极结构侧还包括轻掺杂漏区207，所述轻掺杂漏区207和所述栅极结构的侧面自对准；所述漏区209则在所述侧墙206形成之后采用N+离子注入形成。

所述沟道区位于所述源区208和所述漏区209之间且被所述多晶硅浮栅203所覆盖的所述半导体衬底201的表面区域中；被所述多晶硅浮栅203覆盖的所述沟道区的表面用于形成连接所述源区208和所述漏区209的沟道。

图1A中，各所述存储单元行列排列形成闪存的阵列结构，所述闪存为NOR型结构。

同一行的各所述存储单元的所述多晶硅控制栅205连接在一起并组成多晶硅行102，所述多晶硅行102组成字线(WL)。

同一列的各所述存储单元的所述漏区209都通过对应的接触孔103连接到由正面金属层组成位线212(BL)。图1D中，仅显示了一层正面金属层即M1。

同一列的各所述存储单元的所述源区208、所述漏区209和所述沟道区位于同一个呈列结构的所述有源区101中，所述有源区101和对应的所述多晶硅行102的交叠区域为所述多晶硅浮栅203的形成区域，即图1中虚线框105所示区域为所述多晶硅浮栅203的形成区域。

在阵列结构中，同一行的所述源区208都通过深度大于所述浅沟槽隔离211的深度的埋源线连接连接在一起，为自对准源(SAS)结构。

各列所述有源区101之间隔离有浅沟槽隔离211，所述浅沟槽隔离211形成于浅沟槽中。

通常，所述多晶硅浮栅203会通过多晶硅沉积和化学机械研磨(CMP)自对准形成于所述有源区101的表面，之后在进行所述多晶硅控制栅205的图形化刻蚀中使位于虚线框105外的所述有源区101表面的所述多晶硅浮栅203去除。

在所述漏区209和所述多晶硅控制栅205的表面会形成金属硅化物210，图1D还显示了所述金属硅化物201采用镍化硅即NiSix。

如图1C所示，现有ETOX NOR闪存的制造工艺容易产生过多的所述浅沟槽隔离211的损耗，使得所述浅沟槽隔离211的顶部表面比所述有源区101的顶部表面低较多。而且，随着工艺节点的不断降低，所述浅沟槽隔离211的顶部表面低于所述有源区101的顶部表面的差值越大。如图2所示，是图1C对应的照片；这是在50nm工艺节点时对应的照片，可以看出，所述浅沟槽隔离211的顶部表面214比所述有源区101的顶部表面213低

这样就无法保证对相邻的所述有源区101进行很好的隔离，由图1D可以直观看出，相邻位线212之间的耐压就会变小。

发明内容

本发明所要解决的技术问题是提供一种ETOX NOR闪存的制造方法，能降低制造工艺步骤中对浅沟槽隔离的损耗，从而能增加存储区的有源区之间的隔离能力，从而能使相邻位线之间的耐压值满足要求。

为解决上述技术问题，本发明提供的ETOX NOR闪存的制造方法包括如下步骤：

步骤一、在组成晶圆的半导体衬底上形成浅沟槽隔离，所述浅沟槽隔离定义出有源区，ETOX NOR闪存的存储区的各所述有源区呈条形结构。

步骤二、在所述存储区的各所述有源区的表面上自对准形成隧穿介质层和多晶硅浮栅。

所述多晶硅浮栅采用第一次多晶硅沉积加第一次CMP实现，所述第一次多晶硅沉积完成后，所述晶圆的边缘区域的多晶硅厚度低于所述晶圆的中间区域的多晶硅厚度，使得所述第一次CMP完成后，所述晶圆的边缘区域的所述浅沟槽隔离的厚度损耗大于所述晶圆的中间区域的所述浅沟槽隔离的厚度损耗并从而使得所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述晶圆的中间区域的所述浅沟槽隔离的顶部表面。

步骤三、依次形成控制介质层和多晶硅控制栅。

所述多晶硅控制栅采用第二次多晶硅沉积加第二次多晶硅图形化刻蚀工艺实现。

所述第二次多晶硅图形化刻蚀后，所述多晶硅控制栅呈条形结构且所述多晶硅控制栅的条形结构和所述有源区的条形结构垂直。

所述第二次多晶硅图形化刻蚀同时将所述多晶硅控制栅的条形结构外的所述多晶硅浮栅去除，使所述多晶硅浮栅仅覆盖在所述多晶硅控制栅和所述有源区的交叠区域，同时使所述多晶硅控制栅之间的所述浅沟槽隔离和所述有源区表面暴露。

所述多晶硅控制栅覆盖所述多晶硅浮栅的顶部表面、第一侧面和第二侧面以及位于同一行上的所述多晶硅浮栅外的所述浅沟槽隔离表面。

由各所述有源区表面上的所述隧穿介质层、所述多晶硅浮栅、所述控制介质层和所述多晶硅控制栅叠加形成各存储单元的栅极结构。

步骤四、形成侧墙；采用侧墙介质层沉积加第三次全面刻蚀形成所述侧墙；所述侧墙自对准形成在所述栅极结构以及所述栅极结构之间的所述浅沟槽隔离表面的所述多晶硅控制栅的侧面，所述第三次全面刻蚀使暴露的所述浅沟槽隔离具有第一损耗厚度。

步骤五、在所述栅极结构两侧的所述有源区中自对准形成源区和漏区。

步骤六、形成SAB层，采用所述SAB层的介质层沉积加对所述SAB层的介质层的第四次图形化刻蚀形成所述SAB层，所述第四次图形化刻蚀使暴露的所述浅沟槽隔离具有第二损耗厚度。

步骤七、形成自对准金属硅化物，包括分步骤：

沉积金属层。

进行退火形成金属硅化物。

进行第五次全面刻蚀使未形成所述金属硅化物的所述金属层被去除，所述第五次全面刻蚀使暴露的所述浅沟槽隔离具有第三损耗厚度。

所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度会使暴露的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面，调节所述第三次全面刻蚀、所述第四次图形化刻蚀和所述第五次全面刻蚀的刻蚀量，使得所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度的总和降低并从而使得所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面的差值降低到满足相邻位线之间的耐压值要求。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，步骤一中，所述浅沟槽隔离的顶部表面高于所述有源区的顶部表面。

步骤二中，所述第一次多晶硅沉积形成的多晶硅将所述有源区顶部的所述浅沟槽隔离之间的间隔区完全填充并延伸到所述浅沟槽隔离之外。

所述第一次CMP停止在所述浅沟槽隔离的表面上。

所述第一次CMP之后，还包括对所述浅沟槽隔离进行刻蚀使得所述浅沟槽隔离的顶部表面降低。

进一步的改进是，步骤二中，所述隧穿介质层的材料为氧化层，采用热氧化工艺形成。

进一步的改进是，步骤三中，所述控制介质层采用ONO层，所述ONO层为氧化层、氮化层和氧化层的叠加层。

进一步的改进是，步骤四中，所述侧墙的材料包括氧化层或氮化层。

进一步的改进是，所述第三次全面刻蚀采用湿法刻蚀实现。

进一步的改进是，步骤六中，所述SAB层的介质层为氧化层。

进一步的改进是，所述第四次图形化刻蚀采用湿法刻蚀实现。

进一步的改进是，步骤七中，所述金属层材料包括NiPt。

所述金属硅化物为镍化硅。

进一步的改进是，所述第五次全面刻蚀采用SiCoNi刻蚀。

进一步的改进是，相邻的所述位线之间的耐压值要求大于等于6V。

进一步的改进是，步骤七完成后，所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面的差值小于等于

进一步的改进是，步骤五中，同一行各所述存储单元的所述源区通过深度大于所述浅沟槽隔离的深度的埋源线连接，所述源区和所述埋源线都为N+掺杂。

进一步的改进是，步骤七之后还包括：

形成层间膜、接触孔和正面金属层以及对所述正面金属层进行图形化的步骤。

同一列的各所述存储单元的漏区通过对应的所述接触孔连接到同一根由所述正面金属层组成的位线。

本发明中，在多晶硅控制栅的图形结构形成后，对会影响到多晶硅控制栅之间暴露的浅沟槽隔离的厚度的侧墙、SAB层以及金属硅化物的金属层的刻蚀工艺进行了综合控制，使得对浅沟槽隔离的总的损耗厚度降低并使得顶部表面相差最大的晶圆边缘区域的浅沟槽隔离的顶部表面低于有源区的顶部表面的差值也满足相邻位线之间的耐压值要求，从而使得晶圆的整个表面上的相邻位线之间的耐压值都满足要求，所以，本发明能降低制造工艺步骤中对浅沟槽隔离的损耗，从而能增加存储区的有源区之间的隔离能力，从而能使相邻位线之间的耐压值满足要求。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A是现有ETOX NOR闪存的阵列结构图；

图1B是沿图1A中的AA线的剖面结构图；

图1C是沿图1A中的BB线的剖面结构图；

图1D是图1A对应的立体图；

图2是图1C对应的照片；

图3是本发明实施例ETOX NOR闪存的制造方法的流程图；

图4是本发明实施例ETOX NOR闪存的制造方法形成的沿图1A中的BB线的照片。

具体实施方式

本发明实施例ETOX NOR闪存的制造方法制造的ETOX NOR闪存的结构示意图也能参考图1A-图1D所示，本发明实施例ETOX NOR闪存的制造方法包括如下步骤：

步骤一、如图1A所示，在组成晶圆的半导体衬底201上形成浅沟槽隔离211，所述浅沟槽隔离211定义出有源区101，ETOX NOR闪存的存储区的各所述有源区101呈条形结构。图1A中，所述浅沟槽隔离211位于所述有源区101之间；图1C中显示了所述浅沟槽隔离211的剖面结构。

本发明实施例中，所述半导体衬底201包括硅衬底。

所述浅沟槽隔离211的顶部表面高于所述有源区101的顶部表面。

步骤二、如图1B所示，在所述存储区的各所述有源区101的表面上自对准形成隧穿介质层202和多晶硅浮栅203。在图1A的俯视面上，步骤二完成后，所述多晶硅浮栅203位于整个所述有源区101的表面上方。

所述多晶硅浮栅203采用第一次多晶硅沉积加第一次CMP实现，所述第一次多晶硅沉积完成后，所述晶圆的边缘区域的多晶硅厚度低于所述晶圆的中间区域的多晶硅厚度，使得所述第一次CMP完成后，所述晶圆的边缘区域的所述浅沟槽隔离211的厚度损耗大于所述晶圆的中间区域的所述浅沟槽隔离211的厚度损耗并从而使得所述晶圆的边缘区域的所述浅沟槽隔离211的顶部表面低于所述晶圆的中间区域的所述浅沟槽隔离211的顶部表面。

本发明实施例中，所述第一次多晶硅沉积形成的多晶硅将所述有源区101顶部的所述浅沟槽隔离211之间的间隔区完全填充并延伸到所述浅沟槽隔离211之外。

所述第一次CMP停止在所述浅沟槽隔离211的表面上。

所述第一次CMP之后，还包括对所述浅沟槽隔离211进行刻蚀使得所述浅沟槽隔离211的顶部表面降低。

所述隧穿介质层202的材料为氧化层，采用热氧化工艺形成。

步骤三、如图1B所示，依次形成控制介质层204和多晶硅控制栅205。

所述多晶硅控制栅205采用第二次多晶硅沉积加第二次多晶硅图形化刻蚀工艺实现。

所述第二次多晶硅图形化刻蚀后，所述多晶硅控制栅205呈条形结构且所述多晶硅控制栅205的条形结构和所述有源区101的条形结构垂直。图1A中，所述多晶硅控制栅205的条形结构用标记102标出。

所述第二次多晶硅图形化刻蚀同时将所述多晶硅控制栅205的条形结构外的所述多晶硅浮栅203去除，使所述多晶硅浮栅203仅覆盖在所述多晶硅控制栅205和所述有源区101的交叠区域即图1A所示的虚线框105中，同时使所述多晶硅控制栅205之间的所述浅沟槽隔离211和所述有源区101表面暴露。

所述多晶硅控制栅205覆盖所述多晶硅浮栅203的顶部表面、第一侧面和第二侧面以及位于同一行上的所述多晶硅浮栅203外的所述浅沟槽隔离211表面。

由各所述有源区101表面上的所述隧穿介质层202、所述多晶硅浮栅203、所述控制介质层204和所述多晶硅控制栅205叠加形成各存储单元的栅极结构。

本发明实施例中，所述控制介质层204采用ONO层，所述ONO层为氧化层、氮化层和氧化层的叠加层。

步骤四、如图1B所示，形成侧墙206；采用侧墙206介质层沉积加第三次全面刻蚀形成所述侧墙206；所述侧墙206自对准形成在所述栅极结构以及所述栅极结构之间的所述浅沟槽隔离211表面的所述多晶硅控制栅205的侧面，所述第三次全面刻蚀使暴露的所述浅沟槽隔离211具有第一损耗厚度。

本发明实施例中，在形成所述侧墙206之前还包括形成轻掺杂漏区207的步骤。

所述侧墙206的材料包括氧化层或氮化层。

所述第三次全面刻蚀采用湿法刻蚀实现。

步骤五、如图1B所示，在所述栅极结构两侧的所述有源区101中自对准形成源区208和漏区209。

本发明实施例中，同一行各所述存储单元的所述源区208通过深度大于所述浅沟槽隔离211的深度的埋源线连接，为SAS结构。所述源区208和所述埋源线都为N+掺杂。

步骤六、形成SAB层(未显示)，采用所述SAB层的介质层沉积加对所述SAB层的介质层的第四次图形化刻蚀形成所述SAB层，所述第四次图形化刻蚀使暴露的所述浅沟槽隔离211具有第二损耗厚度。所述SAB层会覆盖不需要形成金属硅化物210的区域(未显示)，而打开需要形成金属硅化物210的区域。

本发明实施例中，所述SAB层的介质层为氧化层。

所述第四次图形化刻蚀采用湿法刻蚀实现。

步骤七、形成自对准金属硅化物210，包括分步骤：

沉积金属层。

进行退火形成金属硅化物210。

进行第五次全面刻蚀使未形成所述金属硅化物210的所述金属层被去除，所述第五次全面刻蚀使暴露的所述浅沟槽隔离211具有第三损耗厚度。

所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度会使暴露的所述浅沟槽隔离211的顶部表面低于所述有源区101的顶部表面，调节所述第三次全面刻蚀、所述第四次图形化刻蚀和所述第五次全面刻蚀的刻蚀量，使得所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度的总和降低并从而使得所述晶圆的边缘区域的所述浅沟槽隔离211的顶部表面低于所述有源区101的顶部表面的差值降低到满足相邻位线212之间的耐压值要求。

本发明实施例中，所述金属层材料包括NiPt。

所述金属硅化物210为镍化硅。

所述第五次全面刻蚀采用SiCoNi刻蚀。

相邻的所述位线212之间的耐压值要求大于等于6V。

步骤七完成后，所述晶圆的边缘区域的所述浅沟槽隔离211的顶部表面低于所述有源区101的顶部表面的差值小于等于

步骤七之后还包括：

形成层间膜、接触孔103和正面金属层以及对所述正面金属层进行图形化的步骤。

同一列的各所述存储单元的漏区209通过对应的所述接触孔103连接到同一根由所述正面金属层组成的位线212。图1D中仅显示了一层所述正面金属层即M1，通常，所述正面金属层会包括多层，但是最后所述位线212之间的耐压依然是由第一层所述正面金属层即M1确定。

本发明实施例中，在多晶硅控制栅205的图形结构形成后，对会影响到多晶硅控制栅205之间暴露的浅沟槽隔离211的厚度的侧墙206、SAB层以及金属硅化物210的金属层的刻蚀工艺进行了综合控制，使得对浅沟槽隔离211的总的损耗厚度降低并使得顶部表面相差最大的晶圆边缘区域的浅沟槽隔离211的顶部表面低于有源区101的顶部表面的差值也满足相邻位线212之间的耐压值要求，从而使得晶圆的整个表面上的相邻位线212之间的耐压值都满足要求，所以，本发明实施例能降低制造工艺步骤中对浅沟槽隔离211的损耗，从而能增加存储区的有源区101之间的隔离能力，从而能使相邻位线212之间的耐压值满足要求。

如图4所示，是本发明实施例ETOX NOR闪存的制造方法形成的沿图1A中的BB线的照片；为了形成对比，和图2一样，图4对应的器件也是在50nm工艺节点时对应的照片，可以看出，所述浅沟槽隔离211的顶部表面214a比所述有源区101的顶部表面213低

比图2的

降低了

这就能增加相邻的所述有源区101之间的隔离，从而能提高相邻位线212之间的耐压。进行测试可以发现，本发明实施例方法形成的ETOX NOR闪存在所述晶圆的边缘区域都能使相邻位线212之间的耐压达到要求值如6V以上。而现有方法则会在所述晶圆的边缘区域形成大量相邻位线212之间的耐压小于6V的存储单元，这会降低产品良率。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种ETOXNOR闪存的制造方法，其特征在于，包括如下步骤：

步骤一、在组成晶圆的半导体衬底上形成浅沟槽隔离，所述浅沟槽隔离定义出有源区，ETOXNOR闪存的存储区的各所述有源区呈条形结构；

步骤二、在所述存储区的各所述有源区的表面上自对准形成隧穿介质层和多晶硅浮栅；

所述多晶硅浮栅采用第一次多晶硅沉积加第一次CMP实现，所述第一次多晶硅沉积完成后，所述晶圆的边缘区域的多晶硅厚度低于所述晶圆的中间区域的多晶硅厚度，使得所述第一次CMP完成后，所述晶圆的边缘区域的所述浅沟槽隔离的厚度损耗大于所述晶圆的中间区域的所述浅沟槽隔离的厚度损耗并从而使得所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述晶圆的中间区域的所述浅沟槽隔离的顶部表面；

步骤三、依次形成控制介质层和多晶硅控制栅；

所述多晶硅控制栅采用第二次多晶硅沉积加第二次多晶硅图形化刻蚀工艺实现；

所述第二次多晶硅图形化刻蚀后，所述多晶硅控制栅呈条形结构且所述多晶硅控制栅的条形结构和所述有源区的条形结构垂直；

所述第二次多晶硅图形化刻蚀同时将所述多晶硅控制栅的条形结构外的所述多晶硅浮栅去除，使所述多晶硅浮栅仅覆盖在所述多晶硅控制栅和所述有源区的交叠区域，同时使所述多晶硅控制栅之间的所述浅沟槽隔离和所述有源区表面暴露；

所述多晶硅控制栅覆盖所述多晶硅浮栅的顶部表面、第一侧面和第二侧面以及位于同一行上的所述多晶硅浮栅外的所述浅沟槽隔离表面；

由各所述有源区表面上的所述隧穿介质层、所述多晶硅浮栅、所述控制介质层和所述多晶硅控制栅叠加形成各存储单元的栅极结构；

步骤四、形成侧墙；采用侧墙介质层沉积加第三次全面刻蚀形成所述侧墙；所述侧墙自对准形成在所述栅极结构以及所述栅极结构之间的所述浅沟槽隔离表面的所述多晶硅控制栅的侧面，所述第三次全面刻蚀使暴露的所述浅沟槽隔离具有第一损耗厚度；

步骤五、在所述栅极结构两侧的所述有源区中自对准形成源区和漏区；

步骤六、形成SAB层，采用所述SAB层的介质层沉积加对所述SAB层的介质层的第四次图形化刻蚀形成所述SAB层，所述第四次图形化刻蚀使暴露的所述浅沟槽隔离具有第二损耗厚度；

步骤七、形成自对准金属硅化物，包括分步骤：

沉积金属层；

进行退火形成金属硅化物；

进行第五次全面刻蚀使未形成所述金属硅化物的所述金属层被去除，所述第五次全面刻蚀使暴露的所述浅沟槽隔离具有第三损耗厚度；

所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度会使暴露的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面，调节所述第三次全面刻蚀、所述第四次图形化刻蚀和所述第五次全面刻蚀的刻蚀量，使得所述第一损耗厚度、所述第二损耗厚度和所述第三损耗厚度的总和降低并从而使得所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面的差值降低到满足相邻位线之间的耐压值要求。

2.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：所述半导体衬底包括硅衬底。

3.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤一中，所述浅沟槽隔离的顶部表面高于所述有源区的顶部表面；

步骤二中，所述第一次多晶硅沉积形成的多晶硅将所述有源区顶部的所述浅沟槽隔离之间的间隔区完全填充并延伸到所述浅沟槽隔离之外；

所述第一次CMP停止在所述浅沟槽隔离的表面上；

所述第一次CMP之后，还包括对所述浅沟槽隔离进行刻蚀使得所述浅沟槽隔离的顶部表面降低。

4.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤二中，所述隧穿介质层的材料为氧化层，采用热氧化工艺形成。

5.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤三中，所述控制介质层采用ONO层，所述ONO层为氧化层、氮化层和氧化层的叠加层。

6.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤四中，所述侧墙的材料包括氧化层或氮化层。

7.如权利要求6所述的ETOXNOR闪存的制造方法，其特征在于：所述第三次全面刻蚀采用湿法刻蚀实现。

8.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤六中，所述SAB层的介质层为氧化层。

9.如权利要求8所述的ETOXNOR闪存的制造方法，其特征在于：所述第四次图形化刻蚀采用湿法刻蚀实现。

10.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤七中，所述金属层材料包括NiPt；

所述金属硅化物为镍化硅。

11.如权利要求10所述的ETOXNOR闪存的制造方法，其特征在于：所述第五次全面刻蚀采用SiCoNi刻蚀。

12.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：相邻的所述位线之间的耐压值要求大于等于6V。

13.如权利要求12所述的ETOXNOR闪存的制造方法，其特征在于：步骤七完成后，所述晶圆的边缘区域的所述浅沟槽隔离的顶部表面低于所述有源区的顶部表面的差值小于等于

14.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤五中，同一行各所述存储单元的所述源区通过深度大于所述浅沟槽隔离的深度的埋源线连接，所述源区和所述埋源线都为N+掺杂。

15.如权利要求1所述的ETOXNOR闪存的制造方法，其特征在于：步骤七之后还包括：

形成层间膜、接触孔和正面金属层以及对所述正面金属层进行图形化的步骤；

同一列的各所述存储单元的漏区通过对应的所述接触孔连接到同一根由所述正面金属层组成的位线。

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