CN115274676A - 一种闪存结构及其制作方法 - Google Patents

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Abstract

本发明提供一种闪存结构及其制作方法，该制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本发明的闪存结构的制作方法可以显著降低源线电阻，例如可以从约1500 ohm/sq降低到约400 ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。

Description

一种闪存结构及其制作方法
技术领域
本发明属于半导体集成电路技术领域，涉及一种闪存结构及其制作方法。
背景技术
快闪存储器（Flash Memory，闪存）)是一种非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年。
Flash分为NAND flash和NOR flash，均是使用浮栅场效应管(Floating GateFET)作为基本存储单元来存储数据的，浮栅场效应管共有四个端电极，分别是为源（Source）、漏（Drain）、控制栅（Control Gate）和浮栅（Floating Gate），Flash与普通MOS管的主要区别在于浮栅。Flash通过浮栅注入和释放电荷表征‘0’和‘1’。当向浮栅注入电荷后，漏和源之间存在导电沟道，从漏极读到‘0’；当浮栅中没有电荷时，漏和源间没有导电沟道，从漏极读到‘1’。往浮栅注入电子的数目不同，对应晶体管的阈值电压（Vt）也不同，其中，当往控制栅上加电压，如果控制电压大于阈值电压，那么该晶体管就导通，否则就截止，从而通过位线上是否能检测到电流，可以区分不同的状态。
针对Flash常见的一些失效问题，为了保证可靠性，会关注两项测试：数据保持能力（Data Retention)和耐久性测试(Endurance)。数据保持能力是非易失性存储器单元在可接受的时间段内保持编程状态的能力。耐久性测试是为了表征非易失性存储器经过多次编程/擦除（P/E)而不失效的最大P/E次数，其中，每次写入或擦除过程都会导致浮栅的物理损耗，浮栅被磨的越来越薄，最终导致数据无法正常存储。在耐久性测试中，通过重复擦除-写入特定的次数后读取阈值电压，从阈值电压的变化趋势，获得其耐久性能的体现，通常的业界标准在10万～100万次的编程、擦除循环。
现有Flash工艺技术在堆叠栅刻蚀后形成的源线（SL）处有硅凹陷（Si_Recess）。这种有硅凹陷的源线阻值较大（约为1500 ohm/sq），在读操作时会有压降（IR drop），影响低电源电压（Vcc）下的耐久性（endurance performance）。
因此，如何改进闪存制作工艺，以减小源线电阻，提高低电源电压下的读电流，改善低电源电压时读状态下的耐久性，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种闪存结构的制作方法，用于解决现有技术中源线电阻较大，不利于闪存结构耐久性的问题。
为实现上述目的及其他相关目的，本发明提供一种闪存结构的制作方法，包括以下步骤：
提供一半导体层，依次形成隔离层、逻辑多晶硅层于所述半导体层上，所述半导体层包括衬底、位于所述衬底上的栅介质层及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层，所述隔离层共形覆盖于所述栅介质层及所述浮栅多晶硅层的表面，所述逻辑多晶硅层位于所述隔离层上；
形成图形化的掩膜层于所述逻辑多晶硅上，所述掩膜层中具有开口，所述开口显露预先定义的源线区域的所述逻辑多晶硅层；
基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层直至侦测到位于所述浮栅多晶硅层上的所述隔离层的顶面，所述第一刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比大于2；
基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层直至显露所述浮栅多晶硅层，所述第二刻蚀条件中，所述隔离层与所述逻辑多晶硅层的刻蚀选择比范围是0.9-1.1；
基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层直至显露栅介质层，所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2。
可选地，所述第二刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比为1。
可选地，所述第二刻蚀条件中，刻蚀气体包括SF6及CF4。
可选地，所述刻蚀气体中，SF6与CF4的比例范围是1:1-3:1。
可选地，所述第一刻蚀条件中，刻蚀气体包括Cl2。
可选地，所述第三刻蚀条件中，刻蚀气体包括HBr。
可选地，所述第一刻蚀条件、所述第二刻蚀条件及所述第三刻蚀条件中，刻蚀气体流量范围均为10-100 sccm（标准公升每分钟）。
可选地，所述衬底的材质包括硅，所述栅介质层的材质包括氧化硅，所述隔离层包括氧化硅层-氮化硅层-氧化硅层叠层。
可选地，所述衬底中设有多个浅沟槽隔离结构，在垂直于所述源线区域的方向上，多个所述浅沟槽隔离结构分布于所述源线区域的两侧。
本发明还提供一种闪存结构的制作方法，所述闪存结构是采用如上任意一项所述的闪存结构的制作方法制作得到，包括：
衬底；
在所述衬底上自下而上依次堆叠的栅介质层、浮栅多晶硅层、隔离层及控制栅多晶硅层；
源区，位于所述衬底中并位于所述浮栅多晶硅层的一侧，所述源区的顶面与所述衬底的顶面齐平或大致齐平。
如上所述，本发明的闪存结构的制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本发明的闪存结构的制作方法可以显著降低源线电阻，例如可以从约1500 ohm/sq降低到约400 ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。
附图说明
图1显示为闪存堆叠栅刻蚀前沿源线的剖面结构示意图。
图2显示为逻辑栅刻蚀及阻挡层刻蚀后所得结构的剖面结构示意图。
图3显示为浮栅多晶硅层刻蚀后硅衬底的剖面结构示意图。
图4显示为本发明的闪存结构的制作方法的流程图。
图5显示为本发明的闪存结构的制作方法提供一半导体层并依次形成隔离层、逻辑多晶硅层于所述半导体层上后所得结构沿第一剖面线的剖面结构示意图。
图6显示为本发明的闪存结构的制作方法提供一半导体层并依次形成隔离层、逻辑多晶硅层于所述半导体层上后所得结构沿第二剖面线的剖面结构示意图。
图7显示为本发明的闪存结构的制作方法采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层后所得结构的剖面结构示意图。
图8显示为本发明的闪存结构的制作方法采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层后所得结构的剖面结构示意图。
图9显示为本发明的闪存结构的制作方法采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层后所得结构的剖面结构示意图。
图10显示为采用本发明的闪存结构的制作方法制作得到的闪存结构的衬底在源线区域的剖面结构示意图。
图11显示为采用本发明的闪存结构的制作方法制作得到的闪存IP在低Vcc下的耐久性能。
元件标号说明：101 硅衬底，102 隧穿氧化层，103 浮栅多晶硅层，104 ONO阻挡层，105 逻辑多晶硅层，106 硅凹陷，S1~S5 步骤，201 衬底，202 栅介质层，203 浮栅多晶硅层，204 隔离层，205 逻辑多晶硅层，206 浅沟槽隔离结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，为闪存堆叠栅刻蚀前沿源线的剖面结构示意图，包括硅衬底101、隧穿氧化层102、浮栅多晶硅层103、ONO阻挡层104及逻辑多晶硅层105。在一种堆叠栅刻蚀方法中，包括以下步骤：逻辑多晶硅层刻蚀、阻挡层刻蚀及浮栅多晶硅层刻蚀。如图2所示，显示为逻辑栅刻蚀及阻挡层刻蚀后所得结构的剖面结构示意图，可见，逻辑多晶硅层刻蚀与ONO阻挡层刻蚀损耗了较多的非浮栅区域的逻辑多晶硅层，这会导致在浮栅多晶硅层刻蚀的主刻蚀部分，非浮栅区域的逻辑多晶硅层很快就被刻蚀完，然后刻蚀到硅衬底，导致硅凹陷。如图3所示，为浮栅多晶硅层刻蚀后硅衬底的剖面结构示意图，其在源线区域的非浮栅区域具有硅凹陷106。在这种具有硅凹陷的衬底中形成的源线阻值较大（约为1500 ohm/sq），在读操作时会有压降，影响低电源电压（Vcc）下的耐久性。本发明对闪存制作工艺进行改进，以减小源线电阻，提高低电源电压下的读电流，改善低电源电压时读状态下的耐久性。
实施例一
本实施例提供一种闪存结构的制作方法，请参阅图4，显示为该方法的流程图，包括以下步骤：
S1：提供一半导体层，依次形成隔离层、逻辑多晶硅层于所述半导体层上，所述半导体层包括衬底、位于所述衬底上的栅介质层及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层，所述隔离层共形覆盖于所述栅介质层及所述浮栅多晶硅层的表面，所述逻辑多晶硅层位于所述隔离层上；
S2：形成图形化的掩膜层于所述逻辑多晶硅上，所述掩膜层中具有开口，所述开口显露预先定义的源线区域的所述逻辑多晶硅层；
S3：基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层直至侦测到位于所述浮栅多晶硅层上的所述隔离层的顶面，所述第一刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比大于2；
S4：基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层直至显露所述浮栅多晶硅层，所述第二刻蚀条件中，所述隔离层与所述逻辑多晶硅层的刻蚀选择比范围是0.9-1.1；
S5：基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层直至显露栅介质层，相邻所述浮栅多晶硅层之间所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2。
首先请参阅图5，执行所述步骤S1：提供一半导体层，依次形成隔离层204、逻辑多晶硅层205于所述半导体层上，所述半导体层包括衬底201、位于所述衬底上的栅介质层202及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层203，所述隔离层204共形覆盖于所述栅介质层202及所述浮栅多晶硅层203的表面，所述逻辑多晶硅层205位于所述隔离层204上。
作为示例，所述衬底201可以是硅衬底、锗硅衬底、III-V族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底。本实施例中，所述衬底201选用硅衬底，其掺杂类型可以根据需要进行选择。
作为示例，所述栅介质层202的材质包括氧化硅，所述隔离层204包括氧化硅层-氮化硅层-氧化硅层叠层（ONO）。
作为示例，所述衬底201中设有多个浅沟槽隔离结构，其在所述衬底201中隔离出有源区。
作为示例，所述源线区域沿X方向延伸，多个所述浅沟槽隔离结构在Y方向上分布于所述源线区域的两侧，所述Y方向垂直于所述X方向。
作为示例，图5呈现的是执行所述步骤S1后所得结构沿第一剖面线（未图示）的剖面结构示意图，所述第一剖面线沿X方向延伸并经过所述源线区域，但未经过所述浅沟槽隔离结构。
作为示例，请参阅图6，显示为执行所述步骤S1后所得结构沿第二剖面线（未图示）的剖面结构示意图，所述第二剖面线沿Y方向延伸并经过所述浅沟槽隔离结构206。
再请参阅图7，执行所述步骤S2及所述步骤S3：形成图形化的掩膜层（未图示）于所述逻辑多晶硅上，所述掩膜层中具有开口（未图示），所述开口显露预先定义的源线区域的所述逻辑多晶硅层205，基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层205直至侦测到位于所述浮栅多晶硅层203上的所述隔离层204的顶面，其中，图7呈现的是执行本步骤后所得结构沿前述第一剖面线（沿源线区域）的剖面结构示意图。
具体的，所述第一刻蚀条件中，所述逻辑多晶硅层205与所述隔离层204的刻蚀选择比大于2，本实施例中，所述第一刻蚀条件中采用的刻蚀气体包括Cl2，刻蚀气体流量范围为10-100 sccm（标准公升每分钟）。
本步骤采用对所述逻辑多晶硅层205具有较高刻蚀速率的刻蚀条件有助于快速去除所述隔离层204上方的所述逻辑多晶硅层205，减少整个刻蚀过程的时间，提高生产效率。
具体的，采用刻蚀终点侦测（Endpoint）的方式控制刻蚀时间于碰触到所述浮栅多晶硅层203顶端的所述隔离层204的时候，结束所述第一刻蚀条件下的刻蚀。
具体的，如图7所示，此时，在所述源极区域的非浮栅区域（相邻两个所述浮栅多晶硅层203之间的间隙处），剩余的所述逻辑多晶硅层205的顶面仅略低于所述浮栅多晶硅层203的顶面。为了量化说明，此处限定非浮栅区域剩余的所述逻辑多晶硅层205的顶面与所述浮栅多晶硅层203的顶面的高度差小于五分之一的所述浮栅多晶硅层203的厚度。
再请参阅图8，执行所述步骤S4：基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层204及所述逻辑多晶硅层205直至显露所述浮栅多晶硅层203。
具体的，采用刻蚀终点侦测的方式控制刻蚀时间于碰触到所述浮栅多晶硅层203顶端的所述隔离层204的时候，结束所述第一刻蚀条件下的刻蚀，并转用所述第二刻蚀条件去除所述浮栅多晶硅层203顶端的所述隔离层204，可以保持非浮栅区域的所述逻辑多晶硅层205没有过多的损失。本实施例中，所述第二刻蚀条件中，所述隔离层201与所述逻辑多晶硅层205的刻蚀选择比范围是0.9-1.1，优选为1，即在所述第二刻蚀条件下，所述隔离层201与所述逻辑多晶硅层205的刻蚀速率相同或大致相同。
本步骤中运用低选择比的刻蚀方法（隔离层201/逻辑多晶硅层205低至1:1）来规避不同区域由于不同物质刻蚀率高低不同引起的地形高低效应。
作为示例，所述第二刻蚀条件中采用的刻蚀气体包括SF6及CF4，刻蚀气体流量范围为10-100 sccm（标准公升每分钟）。其中，SF6的加入更有助于形成垂直的侧壁形貌（C是聚合物气体），且F元素的加入相对于C元素可以提供更低的选择性。
作为示例，所述刻蚀气体中，SF6与CF4的比例范围是1:1-3:1。
再请参阅图9，执行所述步骤S5：基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层203、所述逻辑多晶硅层205及所述隔离层204直至显露栅介质层202。
具体的，所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2，本实施例中，所述第三刻蚀条件采用的刻蚀气体包括HBr，刻蚀气体流量范围为10-100 sccm（标准公升每分钟）。
具体的，本发明在浮栅多晶硅层刻蚀部分，在非浮栅区域的逻辑多晶硅层还有时，就切换到多晶硅对氧化硅较高选择比的刻蚀菜单，这样既刻蚀干净了浮栅多晶硅，又确保非浮栅区域停在栅介质层上，这样就没有硅衬底的凹陷了。
具体的，请参阅图10，显示为本实施例制作得到的闪存结构的衬底在源线区域的剖面结构示意图，其具有平整的表面。
具体的，后续可通过离子注入等半导体工艺在源线区域的所述衬底201中形成掺杂的源区，由于硅表面平整没有凹陷区域，源线电阻可显著降低，例如可以从约1500 ohm/sq降低到约400 ohm/sq（方块电阻），有利于减少在读操作时的压降，明显改善低电源电压时读状态下的耐久性。
如下表所示，为闪存的一种读操作偏压条件，其中，Vcc为电源电压。
Figure 66357DEST_PATH_IMAGE001
请参阅图11，显示为闪存IP在低Vcc下的耐久性能，减小源线电阻后，在低Vcc下的读操作压降大幅较少，低Vcc下的读操作电流明显增加，会显著改善低Vcc下的耐久性能，使用本发明的闪存结构的制作方法，图11中十万次失效尾比特（100K fail tail bits）就没有了（通过低Vcc下100K次的耐久性测试）。
本实施例的闪存结构的制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本发明的闪存结构的制作方法可以显著降低源线电阻，例如可以从约1500 ohm/sq降低到约400 ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。
实施例二
本实施例提供一种闪存结构，所述闪存结构可采用实施例一种所述的闪存结构的制作方法制作得到，包括衬底及在所述衬底上自下而上依次堆叠的栅介质层、浮栅多晶硅层、隔离层及控制栅多晶硅层，并包括源区，所述位于所述衬底中并位于所述浮栅多晶硅层的一侧，所述源区的顶面与所述衬底的顶面齐平或大致齐平。
综上所述，本发明的闪存结构的制作方法在刻蚀源线区域的逻辑多晶硅层、隔离层及浮栅多晶硅层时，依次采用了第一刻蚀条件、第二刻蚀条件及第三刻蚀条件，可以避免位于相邻两个浮栅多晶硅层之间的间隙中的逻辑多晶硅层早于所述浮栅多晶硅层被消耗完毕，最终确保既去除干净源线区域的浮栅多晶硅层，又确保源线区域的非浮栅区域停在栅极介质层，不会造成该区域的衬底损失。相对于有衬底损失的工艺，本发明的闪存结构的制作方法可以显著降低源线电阻，例如可以从约1500 ohm/sq降低到约400 ohm/sq，从而显著减少了在读操作时的压降，明显改善低电源电压时读状态下的耐久性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种闪存结构的制作方法，其特征在于，包括以下步骤：
提供一半导体层，依次形成隔离层、逻辑多晶硅层于所述半导体层上，所述半导体层包括衬底、位于所述衬底上的栅介质层及位于所述栅介质层上并在水平方向上间隔排列的多条浮栅多晶硅层，所述隔离层共形覆盖于所述栅介质层及所述浮栅多晶硅层的表面，所述逻辑多晶硅层位于所述隔离层上；
形成图形化的掩膜层于所述逻辑多晶硅上，所述掩膜层中具有开口，所述开口显露预先定义的源线区域的所述逻辑多晶硅层；
基于所述掩膜层采用第一刻蚀条件刻蚀所述源线区域的所述逻辑多晶硅层直至侦测到位于所述浮栅多晶硅层上的所述隔离层的顶面，所述第一刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比大于2；
基于所述掩膜层采用第二刻蚀条件刻蚀所述源线区域的所述隔离层及所述逻辑多晶硅层直至显露所述浮栅多晶硅层，所述第二刻蚀条件中，所述隔离层与所述逻辑多晶硅层的刻蚀选择比范围是0.9-1.1；
基于所述掩膜层采用第三刻蚀条件刻蚀所述源线区域的所述浮栅多晶硅层、所述逻辑多晶硅层及所述隔离层直至显露所述栅介质层，所述第三刻蚀条件中，多晶硅与所述栅介质层的刻蚀选择比大于2。
2.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述第二刻蚀条件中，所述逻辑多晶硅层与所述隔离层的刻蚀选择比为1。
3.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述第二刻蚀条件中，刻蚀气体包括SF6及CF4。
4.根据权利要求3所述的闪存结构的制作方法，其特征在于：所述刻蚀气体中，SF6与CF4的比例范围是1:1-3:1。
5.根据权利要求1所述的的闪存结构的制作方法，其特征在于：所述第一刻蚀条件中，刻蚀气体包括Cl2。
6.根据权利要求1所述的的闪存结构的制作方法，其特征在于：所述第三刻蚀条件中，刻蚀气体包括HBr。
7.根据权利要求1所述的的闪存结构的制作方法，其特征在于：所述第一刻蚀条件、所述第二刻蚀条件及所述第三刻蚀条件中，刻蚀气体流量范围均为10-100 sccm。
8.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述衬底的材质包括硅，所述栅介质层的材质包括氧化硅，所述隔离层包括氧化硅层-氮化硅层-氧化硅层叠层。
9.根据权利要求1所述的闪存结构的制作方法，其特征在于：所述衬底中设有多个浅沟槽隔离结构，在垂直于所述源线区域的方向上，多个所述浅沟槽隔离结构分布于所述源线区域的两侧。
10.一种闪存结构的制作方法，其特征在于，所述闪存结构是采用如权利要求1-9任意一项所述的闪存结构的制作方法制作得到，包括：
衬底；
在所述衬底上自下而上依次堆叠的栅介质层、浮栅多晶硅层、隔离层及控制栅多晶硅层；
源区，位于所述衬底中并位于所述浮栅多晶硅层的一侧，所述源区的顶面与所述衬底的顶面齐平或大致齐平。
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