KR100766234B1 - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 간섭 효과를 줄이기 위한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 이러한 목적을 달성하기 위한 플래쉬 메모리 소자는 반도체 기판상에 적층된 터널 산화막, 부유 게이트, 유전체막 및 제어 게이트로 구성되는 게이트와, 상기 게이트 양측면에 스페이서를 형성하되, 상기 스페이서는 절연막과 도전막의 이중막이 적어도 1회 이상 적층되고, 상기 도전막은 상기 부유 게이트와 격리된다.
간섭 효과, 도전막 스페이서

Description

플래쉬 메모리 소자 및 그의 제조방법{Flash memory device and method for fabricating the same}
도 1은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 단면도
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 게이트
12 : 스페이서 12a : 절연막 스페이서
12b : 도전막 스페이서
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 간섭 효과(interference effect)를 줄이기 위한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
낸드 플래쉬 메모리(NAND flash memory)의 집적도가 향상됨에 따라 프로그램된 셀 주변의 셀이 프로그램 셀에 미치는 영향이 점점 커지고 있다.
비트라인 방향(이하, 'x 방향'이라 한다), 워드라인 방향(이하, 'y'방향'이라 한다) 및 xy 방향으로 이웃하는 셀들 간에 커패시턴스(capacitance)가 존재하는데, 이 커패시턴스는 소자 집적화로 셀간 거리가 가까워짐에 따라서 점차 증가되고 있다. 그 결과, 커플링 비(cell coupling ratio)가 감소되어 프로그램 스피드(program speed)가 저하되고, 간섭 효과(interference effect)가 커지게 된다.
간섭 효과란, 리딩(reading)하려는 셀(cell)의 바로 인접 셀을 프로그램(program)하게 되면 인접 셀의 부유 게이트의 전하(charge) 변화로 인해 바로 옆의 셀의 리드 동작시 인접 프로그램된 셀(programed cell)의 커패시턴스 작용으로 실제 셀의 문턱전압보다 높은 문턱전압이 리딩되는 현상을 일컫는 것으로, 리딩하는 셀의 부유 게이트의 전하 자체는 변하지 않지만 바로 인접 셀의 상태(status)의 변화에 의해 실제 셀의 상태가 왜곡되어 보이게 된다. 이러한 왜곡 현상은 셀의 분포(distribution)를 넓게 하여 셀 상태의 제어를 어렵게 하는 원인이 된다. 특히, 싱글 레벨 셀(Single Level Cell : SLC)에 비하여 셀 분포 마진이 작은 멀티 레벨 셀(Multi Level Cell : MLC)에서는 그 영향이 막대하다. 따라서, 셀 균일도(uniformity)를 개선하기 위해서는 간섭 효과를 줄일 필요가 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 간섭 효과를 줄이기 위한 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자는 반도체 기판상에 적층된 터널 산화막, 부유 게이트, 유전체막 및 제어 게이트로 구성되는 게이트와, 게이트 양측면에 스페이서를 형성하되, 상기 스페이서는 절연막과 도전막의 이중막이 적어도 1회 이상 적층되고, 상기 도전막은 상기 부유 게이트와 격리된다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 산화막, 부유 게이트, 유전체막 및 제어 게이트가 적층된 구조의 게이트를 형성하는 단계와, 게이트 측면에 절연막 스페이서를 형성하는 단계와, 절연막 스페이서 표면상에 부유 게이트와 격리되는 도전막 스페이서를 형성하는 단계를 포함하며, 상기 절연막 스페이서 형성 단계와 상기 도전막 스페이서 형성 단계를 단위 사이클 공정으로 하여, 상기 단위 사이클 공정을 적어도 1회 이상 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 단면도이다.
도 1을 참조하면, 본 발명에 따른 플래쉬 메모리 소자는 반도체 기판(10)상에 적층된 터널 산화막(11a), 부유 게이트(11b), 유전체막(11c), 제어 게이트(11d)로 이루어진 게이트(11)와, 게이트(11) 양측면에 형성된 절연막 스페이서(12a)와 도전막 스페이서(12b)의 이중막으로 구성되는 스페이서(12)를 포함한다.
제어 게이트(11d)상에 하드마스크막(11e)을 더 구성할 수도 있으며, 도전막 스페이서(13)는 Ti, TiN, 폴리실리콘, W, Al, Pt, Ru 중 적어도 어느 하나 이상을 재료로 함이 바람직하다.
이 같은 플래쉬 메모리 소자의 제조방법은 다음과 같다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판(10)상에 터널 산화막(11a), 부유 게이트용 도전막, 유전체막(11c), 제어 게이트용 도전막과 하드마스크막(11e)을 순차 형성하고, 사진 식각 공정으로 하드마스크막(11e)을 패터닝한 다음, 패터닝된 하드마스크막(11e)을 마스크로 제어 게이트용 도전막부터 터널 산화막(11a)까지의 적층 구조물을 식각하여 터널 산화막(11a), 부유 게이트(11b), 유전체막(11c), 제어 게이트(11d) 및 하드마스크막(11e)이 적층된 구조의 게이트(11)를 형성한다.
그리고, 게이트(11)를 포함한 전면에 절연막을 형성하고 전면식각(etchback)하여 게이트(11) 양측면에 절연막 스페이서(12a)를 형성한다.
도 2b를 참조하면, 게이트(11) 및 절연막 스페이서(12a)를 포함한 전면에 도전막을 증착하고 전면식각하여 절연막 스페이서(12a)의 표면상에 부유 게이트와 격리되는 도전막 스페이서(12b)를 형성하여 절연막 스페이서(12a)와 도전막 스페이서(12b)의 이중막으로 이루어진 스페이서(12)를 형성한다. 도전막은 Ti, TiN, 폴리실리콘, W, Al, Pt, Ru 중 어느 하나 이상을 이용하여 형성함이 바람직하다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
전술한 실시예에서는 스페이서(12)를 절연막 스페이서(12a)와 도전막 스페이서(12b)의 이중막을 1회만 적용하여 구성한 경우에 대해서만 나타내었으나, 본 발명은 이에 한정되지 않고 절연막 스페이서(12a) 형성 공정과 도전막 스페이서(12b) 형성 공정을 단위 사이클로, 단위 사이클 공정을 2회 이상 실시하여 절연막 스페이서(12a)와 도전막 스페이서(12b)의 이중막이 2회 이상 적층된 구조로 스페이서(12)를 형성할 수 있음을 밝혀 둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 게이트 측면에 게이트와 격리되는 도전막 스페이서를 형성하여 인접한 게이트들간에 전기적인 도전성 쉴드(shield)를 구성함으로써 인접한 부유 게이트들간의 간섭 효과를 감소시킬 수 있다.
둘째, 간섭 효과를 줄일 수 있으므로 간섭 효과 인한 소자 집적 한계를 극복하여 집적도를 향상시킬 수 있다.
셋째, 간섭 효과를 줄일 수 있으므로 셀 분포를 줄이어 소자 동작 오류를 방 지할 수 있다.
넷째, 셀 분포를 줄일 수 있으므로 셀 분포 마진이 작은 멀티 레벨 셀 제조가 가능해 진다.
다섯째, 간섭 효과를 줄일 수 있으므로 커플링비를 향상시킬 수 있고 프로그램 스피드를 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 적층된 터널 산화막, 부유 게이트, 유전체막 및 제어 게이트로 구성되는 게이트; 및
    상기 게이트 양측면에 스페이서를 형성하되, 상기 스페이서는 절연막과 도전막의 이중막이 적어도 1회 이상 적층되고, 상기 도전막은 상기 부유 게이트와 격리되는 플래쉬 메모리 소자.
  2. 제 1항에 있어서,
    상기 도전막을 Ti, TiN, 폴리실리콘, W, Al, Pt, Ru 중 적어도 어느 하나로 구성하는 플래쉬 메모리 소자.
  3. 반도체 기판상에 터널 산화막, 부유 게이트, 유전체막 및 제어 게이트가 적층된 구조의 게이트를 형성하는 단계;
    상기 게이트 측면에 절연막 스페이서를 형성하는 단계; 및
    상기 절연막 스페이서 표면상에 상기 부유 게이트와 격리되는 도전막 스페이서를 형성하는 단계를 포함하며,
    상기 절연막 스페이서 형성 단계와 상기 도전막 스페이서 형성 단계를 단위 사이클 공정으로 하여 상기 단위 사이클 공정을 적어도 1회 이상 실시하는 플래쉬 메모리 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 도전막 스페이서를 Ti, TiN, 폴리실리콘, W, Al, Pt, Ru 중 적어도 어느 하나를 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.
  5. 제 3항에 있어서,
    상기 도전막 스페이서는 상기 게이트 및 상기 절연막 스페이서를 포함한 전면에 도전막을 형성하고 상기 도전막을 전면식각하여 형성하는 플래쉬 메모리 소자의 제조방법.
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