KR20010086996A - 드레인 턴온을 억제하는 노아형 플래시 메모리 - Google Patents

드레인 턴온을 억제하는 노아형 플래시 메모리 Download PDF

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Abstract

프로그램 동작시에 누설전류에 의한 드레인 턴-온(drain turn-on) 현상을 억제할 수 있는 노아형 플래시 메모리(Nor-type flash memory)에 관해 개시한다. 본 발명은 메모리 셀 어레이에 있는 트랜지스터의 소스(source)측에 저항을 형성하여 프로그램시에 소스 전압을 접지가 아닌 양의 전압이 되게 한다. 이를 위해 노아형 플래시 메모리중 셀 어레이의 트랜지스터 소스와 접지부 사이에 저항 성분을 추가로 구성한다. 이러한 저항성분은 반도체 기판의 접지부에 연결된 확산접합 또는 폴리실리콘이나 실리사이드막을 포함하는 임의막을 이용한다.

Description

드레인 턴온을 억제하는 노아형 플래시 메모리{NOR type flash memory for preventing a drain turn-on}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 드레인 턴온 현상을 억제하는 노아형 플래시 메모리에 관한 것이다.
불휘발성 기억소자로 널리 사용되는 노아형 플래시 메모리는 전기적으로 데이터를 프로그램(program)하고 소거(erase)하는 반도체 소자로서, 프로그램 동작은 단위 셀인 트랜지스터의 드레인(drain)측에 채널 핫 전자(channel hot electron)를 형성하여 플로팅 게이트(floating gate)로 전자를 주입(injection)하는 CHEI (Channel Hot Electron Injection) 방법으로 이루어진다. 그리고 소거 동작은 F-N 터널링(Fowlor-Nordheim tunneling)을 이용하여 플로팅 게이트에 저장된 전하를 제거하는 방식을 사용한다.
상술한 채널 핫 전자에 의한 프로그램 동작과, F-N 터널링에 의한 소거동작을 수행하는 적층형 EPROM에 대해여는 1984년에 등록된 미국특허 제 4,698,787호에 "Single Transistor electrically programmable memory device and method"란 제목으로 소개된 바 있다.
도1은 일반적인 노아형 플래시 메모리의 단위 셀 구조를 설명하기 위하여 도시한 개략적인 단면도이다.
도1을 참조하면, 반도체 기판(10)에 게이트 산화막인 채널산화막(11)막을 개재하고 그 상부에는 플로팅 게이트(12), 층간절연막(13) 및 컨트롤 게이트(14)가 순차적으로 적층된 형태의 게이트 패턴(16)이 형성되어 있다. 그리고 반도체 기판(10)에는 소스영역(18) 및 드레인 영역(20)이 게이트 패턴(16) 아래에 있는 채널영역(22)에 의해 서로 이격되도록 구성되어 있다.
도 2는 노아형 플래시 메모리의 셀 어레이 등가회로이다. 프로그램 동작을 수행할 때에는 선택 비트라인(30), 즉 드레인으로 5V의 전압이 인가되고, 비선택된 비트라인(32)은 플로팅(floating) 상태로 된다. 또한 선택 워드라인(34)으로 11V의 전압이 인가되고 있으며, 비선택된 워드라인(36, 38, 40)들은 각각 0V의 전압이 인가된다. 그리고 공통 소스라인(42, 44)은 각각 0V의 전압이 인가된다. 도면에서 참조부호 A는 선택 셀을 가리키고, B는 비선택 셀을 각각 가리킨다. 또한, 상기 플래시 메모리 셀 어레이가 형성되어 있는 반도체 기판(bulk) 역시 OV를 유지한 상태로 프로그램 동작을 수행한다.
그러나 상술한 노아형 플래시 메모리 셀 어레이는 다음과 같은 문제를 안고 있다.
상기 노아형 플래시 메모리 셀 어레이에서 프로그램 동작시, 선택 셀(A)과 비트라인(30)을 공유하는 비선택 셀(B)은 드레인에 5V, 컨트롤 게이트에는 0V의 전압이 인가된 상태이다. 그러나 비선택 셀(B)의 드레인 전압(5V)이 용량성 커플링(Capacitive coupling) 원리에 따라 플로팅 게이트 전압(0V)에 영향을 주어서 플로팅 게이트의 전위가 증가하게 된다.
상술한 용량성 커플링 원리에 따라 증가된 플로팅 게이트 전압은 채널영역을 약하게 반전(weak inversion)시킨다다. 상기 플로팅 게이트 전압이 셀의 문턱전압(Vth) 이상이 되면 채널영역이 완전히 반전되어 전류가 급격히 증가되는데, 이를 통상적으로 드레인 턴온(drain turn-on)이라 하며, 이는 1987년 IEEE지 페이지 2463-2468에 "Characterization and Suppression of Drain Coupling in Submicrometer EPROM cells"란 제목으로 기술되어 있다.
상기 드레인 턴온에 의한 누설전류는 셀의 문턱전압(Vth)이 낮은 플래시 메모리에 있어서 문제가 더욱 심하게 발생되며, 선택셀(A)과 비트라인(30)을 공유하는 모든 비선택 셀에서 발생한다. 따라서, 비트라인(30)에 인가되는 전압을 감소시켜서 선택 셀(A)의 프로그램 속도를 감소시킨다.
도 3은 노아형 플래시 메모리의 프로그램/지우기 동작시에 불량발생 정도를 나타낸 그래프이다.
도 3을 참조하면, X축은 셀의 소거 및 프로그램이 수행될 때의 문턱전압을 나타내고, Y축은 플래시 메모리 소자에서 소거 및 프로그램 된 비트의 개수를 각각 나타낸다. 도면에서 좌측 그래프는 소거동작시의 문턱전압과 비트 개수와의 관계를 나타낸 것이고, 우측은 프로그램 동작시의 문턱전압과 비트 개수와 관계를 나타낸 그래프이다. 상기 프로그램 동작시에 드레인 턴온에 의해 누설전류가 커지고, 이러한 문제는 문턱전압이 낮은 플래시 메모리 셀에서 프로그램 속도를 떨어뜨린다고 하였는데, 이렇게 프로그램 속도지연에 의한 프로그램 불량의 정도를 그래프의 A지점에서 확인할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 드레인 턴온에 의한 문제점을 해결할 수 있는 구조의 노아형 플래시 메모리를 제공하는데 있다.
도1은 일반적인 노아형 플래시 메모리의 단위 셀 구조를 설명하기 위하여 도시한 개략적인 단면도이다.
도 2는 노아형 플래시 메모리의 셀 어레이 등가회로이다.
도 3은 노아형 플래시 메모리의 프로그램/지우기 동작시에 불량발생 정도를 나타낸 그래프이다.
도 4 내지 도11은 본 발명의 제1 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도12 내지 도17은 본 발명의 제2 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도18 및 도19는 본 발명의 제3 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도 20은 본 발명에 의한 노아형 플래시 메모리 셀의 트랜지스터에서 드레인 전압 인가에 따른 누설전류의 개선정도를 설명하기 위해 도시한 그래프이다.
도 21은 본 발명에 의한 노아형 플래시 메모리의 프로그램/지우기 동작시 불량의 개선 정도를 설명하기 위해 도시한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판, 102: 터널 산화막,
104: 플로팅 게이트용 폴리실리콘막, 106: 층간절연막,
108: 컨트롤 게이트용 폴리실리콘막, 110: 실리사이드층,
112: 포토레지스트막, 114: 소스/드레인 영역,
114: 소스 영역, 116: 절연막,
118: 배선용 금속패턴, 120: 접지부용 금속패턴.
상기 기술적 과제를 달성하기 위하여 본 발명은, ① 반도체 기판에 터널산화막을 개재하여 형성된 플로팅 게이트와 컨트롤 게이트가 순차적으로 적층된 형태의 게이트 패턴과, 상기 게이트 패턴의 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간절연막과, 상기 게이트 패턴 아래의 반도체 기판에서 채널영역에 의해 서로 이격되는 소스/드레인 영역을 포함하는 복수의 트랜지스터로 이루어진 셀 어레이와, ② 상기 셀 어레이가 형성된 반도체 기판의 타단에 구성된 접지부와, ③ 상기 셀 어레이의 트랜지스터 소스 영역과 상기 접지부 사이에 존재하는 저항성분을 구비하는 것을 특징으로 하는 노아형 플래시 메모리를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 저항성분은 상기 반도체 기판에 형성된 확산접합인 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 저항성분은 상기 반도체기판에 형성된 임의의 층으로서, 폴리실리콘막 또는 실리사이드막을 포함하는 막인 것이 적합하다.
본 발명에 따르면, 플래시 메모리의 셀 어레이중 소스측에 저항을 추가로 형성하여 비선택된 셀의 소스측 전압을 접지가 아닌 양의 전압으로 상승시켜서 바디 효과(Body Effect)에 의해 문턱전압을 상승시켜 드레인 턴온에 의한 누설전류의 발생을 억제할 수 있다. 따라서, 프로그램 동작시에 불량의 발생을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 아래에서 설명되는 셀 어레이 영역의 소스 영역과 접지부 사이에 저항성분을 형성하는 방법은 예시적인 방법이지 본 발명을 한정하는 의미가 아니다. 따라서 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
제1 실시예 : 플로팅 게이트의 폴리실리콘을 저항성분으로 사용하는 경우.
도4 내지 도11은 본 발명의 제1 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도4를 참조하면, 반도체 기판(100)에 소자분리공정을 진행하여 활성영역과 필드영역을 구분하고, 터널산화막(102) 및 플로팅 게이트용 폴리실리콘막(104)을 약 100Å과 1000Å의 두께로 적층한다. 도면에서 좌측은 셀 어레이 영역이고, 우측은 접지영역을 각각 가리킨다.
도5 및 도6을 참조하면, 상기 플로팅 게이트용 폴리실리콘막(104)에 대하여패터닝을 진행하고, 상기 플로팅 게이트용 폴리실리콘막(104) 위에 층간절연막(106), 예컨대 산화막/질화막/산화막이 순차적으로 적층된 복합막을 형성한다.
도7 및 도8을 참조하면, 상기 층간절연막(106)이 형성된 결과물에서 컨트롤 게이트용 폴리실리콘막(108) 및 실리사이드층(110), 예컨대 텅스텐 실리사이드층(WSix)을 각각 1000Å의 두께로 형성하고, 셀 어레이 영역에서 패터닝을 수행하여 터널산화막(102), 플로팅 게이트용 폴리실리콘막(104), 층간절연막(106), 컨트롤 게이트용 폴리실리콘막(108) 및 실리사이드층(110)이 순차적으로 적층된 구조의 게이트 패턴(111)을 형성한다. 물론 접지영역에도 동일 형상의 패턴(113)이 존재하지만, 이는 게이트 패턴이 아닌 본 발명의 목적을 달성하는 주요 수단이 되는 저항성분으로 가공될 저항패턴을 가리킨다.
도9 및 도10을 참조하면, 상기 결과물에서 셀 어레이 영역에는 포토레지스트막(112)을 형성하고, 접지영역에만 식각을 진행하여 저항패턴(113) 상부의 실리사이드층(110), 컨트롤 게이트용 폴리실리콘막(108) 및 층간절연막(106)을 제거한다. 그 후, 상기 포토레지스트막(112)을 제거하고, 셀 어레이 영역에 소스/드레인 영역(114) 및 셀 어레이 영역과 접지영역 사이에는 소스 영역(114')을 이온주입 공정을 통하여 형성한다.
도11을 참조하면, 상기 이온주입이 끝난 반도체 기판 전면에 절연막(116), 예컨대 산화막 혹은 산화막을 포함하는 복합막을 형성한다. 그 후, 상기 절연막(116)에 콘택홀을 형성하고, 콘택홀을 채우는 금속배선을 증착한 후, 패터닝을 진행하여 배선용 금속패턴(118)과 접지부용 금속패턴(120)을 각각 형성한다. 여기서, 셀 어레이 영역의 소스 영역(114')은 접지부용 금속패턴(120)과 콘택홀 C, D 및 저항패턴(113), 즉 플로팅 게이트용 폴리실리콘막(104)을 통하여 연결된다. 이러한 구조는 본 발명에서 달성하고자 하는 목적, 드레인 턴온을 억제하는 주요한 수단이 된다고 할 수 있다.
제2 실시예; 컨트롤 게이트의 폴리실리콘을 저항성분으로 사용하는 경우.
도12 내지 도17은 본 발명의 제2 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도12 내지 도14를 참조하면, 반도체 기판(200)에 터널산화막(202)과 플로팅 게이트용 폴리실리콘막(204)을 적층하고 패터닝을 진행하여 셀 어레이 영역에서는 상기 플로팅 게이트용 폴리실리콘막(204)이 패턴 형상으로 남도록 하고, 접지영역에서는 플로팅 게이트용 폴리실리콘막(204)을 모두 제거한다. 상기 패터닝이 수행된 반도체 기판 위에 층간절연막(206), 예컨대 산화막/질화막/산화막의 복합막을 형성한다. 그 후, 상기 층간절연막(206) 위에 컨트롤 게이트용 폴리실리콘막(208)을 형성한다.
한편, 본 실시예에서는 컨트롤 게이트의 폴리실리콘을 저항성분으로 사용하는 예에 한정하여 기재하였으나, 이를 변형하여 상기 컨트롤 게이트용 폴리실리콘막(208) 위에 실리사이드층을 추가로 형성하여 실리사이드층과 컨트롤 게이트용 폴리실리콘막(208)의 복합막을 저항성분으로 사용할 수도 있음은 당연하다.
도15 및 도16을 참조하면, 셀 어레이 영역에서 패터닝을 진행하여 게이트 패턴(211)을 형성하고, 이를 이온주입 마스크로 이온주입 공정을 진행하여 소스/드레인 영역(214, 214')을 각각 형성한다. 이어서 접지영역에 패터닝을 진행하여 저항패턴, 즉 층간절연막(206)과 컨트롤 게이트용 폴리실리콘막(208)이 순차적으로 적층된 저항패턴(213)을 만든다.
도17을 참조하면, 상기 저항패턴(도16의 213), 즉 컨트롤 게이트용 폴리실리콘막(208) 패턴이 형성된 반도체 기판 전면에 절연막(216)을 충분한 두께로 형성한다. 상기 절연막(216)에 사진 및 식각공정을 진행하여 콘택홀을 형성하고, 상기 콘택홀을 채우는 금속배선층을 적층한다. 상기 금속배선층에 패터닝을 진행하여 배선용 금속패턴(218)과, 접지부용 금속패턴(220)을 각각 형성한다. 이때, 상기 셀 어레이 영역의 소스 영역(114')과 접지부용 금속패턴(220)은 상기 제1 실시예와 동일하게 저항패턴인 컨트롤 게이트용 폴리실리콘막(208)과 C 및 D 콘택홀을 통하여 연결되는 것을 알 수 있다.
제3 실시예; 반도체 기판의 확산접합을 저항성분으로 사용하는 경우.
도18 및 도19는 본 발명의 제3 실시예에 의한 노아형 플래시 메모리 및 그 제조방법을 설명하기 위해 도시한 단면도들이다.
도18을 참조하면, 반도체 기판(300)에 셀 어레이 영역에는 터널산화막(302), 플로팅 게이트용 폴리실리콘막(304), 층간절연막(306) 및 컨트롤 게이트용 폴리실리콘막(308)이 순차적으로 적층된 게이트 패턴(311)을 형성하고, 이를 이온주입 마스크로 소스/드레인 영역(314, 314')을 각각 형성한다. 그리고 접지영역에는 터널산화막(302)을 제외한 상부에 적층된 막질들을 모두 제거하고, 반도체 기판(300)에이온주입을 진행하여 확산접합(313)을 형성한다.
도 19를 참조하면, 상기 결과물 상에 절연막(316)을 반도체 기판(300)을 충분히 덮도록 형성하고, 사진 및 식각공정을 진행하여 콘택홀을 형성한다. 다시, 상기 콘택홀이 형성된 반도체 기판의 전면에 상기 콘택홀을 채우는 금속배선층을 적층하고 패터닝을 진행하여 배선용 금속패턴(318)과 접지부용 금속패턴(320)을 각각 형성한다. 따라서, 셀 어레이 영역의 소스 영역(314')은 콘택홀 C, D 및 반도체 기판(300) 내에 형성된 확산접합(313)을 통하여 접지부(320)와 연결된다.
상술한 바와 같이 셀 어레이 영역의 소스 영역과 접지부를 본 발명과 같이 저항성분을 통하여 연결하면, 프로그램 동작시 소스측은 접지가 아닌 양의 전압으로 상승되어 바디효과(body effect)에 의한 문턱전압(Vth)의 상승으로 드레인 전압에 의한 누설전류를 감소시킨다. 즉, 누설전류가 증가할수록 소스측 저항을 통과하는 전류에 의한 소스측의 전압이 상승하여 바디효과에 의해 문턱전압을 상승시키고, 다시 누설전류는 감소하는 네거티브 피드백(negative feedback) 효과가 발생하게 된다.
도 20은 본 발명에 의한 노아형 플래시 메모리 셀의 트랜지스터에서 드레인 전압 인가에 따른 누설전류의 개선정도를 설명하기 위해 도시한 그래프이다. 도면에서 △로 연결된 선은 본 발명과 같이 셀 어레이의 소스영역과 접지부 사이에 저항성분을 형성한 경우이고, ○로 연결된 부분은 저항성분을 추가하지 않은 일반적인 경우이다. 도면에서 알 수 있듯이 본 발명과 같이 저항성분을 추가한 경우(-△-)에서 누설전류가 낮아진 것을 확인할 수 있다.
도 21은 본 발명에 의한 노아형 플래시 메모리의 프로그램/지우기 동작시 불량의 개선 정도를 설명하기 위해 도시한 그래프이다. 그래프에서 X축은 셀의 소거 및 프로그램이 수행될 때의 문턱전압을 나타내고, Y축은 플래시 메모리 소자에서 소거 및 프로그램 된 비트의 개수를 각각 나타낸다. 또한 그래프에서 실선으로 나타난 데이터는 종래와 같이 셀 어레이의 소스측에 저항성분을 추가하지 않은 경우이고, ○으로 이어지는 데이터는 본 발명과 같이 셀 어레이의 소스측과 접지부 사이에 저항성분을 추가한 것이다. 도3의 그래프와 비교하였을 때, 문턱전압이 낮은 곳에서 프로그램 불량이 발생하는 정도가 현저하게 개선된 것을 알 수 있다. 상기 그래프에서 프로그램 동작시의 조건은 드레인 전압(Vd) 즉 선택 비트라인 전압이 5V이고, 게이트 전압 즉, 선택 워드라인 전압은 11V이며, 소스 및 벌크(bulk)는 각각 0V를 인가하여 수행하였다.
따라서, 상술한 본 발명에 따르면, 드레인 턴온 현상을 억제하여 누설전류의 발생을 최소화시킴으로써, 프로그램 동작시에 문턱전압이 낮은 영역의 플래시 메모리 소자에서 프로그램 불량이 발생하는 것을 개선할 수 있다.

Claims (3)

  1. 반도체 기판에 터널산화막을 개재하여 형성된 플로팅 게이트와 컨트롤 게이트가 순차적으로 적층된 형태의 게이트 패턴과, 상기 게이트 패턴의 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간절연막과, 상기 게이트 패턴 아래의 반도체기판에서 채널영역에 의해 서로 이격되는 소스/드레인 영역을 포함하는 복수의 트랜지스터로 이루어진 셀 어레이;
    상기 셀 어레이가 형성된 반도체 기판의 타단에 구성된 접지부;
    상기 셀 어레이의 트랜지스터 소스 영역과 상기 접지부 사이에 존재하는 저항성분을 구비하는 것을 특징으로 하는 노아형 플래시 메모리.
  2. 제1항에 있어서, 상기 저항성분은 상기 반도체 기판에 형성된 확산접합인 것을 특징으로 하는 노아형 플래시 메모리.
  3. 제1항에 있어서, 상기 저항성분은 상기 반도체 기판에 형성된 임의의 층으로서, 폴리실리콘막 또는 실리사이드막을 포함하는 막인 것을 특징으로 하는 노아형 플래시 메모리.
KR1020000011048A 2000-03-06 2000-03-06 드레인 턴온을 억제하는 노아형 플래시 메모리 KR20010086996A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100738070B1 (ko) * 2004-11-06 2007-07-12 삼성전자주식회사 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자

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