KR101117604B1 - 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 - Google Patents

확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 워드라인의 간격 및/또는 비트라인의 간격을 줄여 각 셀의 전하저장 노드 면적을 확장시킴으로써, 메모리의 집적도는 동일하게 유지하더라도 메모리 셀의 소형화에 따른 문제점을 근본적으로 해결한 어레이 구조와 측벽공정을 통하여 경제적으로 용이하게 어레이를 제조하는 방법을 제공한다.
전하저장노드, 낸드. 플래시, 메모리, 어레이, 제조방법

Description

확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법{NAND FLASH MEMORY ARRAY WITH EXTENDED CHARGE STORAGE NODE AND FABRICATION METHOD OF THE SAME}
본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 워드라인의 간격 및/또는 비트라인의 간격을 줄여 각 셀의 전하저장 노드 면적을 확장시킨 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
최근 소자의 크기가 급격히 줄어듦에 따라 단채널효과(short channel effect)가 점차 심해지고 있다. 이로 인해 소자 자체의 성능 저하뿐만 아니라, sub-threshold swing(SS)의 증가로 셀의 문턱전압 산포 또한 증가하게 된다.
또한, on/off 특성의 열화로 인하여 누설전류(leakage current)가 증가하게 되고, 이는 셀프부스팅(self-boosting)시 채널의 포텐셜을 낮추는 역할을 하게 되어 결과적으로 프로그램 disturb를 일으킬 수 있다.
특히, 낸드 플래시 메모리에서는 MOSFET과 달리 게이트 유전체(gate dielectric)로 ONO등 다중유전층(multi-dielectric layers)이 사용되기 때문에 유효 산화막 두께(effective oxide thickness: EOT)가 증가하게 되어 상기 단채널효 과는 더욱 심각해질 수 밖에 없다.
그리고, 소자 크기 축소로 게이트의 길이가 점차 작아지게 되면, 각 셀의 게이트 길이 변화(gate length variation)가 커지게 될 수 있고, 이는 곧 소자의 성능에 변화를 주게 되는 문제가 있다.
또한, 게이트 길이가 줄어듦에 따라 전하저장 노드의 면적이 감소하게 되면 reliability 측면에서 문제가 발생한다. 먼저, 쓰기/지우기 동작 속도의 변화를 야기할 수 있다. 그리고, retention 측면에서도 보다 적은 수의 전하를 저장하기 때문에 단지 몇 개의 전자가 빠져나가더라도 큰 문턱전압 변화를 발생 시킨다. 이는 level 당 문턱전압의 차이가 작은 multi-level cell (MLC) 구현에 있어서 더 큰 문제가 될 수 있다.
따라서, 본 발명은 상기와 같이 소자의 소형화에 따른 문제점을 해결하고자 제안된 것으로, 워드라인의 간격 나아가 비트라인의 간격을 줄여 각 셀의 전하저장노드 면적을 확장시킨 낸드 플래시 메모리 어레이 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이는 각 비트라인과 수직하게 교차하는 복수개의 워드라인 사이에서 정의된 복수개의 전하저장 노드를 갖는 메모리 셀들이 상기 각 비트라인을 따라 전기적으로 직렬 연결된 구성을 갖는 낸드 플래시 메모리 어레이에 있어서, 상기 각 전하저장 노드를 정의하는 상기 각 워드라인의 선폭은 이웃한 워드라인 사이 간격보다 큰 것을 특징으로 한다.
또한, 상기 각 워드라인의 선폭은 이웃한 워드라인 사이 간격보다 2배 이상, 상기 워드라인 사이 간격은 2~50 nm인 것을 특징으로 한다.
그리고, 상기 각 전하저장 노드를 정의하는 상기 각 비트라인의 선폭도 이웃한 비트라인 사이 간격보다 큰 것으로, 보다 구체적으로 2배 이상 큰 것으로 한 것을 특징으로 한다.
한편, 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법은 소정의 반도체 기판에 복수개의 비트라인을 정의하는 제 1 단계와; 상기 복수개 의 비트라인이 형성된 기판상에 다중유전층, 게이트 물질 및 제 1 하드마스크 물질을 순차 적층하는 제 2 단계와; 상기 제 1 하드마스크 물질을 식각하여 최소 크기(minimum feature size)의 폭과 간격을 갖는 제 1 하드마스크를 형성하는 제 3 단계와; 상기 기판 상에 상기 게이트 물질과 식각률이 다른 물질을 증착하고 식각하여 상기 제 1 하드마스크 측면에 제 1 측벽을 형성하는 제 4 단계와; 상기 제 1 하드마스크 및 상기 제 1 측벽을 식각 마스크로 이용하며 상기 게이트 물질을 식각하여 복수개의 워드라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.
또한, 상기 제 1 단계의 복수개 비트라인은, 상기 기판에 제 2 하드마스크 물질을 증착하고 식각하여 최소 크기(minimum feature size)의 폭과 간격을 갖는 제 2 하드마스크를 형성하는 단계와; 상기 기판 상에 상기 기판의 반도체 물질과 식각률이 다른 물질을 증착하고 식각하여 상기 제 2 하드마스크 측면에 제 2 측벽을 형성하는 단계와; 상기 제 2 하드마스크 및 상기 제 2 측벽을 식각 마스크로 이용하며 상기 기판을 식각하여 분리 트렌치를 형성하는 단계를 거쳐 정의되는 것을 특징으로 한다.
본 발명에 의한 에레이 구조는 메모리의 집적도를 동일하게 유지하더라도 워드라인 및/또는 비트라인의 폭을 각각의 간격보다 넓게 함으로써, 메모리 셀의 소형화에 따른 문제점(단채널효과, SS slope, retention 특성 등)을 근본적으로 해결한 효과가 있다.
또한, 본 발명에 의한 어레이 제조방법은 기존 공정을 그대로 이용하면서도, 측벽공정을 통하여 워드라인 및/또는 비트라인의 간격을 사진식각상 허용되는 minimum feature size 이하로 얼마든지 더 줄일 수 있고, 상기 줄어든 길이만큼 워드라인 및/또는 비트라인 폭을 늘여, 경제적으로 용이하게 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이를 제조할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
도 1 내지 도 9는 본 발명에 의한 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 제조방법에 관한 제 1 실시예를 보여주기 위한 공정사시도이고, 도 10은 본 발명에 의한 제조방법의 제 1 실시예에 따라 제조된 어레이 구조를 보여주는 사시도이고, 도 11은 도 10에 의한 단면(b)을 종래 것(a)과 대비한 비교 단면도이고, 도 12 및 도 13은 본 발명에 의한 제조방법에 관한 제 2 실시예를 보여주기 위한 공정사시도이고, 도 14는 본 발명에 의한 제조방법의 제 2 실시예에 따라 제조된 어레이 구조를 보여주는 사시도이고, 도 15 내지 도 21은 시뮬레이션에 의한 구조나 전기적 특성을 보여주는 도면이다.
우선, 본 발명에 의한 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이는, 도 10 및 도 11과 같이, 각 비트라인(BL1)(BL2)(BL3)과 수직하게 교차하는 복수개의 워드라인(WL1, WL2, WL3) 사이에서 정의된 복수개의 전하저장 노드를 갖는 메모리 셀들이 상기 각 비트라인을 따라 전기적으로 직렬 연결된 구성을 갖는 낸드 플래시 메모리 어레이에 있어서, 상기 각 전하저장 노드를 정의하는 상기 각 워드라인의 선폭(Lg')은 이웃한 워드라인 사이 간격(Wgap')보다 큰 것을 특징으로 한다.
즉, 도 11에서 확인되는 것과 같이, 메모리 셀 하나가 차지하는 길이는 1 pitch로 종래와 동일하게 유지하지만 워드라인의 선폭은 종래보다 커지고(Lg'>Lg), 이웃한 워드라인 사이의 간격은 종래보다 작게 하여(Wgap'<Wgap) 각 셀의 전하저장 노드를 비트라인 방향으로 확장시킨 것이 특징이다.
이렇게 함으로써, 각 워드라인의 컨택 마진(contact margin)을 증가시킬 수 있고, 컨택 저항을 감소시킬 수 있는 장점이 있다.
또한, 상기와 같이 워드라인의 선폭을 확장시킬 경우 각 셀의 게이트 물리적 길이가 증가하게 되어 단채널효과를 상당히 억제할 수 있고, sub-threshold slope을 획기적으로 증가시킬 수 있는 장점도 있다.
상기와 같은 전기적 특성을 확인하기 위하여, 도 15와 같은 구조로 시뮬레이션하여 도 16과 같은 결과를 얻었다.
이를 통해 반피치(half pitch: minimum feature size)가 30 nm 에서 워드라인의 선폭(Lg')을 50 nm로 확장시켰을 경우, 확장시키기 전보다 sub-threshold slope이 획기적으로 증가됨을 알 수 있다.
상기 실시예에서 각 워드라인의 선폭(Lg')은 이웃한 워드라인 사이 간격(Wgap')보다 2배 이상으로 함이 바람직한데, 이는 각 셀의 소스/드레인 형성 방법 및 이웃 셀과의 간섭문제를 고려하여 결정된 워드라인 사이 간격(Wgap')에 의존 하게 된다.
즉, 도 9와 같이, 각 셀의 소스/드레인(86)을 불순물 이온주입으로 형성시킬 경우에는 상기 워드라인 사이 간격(Wgap')은 50 nm 이상도 가능하나, 도 13과 같이, 이웃 워드라인의 패스전압(Vpass)에 의한 프린징 필드(fringing field; 66)에 의하여 전기적으로 각 셀의 소스/드레인을 형성시킬 경우에는 이웃 셀과의 간섭문제도 고려하여 상기 워드라인 사이 간격(Wgap')은 2~50 nm인 것이 바람직하다.
상기 워드라인 사이 간격(Wgap')의 하한인 2 nm는 유전물질의 개발에 따라 달라질 수 있음은 물론이다.
도 13과 같이, 프린징 필드(fringing field; 66)에 의한 인버젼(inversion)으로 소스/드레인을 형성시킬때 워드라인 사이 간격에 따른 피크 인버젼 전하를 알아보기 위한 시뮬레이션을 도 17과 같은 구조로 실시하여, 도 18과 같은 결과를 얻었다.
도 18에서 알 수 있는 바와 같이, 동일한 피치에서 이웃 워드라인에 동일한 패스전압(Vpass)을 인가할 경우 워드라인 폭은 증가시키고 워드라인 사이 간격(Gap width)을 줄일때 피크 인버젼 전하는 증가된다.
인버젼으로 소스/드레인을 형성할 경우 일반적으로 유효 채널 길이의 증가로 단채널효과는 상당히 개선하게 되는데, 워드라인 폭을 증가시킬 경우엔 물리적 게이트 길이를 더 증가시키게 되어, 도 19의 시뮬레이션 결과와 같이, sub-threshold slope도 더 증가시킬 수 있게 된다.
워드라인 폭을 증가시키게 되면, 결국 각 셀의 전하저장 노드 면적이 증가하 게 되어, 도 20의 시뮬레이션 결과와 같이, 보다 많은 전하가 저장하게 되고(도 20에선 약 53% 증가를 보임), 그 결과 저장된 전하가 일부 손실되더라도, 도 21의 시뮬레이션 결과와 같이, 문턱전압의 변화는 크게 일어나지 않게되어 retention 특성을 향상시키게 된다. 이는 특히 레벨당 문턱전압 마진이 적은 multi-level cell (MLC) 구현에 있어, 리드 오류(read error) 발생을 억제하는 효과가 있게 된다.
상기 실시예에서 상기 각 전하저장 노드를 정의하는 상기 각 비트라인(BL1)(BL2)(BL3)의 선폭도 이웃한 비트라인 사이 간격보다 큰 것으로 하여, 상기 각 전하저장 노드의 면적을 워드라인 방향으로 확장시키는 것이, 상기 각 워드라인의 선폭을 확장시켜 비트라인 방향으로 상기 각 전하저장 노드의 면적을 확장시키는 동일한 이유로 바람직하다. 물론, 이때도 minimum feature size(또는 반피치)는 종전과 동일하다는 조건에서 그러하다.
이 경우도 상기 각 비트라인의 선폭은 이웃한 비트라인 사이 간격보다 2배 이상 큰 것이 보다 바람직하고, 이는 각 비트라인 정의시 이웃 비트라인 간의 전기적 절연문제를 고려하여 결정된 비트라인 사이 간격에 의존하게 된다.
다음, 본 발명에 의한 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법은 하기와 같다.
먼저, 소정의 반도체 기판에 복수개의 비트라인을 정의하는 단계(제 1 단계)로, 이는 통상의 방법대로 비트라인 폭과 간격이 동일한 minimum feature size를 갖도록 정의할 수 있으나, 도 1 내지 도 4와 같이, 비트라인의 폭을 비트라인의 간 격보다 크게 정의하는 것이 바람직하다.
이어, 도 5와 같이, 상기 복수개의 비트라인이 형성된 기판(10)상에 다중유전층(50), 게이트 물질(60) 및 제 1 하드마스크 물질(70)을 순차 적층한다(제 2 단계).
이때, 상기 다중유전층(50)은 터널링산화막(52)/질화막(54)/블로킹산화막(56)으로 형성되고, 상기 게이트 물질(60)은 도핑된 실리콘계 물질(폴리실리콘 등)이 바람직하고, 상기 제 1 하드마스크 물질(70)은 산화막이 바람직하다.
다음, 상기 제 1 하드마스크 물질(70)을 식각하여 최소 크기(minimum feature size)의 폭과 간격을 갖는 제 1 하드마스크(72)를 형성한다(제 3 단계).
이어, 상기 기판 상에 상기 게이트 물질(60)과 식각률이 다른 물질을 증착하고 식각하여, 도 12와 같이, 상기 제 1 하드마스크(72) 측면에 제 1 측벽(82)을 형성한다(제 4 단계).
이때, 상기 게이트 물질(60)과 식각률이 다른 물질 즉, 상기 제 1 측벽(82) 물질은 산화막 또는 질화막으로 할 수 있다.
이어, 상기 제 1 하드마스크(72) 및 상기 제 1 측벽(82)을 식각 마스크로 이용하며 상기 게이트 물질(60)을 식각하여, 도 13과 같이, 복수개의 워드라인(64)을 형성한다(제 5 단계).
상기와 같은 단계를 거치게 되면, 도 13 또는 도 14와 같이, 프린징 필드(66)로 인버젼 소스/드레인을 형성하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이를 제조할 수 있게 된다.
그런데, 상기 제 3 단계와 상기 제 4 단계 사이에는 상기 제 1 하드마스크(72)를 식각 마스크로 이용하며, 도 6과 같이, 상기 게이트 물질(60)을 일정 깊이로 식각하여 트렌치를 형성하는 단계를 더 진행한 다음, 상기 제 4 단계의 측벽 공정을 실시하게 되면, 도 7과 같이, 제 1 측벽(80)은 상기 제 1 하드마스크(72)의 측면 및 상기 식각으로 드러난 게이트 물질(62)의 트렌치 측면에 형성된다.
이어, 상기 제 1 하드마스크(72) 및 상기 제 1 측벽(80)을 식각 마스크로 이용하며, 도 8과 같이, 상기 게이트 물질(62) 중 나머지 및 상기 다중유전층(50)을 더 식각하여 트렌치(84)를 형성한 다음, 상기 제 1 하드마스크(72) 및 상기 제 1 측벽(80)을 제거한 이후, 상기 기판 상에 이온주입공정을 실시하여, 도 9와 같이, 소스/드레인(86)을 형성하는 단계를 더 포함시키고, 상기 기판 전면에 절연막을 증착하고 평탄화 공정을 거치게 되면 도 10과 같은 어레이를 제조할 수 있게 된다.
도 6과 같이, 게이트 물질(60)을 일정 깊이로 식각하여 트렌치를 형성한 다음, 측벽 공정을 실시함으로써, 게이트 물질(60) 증착 높이를 조절할 수 있고, 이온주입시 tilt를 줄 수 있게 되어, 게이트(워드라인)가 너무 높고 폭이 좁을 때 이온 주입이 잘 되지 않는 문제점을 해결할 수 있는 장점이 있다.
한편, 상기 제 1 단계에서 복수개 비트라인 정의시, 각 비트라인 폭도 비트라인의 간격보다 크게 정의하여 각 메모리 셀의 전하저장 노드 면적이 보다 크게 되도록 제조함이 바람직한데, 이에 관한 구체적인 방법은 하기와 같다.
우선, 도 1과 같이, 반도체 기판(10)에 제 2 하드마스크 물질(20)을 증착하 고, 감광막(PR) 등을 도포후 사진식각 공정상 가능한 최소 크기(minimum feature size)의 폭과 간격을 갖는 마스크 패턴(30)을 형성한 다음, 상기 패턴(30)을 식각 마스크로 하여 상기 제 2 하드마스크 물질(20)을 식각함으로써, 제 2 하드마스크(30)를 형성한다.
이어, 상기 기판 상에 상기 기판의 반도체 물질과 식각률이 다른 물질(예컨대, 산화막 또는 질화막)을 증착하고 식각하여 상기 제 2 하드마스크 측면에 직접 제 2 측벽을 형성한다.
이후, 상기 제 2 하드마스크 및 상기 제 2 측벽을 식각 마스크로 이용하며 상기 기판을 식각하여 분리 트렌치(12)를 형성한다.
상기 분리 트렌치(12) 형성시, 상기 제 2 하드마스크 물질은 일정 깊이만 식각하도록 하여, 즉 도 2와 같이, 상기 제 2 하드마스크 물질에 트렌치(24)를 형성한 다음, 도 3과 같이, 상기 트렌치(24) 측면에 상기 제 2 측벽(40)이 형성되도록 하고, 상기 제 2 하드마스크(22) 및 상기 제 2 측벽(40)을 식각 마스크로 이용하며 남아있는 제 2 하드마스크 물질 및 상기 기판(10)을 순차적으로 식각하여 분리 트렌치를 형성하는 것이 보다 바람직하다.
상기 분리 트렌치(12)에는 아무것도 채우지 않고 void로 남겨둘 수도 있으나, 고유전물질로 채우는 것이 바람직하다.
이상으로, 본 발명의 바람직한 실시예에 대하여 설명하였으나, 상기 실시예를 기초로 당업자는 균등물로 대체하거나 구성을 한정하며 다양하게 실시할 수 있 는바, 이에 대한 설명은 생략하더라도, 첨부된 특허청구범위에 속함은 당연하다.
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도 1 내지 도 9는 본 발명에 의한 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이 제조방법에 관한 제 1 실시예를 보여주기 위한 공정사시도이고,
도 10은 본 발명에 의한 제조방법의 제 1 실시예에 따라 제조된 어레이 구조를 보여주는 사시도이고,
도 11은 도 10에 의한 단면(b)을 종래 것(a)과 대비한 비교 단면도이고,
도 12 및 도 13은 본 발명에 의한 제조방법에 관한 제 2 실시예를 보여주기 위한 공정사시도이고,
도 14는 본 발명에 의한 제조방법의 제 2 실시예에 따라 제조된 어레이 구조를 보여주는 사시도이고,
도 15 내지 도 21은 시뮬레이션에 의한 구조나 전기적 특성을 보여주는 도면이다.

Claims (10)

  1. 각 비트라인과 수직하게 교차하는 복수개의 워드라인 사이에서 정의된 복수개의 전하저장 노드를 갖는 메모리 셀들이 상기 각 비트라인을 따라 전기적으로 직렬 연결된 구성을 갖는 낸드 플래시 메모리 어레이에 있어서,
    상기 각 전하저장 노드를 정의하는 상기 각 워드라인의 선폭은 이웃한 워드라인 사이 간격보다 크고,
    상기 각 전하저장 노드를 정의하는 상기 각 비트라인의 선폭은 이웃한 비트라인 사이 간격보다 큰 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 각 워드라인의 선폭은 이웃한 워드라인 사이 간격보다 2배 이상 큰 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 워드라인 사이 간격은 2~50 nm인 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이.
  4. 삭제
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 각 비트라인의 선폭은 이웃한 비트라인 사이 간격보다 2배 이상 큰 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이.
  6. 소정의 반도체 기판에 복수개의 비트라인을 정의하는 제 1 단계와;
    상기 복수개의 비트라인이 형성된 기판상에 다중유전층, 게이트 물질 및 제 1 하드마스크 물질을 순차 적층하는 제 2 단계와;
    상기 제 1 하드마스크 물질을 식각하여 최소 크기(minimum feature size)의 폭과 간격을 갖는 제 1 하드마스크를 형성하는 제 3 단계와;
    상기 기판 상에 상기 게이트 물질과 식각률이 다른 물질을 증착하고 식각하여 상기 제 1 하드마스크 측면에 제 1 측벽을 형성하는 제 4 단계와;
    상기 제 1 하드마스크 및 상기 제 1 측벽을 식각 마스크로 이용하며 상기 게이트 물질을 식각하여 복수개의 워드라인을 형성하는 제 5 단계를 포함하여 구성되되,
    상기 제 1 단계의 복수개 비트라인은,
    상기 기판에 제 2 하드마스크 물질을 증착하고 식각하여 최소 크기(minimum feature size)의 폭과 간격을 갖는 제 2 하드마스크를 형성하는 단계와;
    상기 기판 상에 상기 기판의 반도체 물질과 식각률이 다른 물질을 증착하고 식각하여 상기 제 2 하드마스크 측면에 제 2 측벽을 형성하는 단계와;
    상기 제 2 하드마스크 및 상기 제 2 측벽을 식각 마스크로 이용하며 상기 기판을 식각하여 분리 트렌치를 형성하는 단계를 거쳐 정의되는 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 3 단계와 상기 제 4 단계 사이에는 상기 제 1 하드마스크를 식각 마스크로 이용하며 상기 게이트 물질을 일정 깊이로 식각하여 트렌치를 형성하는 단계가 더 포함되고,
    상기 제 4 단계의 제 1 측벽은 상기 제 1 하드마스크의 측면 및 상기 식각으로 드러난 게이트 물질의 트렌치 측면에 형성되고,
    상기 제 5 단계 이후에는 상기 제 1 하드마스크 및 상기 제 1 측벽을 제거한 다음, 상기 복수개의 워드라인을 식각 마스크로 하여 상기 다중유전층을 더 식각하고, 상기 기판 상에 이온주입공정을 실시하여 소스/드레인을 형성하는 단계가 더 포함된 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법.
  8. 삭제
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 2 하드마스크 물질의 식각은 최소 크기(minimum feature size)의 폭과 간격을 갖도록 일정 깊이만 식각하여 상기 제 2 하드마스크를 형성한 다음, 상기 제 2 하드마스크 및 상기 제 2 측벽을 식각 마스크로 이용하며 상기 제 2 하드마스크 물질 및 상기 기판을 순차적으로 식각하여 분리 트렌치를 형성하는 단계를 거쳐 복수개의 비트라인이 정의되는 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법.
  10. 제 9 항에 있어서,
    상기 다중유전층은 산화막/질화막/산화막이고,
    상기 제 1 하드마스크 물질은 산화막이고,
    상기 제 2 하드마스크 물질은 질화막이고,
    상기 제 1 측벽 물질 및 상기 제 2 측벽 물질은 산화막 또는 질화막인 것을 특징으로 하는 확장된 전하저장 노드를 갖는 낸드 플래시 메모리 어레이의 제조방법.
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