KR20110076221A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- 239000010703 silicon Substances 0.000 claims abstract description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 125000006850 spacer group Chemical group 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000004544 sputter deposition Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- 238000005549 size reduction Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000003860 storage Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 서로 다른 핀(fin) 너비(width)를 갖는 핀 셀을 비대칭(asymmetric)의 스페이서(spacer)를 이용하여 3차원의 셀 구조를 형성함으로써 반도체 소자의 크기 축소에 따른 단채널 효과(Short channel effect)를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 서로 다른 핀 너비를 갖는 3차원 셀 구조를 형성하기 위한 반도체 소자 및 그 제조 방법에 관련된 기술이다.
현재 비휘발성 메모리 소자 또는 플래시 메모리 소자(flash memory device)의 메모리 밀도(memory density)를 크게 증가시키는 요구가 증대되고 있다. 이에 따라 메모리 셀(memory cell)의 크기를 줄이려는 시도가 많이 주목되고 있다. 이와 달리, 메모리 셀의 메모리 가능한 상태들의 수(number of states)를 증가시켜 메모리 밀도의 증가를 구현하고자 하는 시도들 또한 많이 주목되고 있다.
하나의 메모리 트랜지스터 구조에 다중 비트(multi-bit)를 저장할 수 있는 소자를 구현하고자 하는 시도가 제시되고 있다. 대표적으로 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 트랜지스터를 이용하여 2 비트 작동을 구현하고자 하는 방식인데, 게이트(gate)와 반도체 기판 사이에 전하 저장층(charge storage layer)을 실리콘 질화물층을 포함하는 구조로 이루어진다. 이러한 SONOS 트랜지스터에서는 저장된 전하의 서로 다른 위치에 의해서, 문턱 전압(Vth)의 순방향 읽기(forward reading) 및 역방향 읽기(reverse reading)에 의한 트랜지스터의 2 비트 동작이 가능할 것으로 예측되고 있다.
그런데, 이러한 비휘발성 메모리 소자의 집적도를 증가시킴에 따라 채널의 폭이 축소되고 있고 이와 함께 전하 저장 층의 선폭이 축소되고 있다. 비휘발성 트랜지스터 소자의 유효 채널 폭을 확보하는 것이 중요한 문제로 인식되고 있다. 채널 폭의 축소는 단채널 효과(short channel effect)를 수반하게 되는데, 이를 해소하기 위해서는 유효 채널 폭을 더 확보할 수 있는 방법의 개발이 요구되고 있다.
또한, 전하 저장층의 선폭의 축소에 따라 다중 비트 저장 시 각각 저장된 전하들의 분포가 겹쳐지는 문제, 예컨대, 크로스 토킹(cross-talking) 문제가 유발될 수 있다. 예컨대, 전하 저장층의 양단 영역들에 각각 저장된 전하 분포들의 끝단 테일(tail) 부분들이 서로 겹쳐질 수 있다. 이에 따라, 각각 독립된 신호들이 상호 간섭되어 소자의 동작이 구분되지 못하게 될 수 있다. 따라서 이러한 저장된 전하들 상호 간의 간섭 발생은 결국 소자의 다중 비트 저장을 방해하는 것으로 이해될 수 있다.
따라서, 비휘발성 메모리 소자의 멀티 비트 동작 또는 멀티 비트 저장을 위해서는, 이러한 전하 저장층에서의 전하의 저장이 각각 상호 독립적으로 이루어질 수 있는 소자의 개발이 요구되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 서로 다른 핀(fin) 너비(width)를 갖는 핀 셀을 비대칭(asymmetric)의 스페이서(spacer)를 이용하여 3차원의 셀 구조를 형성함으로써 반도체 소자의 크기 축소에 따른 단채널 효과(Short channel effect)를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 하부 절연막 및 실리콘층을 포함하는 반도체 기판상에 하드마스크층 패턴을 형성하는 단계, 상기 하드마스크층 패턴을 포함한 전면에 스페이서용 물질을 증착하는 단계, 상기 실리콘층이 노출될 때까지 상기 스페이서용 물질을 식각하여 상기 하드마스크층 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 식각 마스크로 상기 실리콘층을 식각하여 실리콘 핀을 형성하는 단계 및 상기 스페이서를 제거한 후, 상기 실리콘 핀을 포함한 전면에 ONO층 및 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 스페이서용 물질을 증착하는 단계는 경사 스퍼터링(Tilt Angle Sputtering) 방법을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 상기 하드마스크층 패턴의 측벽에 비대칭(asymmetric) 형상을 갖는 것을 특징으로 한다.
바람직하게는, 상기 스페이서용 물질을 식각하여 상기 하드마스크층 패턴의 측벽에 스페이서를 형성하는 단계는 건식(dry) 식각 방법을 이용하여 실시하는 것 을 특징으로 한다.
바람직하게는, 상기 ONO층은 산화막, 질화막 및 산화막의 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 실리콘 핀은 서로 다른 두께를 갖는 복수 개로 형성되는 것을 특징으로 한다.
아울러, 본 발명은 하부 절연막 및 실리콘층을 포함하는 반도체 기판상에 형성된 하드마스크층 패턴, 상기 하드마스크층 패턴의 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 식각 마스크로 상기 실리콘층을 식각하여 형성된 실리콘 핀 및 상기 스페이서를 제거한 후, 상기 실리콘 핀을 포함한 전면에 형성된 ONO층 및 게이트 전극을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 스페이서는 경사 스퍼터링(Tilt Angle Sputtering) 방법을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 상기 하드마스크층 패턴의 측벽에 비대칭(asymmetric) 형상을 갖는 것을 특징으로 한다.
바람직하게는, 상기 ONO층은 산화막, 질화막 및 산화막의 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 실리콘 핀은 서로 다른 두께를 갖는 복수 개로 형성되는 것을 특징으로 한다.
본 발명은 서로 다른 핀(fin) 너비(width)를 갖는 핀 셀을 비대 칭(asymmetric)의 스페이서(spacer)를 이용하여 3차원의 셀 구조를 형성함으로써 반도체 소자의 크기 축소에 따른 단채널 효과(Short channel effect)를 줄일 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100)상에 좁은 두께(너비)를 갖는 실리콘 핀(125), 넓은 두께(너비)를 갖는 실리콘 핀(125') 및 게이트(160)를 도시한 것이다. 여기서, 서로 다른 두께를 갖는 비대칭의 실리콘 핀(125, 125')은 단일 게이트에 의해 제어된다. 이때, 서로 다른 두께를 갖는 특징으로 인하여 서로 다른 문턱 전압(Vth)을 갖는다. 즉, 넓은 두께(너비)를 갖는 실리콘 핀(125')의 문턱 전압(Vth)이 좁은 두께를 갖는 실리콘 핀(125)의 문턱 전압(Vth)보다 크다. 이러한 문턱 전압(Vth)의 차이에 따라 반도체 소자의 리드(Read) 동작 시 전하의 차징(charging)이 서로 차이가 나면서 각각 다른 전류가 흐르는 특성을 갖는다.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100)상에 하부 절연막(110), 실리콘(Si)층(120)이 순차적으로 적층되어 있는 SOI(Silicon On insulator) 기판을 형성한다.
다음에는, 상기 실리콘층(120) 상에 하드마스크층(130)을 형성한다.
도 2b를 참조하면, 하드마스크층(130) 상에 감광막을 형성한 후, 미세 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 마스크로 상기 하드마스크층(130)을 식각하여 하드마스크층 패턴(135)을 형성한다. 이때, 하드마스크층 패턴(135)의 너비(Critical Dimension, CD)는 b 이고, 상기 하드마스크층 패턴(135) 간의 너비는 a 라고 정의한다.
도 2c를 참조하면, 하드마스크층 패턴(135)을 포함한 전면에 경사 스퍼터링(Tilt angle sputtering) 방식을 이용하여 상기 하드마스크층 패턴(135)의 양 측벽을 포함한 상부에 스페이서용 물질(140)을 형성한다. 이때, 경사 스퍼터링 방식은 30도 이상의 각도에서 실시하는 스퍼터링 방법이 바람직하다.
도 2d를 참조하면, 상기 실리콘층(120)이 노출될 때까지 스페이서 물질(140)을 에치백(Etchback)하여 하드마스크층 패턴(135)의 측벽에만 스페이서(spacer, 145, 145')가 형성된다. 이때, 스페이서(145, 145')는 서로 다른 두께를 갖는 비대칭(asymmetric) 스페이서가 바람직하다.
도 2e 및 도 2f를 참조하면, 스페이서(145, 145')를 마스크로 이용하여 하부의 실리콘층(120)을 식각하여 실리콘 핀(125, 125')을 형성한다. 이후, 상기 비대칭 스페이서(145, 145')를 제거한다. 이때, 실리콘 핀(125, 125')의 너비는 비대칭 스페이서(145, 145')의 너비와 동일하다. 여기서, 실리콘 핀(125, 125')은 서로 다른 c1 및 c2의 두께를 갖는 비대칭(asymmetric) 형상을 갖는다.
여기서, 서로 다른 두께를 갖는 비대칭의 실리콘 핀(125, 125')은 후속 공정에서 단일 게이트에 의해 제어된다. 이때, 서로 다른 두께를 갖는 특징으로 인하여 서로 다른 문턱 전압(Vth)을 갖는다. 즉, 넓은 두께를 갖는 실리콘 핀(125')의 문턱 전압(Vth)이 좁은 두께를 갖는 실리콘 핀(125)의 문턱 전압(Vth)보다 크다. 이러한 문턱 전압(Vth)의 차이에 따라 반도체 소자의 리드(Read) 동작 시 전하의 차징(charging)이 서로 차이가 나서 각각 다른 전류가 흐르는 특성을 갖는다.
도 2g를 참조하면, 상기 실리콘 핀(125, 125')을 포함한 전면에 ONO(Oxide, Nitride, Oxide) 구조(150)를 적층한다. 이때, ONO 구조(150)는 전하(charge)를 트랩(trap)할 수 있는 비휘발성 메모리 소자를 만들기 위함이다.
도 2h를 참조하면, 상기 ONO 구조(150)에 게이트 전극(160)을 증착한다. 이후, 후속 공정으로 상기 게이트 전극(160)을 패터닝하여 서로 분리시키고 이온 주입을 통해 소스/드레인 영역을 형성한다.
도 3a 내지 도 3g는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 3a 내지 도 3d는 도 2a 내지 도 2e와 동일한 방법으로 형성하되, 도 3d 이후, 도 3e와 같이 단방향 이온 주입을 실시한다. 이러한 단방향 이온 주입을 통해 좁은 실리콘 핀(c1)보다 넓은 실리콘 핀(c2)에 더 많은 이온이 주입되어 실리콘 핀(c1, c2) 간의 문턱 전압 차이를 발생시킨다. 넓은 두께를 갖는 실리콘 핀(125')의 문턱 전압(Vth)이 좁은 두께를 갖는 실리콘 핀(125)의 문턱 전압(Vth)보다 크다. 이러한 문턱 전압(Vth)의 차이에 따라 반도체 소자의 리드(Read) 동작 시 전하의 차징(charging)이 서로 차이가 나고 각각 다른 전류가 흐르는 특성을 이용하여 다중 비트(multi-bit) 비활성 메모리 소자를 제작한다.
이후, 도 3f 및 도 3g 공정은 도 2g 및 도 2h 공정과 동일한 방법으로 수행한다.
전술한 바와 같이, 본 발명은 서로 다른 핀(fin) 너비(width)를 갖는 핀 셀을 비대칭(asymmetric)의 스페이서(spacer)를 이용하여 3차원의 셀 구조를 형성함으로써 반도체 소자의 크기 축소에 따른 단채널 효과(Short channel effect)를 줄일 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 3a 내지 도 3g는 본 발명의 다른 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
Claims (11)
- 하부 절연막 및 실리콘층을 포함하는 반도체 기판상에 하드마스크층 패턴을 형성하는 단계;상기 하드마스크층 패턴을 포함한 전면에 스페이서용 물질을 증착하는 단계;상기 실리콘층이 노출될 때까지 상기 스페이서용 물질을 식각하여 상기 하드마스크층 패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 식각 마스크로 상기 실리콘층을 식각하여 실리콘 핀을 형성하는 단계; 및상기 스페이서를 제거한 후, 상기 실리콘 핀을 포함한 전면에 ONO층 및 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서용 물질을 증착하는 단계는 경사 스퍼터링(Tilt Angle Sputtering) 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 상기 하드마스크층 패턴의 측벽에 비대칭(asymmetric) 형상 을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서용 물질을 식각하여 상기 하드마스크층 패턴의 측벽에 스페이서를 형성하는 단계는 건식(dry) 식각 방법을 이용하여 실시하는 것을 특징으로하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 ONO층은 산화막, 질화막 및 산화막의 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 핀은 서로 다른 두께를 갖는 복수 개로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 하부 절연막 및 실리콘층을 포함하는 반도체 기판상에 형성된 하드마스크층 패턴;상기 하드마스크층 패턴의 측벽에 형성된 스페이서;상기 스페이서를 식각 마스크로 상기 실리콘층을 식각하여 형성된 실리콘 핀 및상기 스페이서를 제거한 후, 상기 실리콘 핀을 포함한 전면에 형성된 ONO층 및 게이트 전극을 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 스페이서는 경사 스퍼터링(Tilt Angle Sputtering) 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 스페이서는 상기 하드마스크층 패턴의 측벽에 비대칭(asymmetric) 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 ONO층은 산화막, 질화막 및 산화막의 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 실리콘 핀은 서로 다른 두께를 갖는 복수 개로 형성되는 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090132872A KR20110076221A (ko) | 2009-12-29 | 2009-12-29 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090132872A KR20110076221A (ko) | 2009-12-29 | 2009-12-29 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110076221A true KR20110076221A (ko) | 2011-07-06 |
Family
ID=44916144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090132872A KR20110076221A (ko) | 2009-12-29 | 2009-12-29 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110076221A (ko) |
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