KR100866261B1 - 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법 - Google Patents
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Abstract
본 발명은 함몰된 채널(recessed channel)에 2 비트 분리 게이트(twin-bit split gate) 구조를 갖는 플래시 메모리 소자와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 수직 구조를 이용하여 전하 저장 공간부와 게이트 절연막이 있는 영역을 자기정렬로 제조할 수 있도록 함으로써, 집적도 향상뿐만 아니라 저장된 비트의 간섭문제 등 종래 기술의 문제점을 원천적으로 해결할 수 있는 플래시 메모리 소자의 구조와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
리세스 채널, 분리 게이트, 2 비트, 플래시, 메모리
Description
도 1a 및도 1b는 injection point를 보여주는 종래 기술의 개념도이다.
도 2는 선행기술 미국특허 US 7,163,863 B2의 대표도이다.
도 3은 선행기술 한국 공개특허 제10-2007-0047498호의 일 실시예를 보여주는 도면이다.
도 4 내지 도 14는 본 발명의 일 실시예로 플래시 메모리 어레이의 제조 공정 순서를 보여주는 공정 단면도이다.
도 15는 본 발명의 플래시 메모리 어레이 구조에 관한 일 실시예 및 동작관계를 설명하기 위한 사시도이다.
도 16은 본 발명의 플래시 메모리 어레이 구조에 관한 일 실시예를 레이아웃으로 도시하여 어레이 구조를 파악하고 집적도를 계산하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체(실리콘) 기판 20, 40, 60 : 산화막
30 : 질화막 50 : 분리 게이트 물질
70 : 전하 저장 물질 80 : 층간 절연물질
90 : 프로그램 게이트 물질 100 : 플래시 메모리 어레이
200 : 레이아웃
본 발명은 플래시 메모리 소자와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 보다 상세하게는 함몰된 채널(recessed channel)에 2 비트 분리 게이트(twin-bit split gate) 구조를 갖는 플래시 메모리 소자와 이를 이용한 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
현재 상용되고 있는 플래시 메모리는 단위 셀의 배열 형태에 따라 크게 NOR type과 NAND type으로 분류된다. NOR type의 경우 CHE(Channel Hot Electron) injection 프로그램 메커니즘을 사용하기 때문에 프로그램 속도가 빠르고 cell array 구조의 특성상 random access 특성이 우수하지만 상대적으로 집적도에 있어서 단점을 갖는 반면, NAND type의 경우 F-N tunneling 메커니즘을 이용하기 때문에 프로그램 속도가 느리고 random access 특성이 좋지 않지만 집적도 특성이 우수하여 상대적 가격 우위에 있게 된다. 따라서 NOR type은 빠른 random access가 요구되는 분야에 주로 사용되고, NAND type은 random access 시간이 크게 중요시 되지 않는 대용량 저장 장치에 주로 사용된다.
NOR type 플래시 메모리는 CHE injection 방법을 이용하여 프로그램할 때에 Injection 효율이 좋지 못하여 전력 소모가 크다는 단점이 있다. 이는 injection point가 drain 부근에서 일어나기 때문인데(도 1a 참조), 이러한 단점을 해결하기 위하여, 도 1b와 같은, 분리 게이트(split gate) 구조가 개발되었다.
상기 split gate 구조는, 도 1b와 같이, 일반적인 플래시 메모리 구조와 달리 채널 위의 영역이 절연층(dielectric layer) 공간과 전하 저장 공간으로 나누어져 있고 각각 그 위의 게이트 또한 나뉘어 있다. 그 결과 프로그램을 할 때, 분리 게이트(SGate)에 채널이 겨우 형성될 만한 작은 전압을 걸어주고 프로그램 게이트(PGate)에 높은 전압을 걸어주면 마치 드레인이 전하 저장 공간 아래까지 확장된 것과 같은 효과가 나타나게 되어, 결국 injection point가 소스 근처로 앞당겨지게 된다. 이러한 현상을 SSI(Source Side Injection)이라고 부르는데, 이를 이용하면 프로그램 효율을 크게 향상시킬 수 있게 된다.
한편, NOR type 플래시 메모리는 injection point가 드레인 쪽으로 한정되어 있기 때문에 multi bit operation이 가능하다는 이점이 있다. 즉, forward bias 때와 reverse bias 때의 injection point가 바뀌는 원리를 이용하여 하나의 채널을 갖는 소자에 두 개의 bit을 저장할 수 있다.
그러나, 이러한 twin-bit device는 retention 특성을 유지하기 위해서 채널 길이를 어느 이상 줄일 수 없는 문제가 발생한다.
이러한 문제점을 극복하고자 많은 연구가 되고 있는데, 그 중에 하나가 함몰된 채널(recessed channel) 구조로 하는 것으로, 미국특허 US 7,163,863 B2 및 한 국 공개특허 제10-2007-0047498호 등이 있다.
그런데, 상기 미국특허 US 7,163,863 B2는 도 2와 같은 구조로 비트 라인(BL1, BL3)이 분리 게이트(SG1, SG2; SG3, SG4)와 겹치기 때문에 어레이 구조가 복잡하고, 비트 라인(BL1, BL3)이 핀(fin) 아래쪽에 위치하기 때문에 이온 주입 및 어닐링 공정이 어려우며, 복잡한 어레이 구조로 스켈링 다운에 한계가 있고, 채널이 수직 하게만 형성되어 핀의 높이가 높지 않을 경우 단채널 효과의 문제도 있다.
그리고, 상기 한국 공개특허 제10-2007-0047498호는 도 3과 같은 구조로 액티브 바디의 폭을 게이트 길이와 같은 것으로 하여도 구동에 문제가 없게 한 측면은 있으나, 기판 바이어스 효과를 줄이기 위해 함몰 채널의 코너 부분에 불순물을 도핑하여야 하고, 코너 효과를 줄이기 위해 함몰된 영역의 모서리는 둥글게 공정하여야 하는 어려움이 있으며, 의도하지 않은 셀에 채널이 형성되는 크로스 토크(cross-talk) 등의 문제는 여전히 남아 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점(한계점)을 극복하고자 고안된 것으로, 종래 함몰된 채널(recessed channel) 구조와 분리 게이트(split gate) 구조를 결합한 2비트 플래시 메모리 소자와 이를 이용한 플래시 메모리 어레이 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자는 반도체 기판상에 일정거리 이격되어 형성된 소스 및 드레인 영역과; 상기 소스 영역과 상기 드레인 영역 사이에 함몰되어 형성된 채널 영역과; 상기 채널 영역 상에 제1절연막을 사이에 두고 형성된 분리 게이트와; 상기 분리 게이트 상부에 형성된 제2절연막과; 상기 분리 게이트와 접하지 않는 양측 채널 영역 상부에 각각 형성된 제3절연막과; 상기 제3절연막 상부에 형성된 전하 저장 공간부와; 상기 소스 및 드레인 영역 상부에 각각 형성된 제4절연막과; 상기 전하 저장 공간부 상에 제5절연막을 사이에 두고 상기 제4절연막 및 상기 제2절연막 상부에 형성된 프로그램 게이트를 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 분리 게이트 라인을 갖는 플래시 메모리 어레이는 반도체 기판에 일정 간격으로 소정의 폭과 높이를 갖는 하나 이상의 실리콘 핀과; 상기 각 실리콘 핀 상부에 특정 불순물로 도핑되어 형성된 비트 라인과; 상기 각 실리콘 핀 하측 사이에 절연막 A를 사이에 두고 형성된 분리 게이트 라인과; 상기 분리 게이트 라인 상부와 상기 각 실리콘 핀 상측 사이에 절연막 B를 사이에 두고 형성된 전하 저장 공간부와; 상기 전하 저장 공간부와 상기 비트 라인 상부에 절연막 C를 사이에 두고 일정 간격으로 이격되어 상기 비트 라인과 수직하게 형성된 워드 라인을 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법은 실리콘 기판에 산화막과 질화막을 순차적으로 적층한 후 소스/드레인 형성을 위한 이온주입공정을 수행하는 제1단계와; 상기 질화막 및 산화막을 마스크 패턴으로 형성하고, 상기 마스크로 상기 실리콘 기판을 식각하여 실리콘 핀 형성으로 비트 라인을 정의하는 제2단계와; 상기 실리콘 기판의 식각으로 드러난 실리콘 부분에 산화막을 형성하기 위한 산화공정을 수행하는 제3단계와; 상기 기판 전면에 분리 게이트 물질을 증착하는 제4단계와; 상기 분리 게이트 물질을 식각하여 상기 실리콘 핀 하측 사이에 분리 게이트 라인을 형성하는 제5단계와; 상기 분리 게이트 물질을 식각으로 드러난 분리 게이트 라인 상부에 산화막을 형성하기 위한 산화공정을 다시 수행하는 제6단계와; 상기 기판 전면에 일정 두께로 전하 저장 물질을 증착하는 제7단계와; 상기 전하 저장 물질을 비등방성으로 식각하여 전하 저장 공간부를 형성하는 제8단계와; 상기 기판 전면에 층간 절연물질을 증착하는 제9단계와; 상기 층간 절연물질층 상부에 프로그램 게이트 물질을 증착하는 제 10단계와; 상기 프로그램 게이트 물질을 상기 비트 라인과 수직하게 식각하여 워드 라인을 형성하는 제11단계를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[플래시 메모리 소자에 관한
실시예
]
본 발명에 의한 플래시 메모리 소자는, 도 14와 같이, 기본적으로 실리콘 기판(10a)상의 실리콘 핀(14)의 끝단에 특정 불순물로 도핑되어 형성된 소스 및 드레인 영역(12a)이 있고, 상기 소스 및 드레인 영역(12a) 아래 상기 실리콘 핀(14) 사 이 함몰된 부위에 채널 영역(미도시)이 형성되고, 상기 채널 영역 상부에는 소정의 절연막 40이 감싸고 상기 절연막 40 상부 함몰된 부분에 소정의 높이로 분리 게이트(50a)가 형성되고, 상기 분리 게이트와 접하지 않는 양측 채널 영역 상부에 절연막 40과 60을 사이에 두고 전하 저장 공간부(70a)가 형성되며, 상기 소스 및 드레인 영역(12a), 상기 전하 저장 공간부(70a) 및 상기 분리 게이트(50a) 상부에 절연막 80을 사이에 두고 프로그램 게이트(90a)가 형성된 구조를 갖는다.
여기서, 상기 소스 및 드레인 영역(12a)과 상기 프로그램 게이트(90a) 사이에는 공정상 질화막(30a)과 하나 이상의 산화막층(20a, 40, 80)이 형성되고, 상기 분리 게이트(50a)와 상기 프로그램 게이트(90a) 사이에는 공정상 하나 이상의 산화막층(60, 80)이 형성될 수 있다.
그리고, 상기 전하 저장 공간부(70a)는 절연막 40 및 절연막 60 상부에 측벽(side wall) 형태로 형성될 수 있고, 상기 측벽은 상기 소스 및 드레인 영역(12a)의 접합깊이와 약간 맞물리며 그 아래로 형성될 수도 있다.
또한, 상기 전하 저장 공간부(70a)는 상기 분리 게이트(50a)에 의하여 격리되어 있으므로, 전하 트랩 성질을 갖는 절연성 물질(예: 질화막, 고유전물질) 뿐만 아니라 도전성 물질(예: 폴리실리콘, 폴리 SiGe, 비정질 실리콘, 비정질 SiGe, 금속)로 형성하더라도 2비트 셀로 사용할 수 있다. 다만, 전하 저장 공간부(70a)가 도전성 물질로 형성될 경우에 이웃 셀과는 물리적으로 단절되어야 한다.
[플래시 메모리 어레이에 관한
실시예
]
본 발명에 의한 플래시 메모리 어레이는, 도 15와 같이, 기본적으로 반도체 기판(10a)에 일정 간격으로 소정의 폭과 높이를 갖는 하나 이상의 실리콘 핀(14)과; 상기 각 실리콘 핀 상부에 특정 불순물로 도핑되어 형성된 비트 라인(12a; BLn-1, BL, BLn+1, BLn+2)과; 상기 각 실리콘 핀 하측 사이에 절연막 40을 사이에 두고 형성된 분리 게이트 라인(50a; SG1, SG2)과; 상기 분리 게이트 라인 상부와 상기 각 실리콘 핀 상측 사이에 절연막 40을 사이에 두고 형성된 전하 저장 공간부(70a)와; 상기 전하 저장 공간부와 상기 비트 라인 상부에 절연막 80을 사이에 두고 일정 간격으로 이격되어 상기 비트 라인과 수직하게 형성된 워드 라인(90a; WLm, WLm+1)을 포함하여 구성된다.
여기서, 상기 전하 저장 공간부(70a)는 상기 비트 라인(BLn-1, BL, BLn+1, BLn+2)과 겹치지 않고 이웃하게 측벽(side wall) 형태로, 상기 비트 라인인 소스 또는 드레인 영역(12a)의 접합깊이와 약간 맞물리며 그 아래로 형성될 수도 있다.
또한, 상기 전하 저장 공간부(70a)의 물질은 도전성 물질도 가능하나, 공정상 비트 라인과 나란하게 용이하게 형성될 수 있도록 전하 트랩 성질을 갖는 절연성 물질로 하는 것이 바람직하다.
그리고, 상기 분리 게이트 라인(50a; SG1, SG2)은, 도 16과 같이, 하나씩 건너뛰며 전기적으로 연결된 것으로 하여, 어레이 동작시 동일한 워드 라인에 연결된 이웃한 셀의 오동작(크로스 토크 등)을 원천적으로 막을 수 있게 함이 바람직하다.
여기서, 도 16는 본 실시예의 의한 플레시 메모리의 어레이(100)을 레이아웃(200)으로 나타낸 것인데, 이로부터 집적도는 계산하면 하기와 같다.
(2F x 2F)/2bit=2F2
따라서, 본 실시예에 의한 어레이는 다른 수직 구조를 갖는 NOR 플래시 메모리 어레이와 비슷한 집적도를 유지하면서도, 함몰된 채널에 분리 게이트 라인을 갖는 구조로 retention 특성을 획기적으로 향상시키며, 도 16과 같이, 분리 게이트 라인(SG1, SG2)를 하나씩 건너뛰며 전기적으로 연결시킬 경우 상기와 같은 효과 및 메모리 블록끼리의 연결도 훨씬 용이한 장점이 있다.
상기와 같은 구성을 갖는 어레이의 쓰기 동작 특성을 간단히 살펴보면, 도 15와 같이, 비트 라인 BLn은 접지(GND), 비트 라인 BLn+1에는 고전압(High)을 인가하고, 워드 라인 WLm에는 쓰기 동작이 일어나기에 충분할 정도의 고전압을 인가하고, 분리 게이트 라인 SG2는 쓰고자 하는 셀의 채널이 켜질 정도의 낮은 전압을 인가하고, 분리 게이트 라인 SG1은 플로팅 시키거나 접지(GND)시키게 되면, SSI 효과에 의하여 쓰고자 하는 셀의 전하 저장 공간부 우측 하단에 전자가 주입되어 프로그램된다. 이때, 이웃한 비트 라인에 있는 셀 들은 SG1가 플로팅 또는 접지(GND)되어 채널이 꺼져 있는 상태에 있게 되므로 이들의 오동작은 원천적으로 막게 된다.
[플래시 메모리 어레이의 제조방법에 관한
실시예
]
본 발명에 의한 플래시 메모리 어레이의 제조방법은 도 4 내지 도 14와 같은 소정의 공정단계를 따르게 된다.
우선, 도 4와 같이, 실리콘 기판(10)에 산화막(20)과 질화막(30)을 순차적으로 적층한 후 소스/드레인 형성을 위한 이온주입공정을 수행하여 소정의 도핑층(12)을 형성한다(제1단계).
이어, 도 5와 같이, 상기 질화막(30) 및 산화막(20)을 마스크 패턴(20a, 30a)으로 형성하고, 상기 패턴을 마스크로 상기 실리콘 기판(10)을 식각하여 실리콘 핀(14) 형성으로 비트 라인(12a)을 정의한다(제2단계). 이때 실리콘 핀(14) 형성으로 소정의 리세스 홈(16)이 형성된다.
다음, 도 6과 같이, 상기 실리콘 기판의 식각으로 드러난 실리콘 부분(10a, 14)에 산화막(40)을 형성하기 위한 산화공정을 수행한다(제3단계).
이어, 도 7 및 도 8과 같이, 상기 기판 전면에 분리 게이트 물질(50)을 증착하고(제4단계), 이를 식각하여 상기 실리콘 핀(14) 하측 사이에 분리 게이트 라인(50a)를 형성한다(제5단계).
다음, 도 9와 같이, 상기 분리 게이트 물질을 식각으로 드러난 분리 게이트 라인 상부에 산화막(60)을 형성하기 위한 산화공정을 다시 수행한다(제6단계).
이어, 도 10 및 도 11과 같이, 상기 기판 전면에 일정 두께로 전하 저장 물질(70)을 증착하고(제7단계), 상기 전하 저장 물질을 비등방성으로 식각하여 전하 저장 공간부(70a)를 형성한다(제8단계).
다음, 도 12와 같이, 상기 기판 전면에 층간 절연물질(80)을 증착한다(제9단계).
이어, 도 13 및 도 14와 같이, 상기 층간 절연물질층 상부에 프로그램 게이 트 물질(90)을 증착하고(제 10단계), 상기 프로그램 게이트 물질을 상기 비트 라인과 수직하게 식각하여 워드 라인(90a)을 형성한다(제11단계).
기타, 나머지 플래시 메모리 어레이 제조 공정은 통상의 방법에 따른다.
다만, 상기 전하 저장 물질(70)이 도전성 물질인 경우에는 상기 제11단계 이후 상기 워드 라인 형성시 드러난 상기 층간 절연물질(80)을 더 식각하고(제12단계), 상기 층간 절연물질 식각으로 드러난 전하 저장 물질(70)을 더 식각하여(제13단계) 전하 저장 공간부(70a)가 동일한 비트 라인을 따르는 이웃 셀과는 물리적으로 단절되도록 해야 한다.
이상으로, 본 발명의 실시예에 대하여 상세히 설명하였으나, 이는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 일 실시예를 기재한 것이므로, 상기 실시예의 기재에 의하여 본 발명의 기술적 사상이 제한적으로 해석되어서는 아니 된다.
본 발명에 의한 플래시 메모리 소자는 함몰된 채널에 분리 게이트를 갖게 됨으로써, 이를 이용한 어레이는 프로그램 및 이레이즈 효율을 높일 수 있으며, 이웃한 셀의 오동작 및 2 비트의 간섭 문제를 원천적으로 막을 수 있는 효과가 있다.
아울러, 모서리 부근에 전하 저장 공간이 없기 때문에 코너 효과로 인한 의도하지 않은 프로그램이 일어나는 현상을 방지할 수 있으며, 핀의 아랫부분에 위치 하는 분리 게이트 라인에는 워드 라인에 비하여 훨씬 낮은 전압이 걸리기 때문에 코너 효과로 인한 열화도 방지할 수 있다.
그리고, 분리 게이트 라인의 도입으로 프로그램/이레이즈 및 리드 동작이 훨씬 간단하고 용이한 효과가 있다.
Claims (12)
- 반도체 기판상에 일정거리 이격되어 형성된 소스 및 드레인 영역과;상기 소스 영역과 상기 드레인 영역 사이에 함몰되어 형성된 채널 영역과;상기 채널 영역 상에 제1절연막을 사이에 두고 형성된 분리 게이트와;상기 분리 게이트 상부에 형성된 제2절연막과;상기 분리 게이트와 접하지 않는 양측 채널 영역 상부에 각각 형성된 제3절연막과;상기 제3절연막 상부에 형성된 전하 저장 공간부와;상기 소스 및 드레인 영역 상부에 각각 형성된 제4절연막과;상기 전하 저장 공간부 상에 제5절연막을 사이에 두고 상기 제4절연막 및 상기 제2절연막 상부에 형성된 프로그램 게이트를 포함하여 구성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제3절연막 및 상기 제4절연막은 상기 제1절연막 또는 상기 제2절연막을 포함하는 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자.
- 제 2 항에 있어서,상기 제2절연막은 상기 제5절연막을 포함하고,상기 제4절연막은 상기 제5절연막 및 질화막을 더 포함하는 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전하 저장 공간부는 상기 제2절연막 및 상기 제3절연막 상부에 측벽(side wall) 형태로 형성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자.
- 제 4 항에 있어서,상기 전하 저장 공간부는 전하 트랩 성질을 갖는 절연성 물질 또는 도전성 물질로 형성된 것을 특징으로 하는 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자.
- 반도체 기판에 일정 간격으로 소정의 폭과 높이를 갖는 하나 이상의 실리콘 핀과;상기 각 실리콘 핀 상부에 특정 불순물로 도핑되어 형성된 비트 라인과;상기 각 실리콘 핀 하측 사이에 절연막 A를 사이에 두고 형성된 분리 게이트 라인과;상기 분리 게이트 라인 상부와 상기 각 실리콘 핀 상측 사이에 절연막 B를 사이에 두고 형성된 전하 저장 공간부와;상기 전하 저장 공간부와 상기 비트 라인 상부에 절연막 C를 사이에 두고 일정 간격으로 이격되어 상기 비트 라인과 수직하게 형성된 워드 라인을 포함하여 구성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이.
- 제 6 항에 있어서,상기 전하 저장 공간부는 상기 절연막 B의 상부에 측벽(side wall) 형태로 상기 비트 라인과 이웃하게 형성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이.
- 제 7 항에 있어서,상기 전하 저장 공간부는 전하 트랩 성질을 갖는 절연성 물질로 형성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 분리 게이트 라인은 하나씩 건너뛰며 전기적으로 연결된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이.
- 실리콘 기판에 산화막과 질화막을 순차적으로 적층한 후 소스/드레인 형성을 위한 이온주입공정을 수행하는 제1단계와;상기 질화막 및 산화막을 마스크 패턴으로 형성하고, 상기 마스크로 상기 실리콘 기판을 식각하여 실리콘 핀 형성으로 비트 라인을 정의하는 제2단계와;상기 실리콘 기판의 식각으로 드러난 실리콘 부분에 산화막을 형성하기 위한 산화공정을 수행하는 제3단계와;상기 기판 전면에 분리 게이트 물질을 증착하는 제4단계와;상기 분리 게이트 물질을 식각하여 상기 실리콘 핀 하측 사이에 분리 게이트 라인을 형성하는 제5단계와;상기 분리 게이트 물질을 식각으로 드러난 분리 게이트 라인 상부에 산화막을 형성하기 위한 산화공정을 다시 수행하는 제6단계와;상기 기판 전면에 일정 두께로 전하 저장 물질을 증착하는 제7단계와;상기 전하 저장 물질을 비등방성으로 식각하여 전하 저장 공간부를 형성하는 제8단계와;상기 기판 전면에 층간 절연물질을 증착하는 제9단계와;상기 층간 절연물질층 상부에 프로그램 게이트 물질을 증착하는 제 10단계와;상기 프로그램 게이트 물질을 상기 비트 라인과 수직하게 식각하여 워드 라인을 형성하는 제11단계를 포함하여 구성된 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법.
- 제 10 항에 있어서,상기 제11단계 이후 상기 워드 라인 형성시 드러난 상기 층간 절연물질을 더 식각하는 제12단계와;상기 층간 절연물질 식각으로 드러난 전하 저장 물질을 더 식각하는 제13단계를 포함하는 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 전하 저장 물질은 전하 트랩 성질을 갖는 절연성 물질 또는 도전성 물질인 것을 특징으로 하는 분리 게이트 라인을 갖는 플래시 메모리 어레이의 제조방 법.
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| KR1020070064262A KR100866261B1 (ko) | 2007-06-28 | 2007-06-28 | 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법 |
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| KR1020070064262A KR100866261B1 (ko) | 2007-06-28 | 2007-06-28 | 함몰된 채널에 분리 게이트를 갖는 플래시 메모리 소자와이를 이용한 플래시 메모리 어레이 및 그 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110355B1 (ko) * | 2010-04-05 | 2012-02-14 | 서울대학교산학협력단 | 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법 |
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2007
- 2007-06-28 KR KR1020070064262A patent/KR100866261B1/ko active IP Right Grant
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