TW202044558A - 三維反或閘快閃記憶體單元與其製造方法 - Google Patents

Abstract

三維反或閘快閃記憶體單元包含具有至少一第一源/汲極區域的半導體基板、設置於半導體基板上的通道區域、設置於通道區域上的第二源/汲極區域、圍繞通道區域設置的閘極電極，以及設置於閘極電極與通道區域之間的電荷儲存結構。閘極電極具有面對通道區域之內側面、面對第一源/汲極區域之底面，以及相對於底面之頂面，電荷儲存結構包含設置於閘極電極之內側面的第一部份、設置於閘極電極之底面的第二部份，以及設置於閘極電極之頂面的第三部份。

Description

三維反或閘快閃記憶體單元與其製造方法

本發明是關於一種快閃記憶體單元與其製造方法。

半導體元件可分為揮發性半導體元件(volatile semiconductor device)或非揮發性半導體元件(non-volatile semiconductor device)，揮發性半導體元件需要通電以維持儲存資料，非揮發性半導體元件即便斷電仍可保留資料。快閃記憶體為一種非揮發性半導體元件，通常可分為反或閘(NOR)或反及閘(NAND)快閃記憶體，反或閘記憶裝置藉由將每個記憶胞的一端連接至接地，另一端連接至位元線，可提供較快的程式化與讀取速度。

傳統的反或閘與反及閘快閃記憶體多為二維結構，然而，二維結構容易受限於製程與裝置的尺寸限制(scaling limitation)。有鑑於此，需要一種三維的反或閘快閃記憶體。

本發明之一實施方式提供了一種三維反或閘快閃記憶體單元，用以提升半導體電路的密集度並減少因半導體元件尺寸縮減而導致的短通道效應。

本發明之一態樣提供了一種三維反或閘快閃記憶體單元，包含具有至少一第一源/汲極區域的半導體基板、設置於半導體基板上的通道區域、設置於通道區域上的第二源/汲極區域、圍繞通道區域設置的閘極電極，以及設置於閘極電極與通道區域之間的電荷儲存結構。閘極電極具有面對通道區域之內側面、面對第一源/汲極區域之底面，以及相對於底面之頂面，電荷儲存結構包含設置於閘極電極之內側面的第一部份、設置於閘極電極之底面的第二部份，以及設置於閘極電極之頂面的第三部份。

於本發明之一或多個實施例中，閘極電極具有背向通道區域之外側面，其中電荷儲存結構的第一部份、第二部份與閘極電極的外側面共平面。

於本發明之一或多個實施例中，通道區域與閘極電極設置於第一源/汲極區域上，三維快閃記憶體單元更包含複數個導電栓塞，連接至第一源/汲極區域。

於本發明之一或多個實施例中，至少一第一源/汲極區域的數量為複數個，第一源/汲極區域設置於通道區域與閘極電極的兩側，三維快閃記憶體單元更包含複數個導電栓塞，分別連接至第一源/汲極區域。

本發明之另一態樣提供了一種三維反或閘快閃記 憶體單元，包含具有至少一第一源/汲極區域的半導體基板、設置於半導體基板上的通道區域、設置於通道區域上的第二源/汲極區域、圍繞通道區域設置的閘極電極，以及電荷儲存結構。通道區域具有連接半導體基板之底部以及連接底部之上部，其中底部的寬度小於上部的寬度。閘極電極包含設置於通道區域的側面與第二源/汲極區域的側面的第一部份，以及由第一部份延伸向通道區域之底部的第二部份。

於本發明之一或多個實施例中，電荷儲存結構包含兩絕緣層以及位在絕緣層之間的電荷捕捉層。

於本發明之一或多個實施例中，三維反或閘快閃記憶體單元更包含設置於半導體基板上的介電層，其中在電荷儲存結構的第一部份，電荷捕捉層的長度小於絕緣層的長度，使一部份的介電層位於絕緣層之間。

本發明之又一態樣為一種三維反或閘快閃記憶體單元的製造方法，包含在半導體基板上形成依序包含第一氧化物層、氮化物層以及第二氧化物層之疊層。在疊層中形成第一開口，並在第一開口中成長半導體層。形成第三氧化物層於第二氧化物層上，以加厚疊層。在疊層中形成第二開口，使氮化物層暴露於第二開口。移除氮化物層，進而形成空腔於疊層中，以暴露半導體層。形成電荷儲存結構於空腔之側壁。填充導體材料於空腔中。

於本發明之一或多個實施例中，三維反或閘快閃記憶體單元的製造方法更包含分隔導體材料。

本發明之再一態樣為一種三維反或閘快閃記憶體 單元的製造方法，包含在半導體基板上形成依序包含第一氧化物層、氮化物層以及第二氧化物層之疊層。在疊層中形成第一開口。共形地形成電荷儲存結構於第一開口中。形成犧牲層於電荷儲存結構上。移除部份的犧牲層與電荷儲存結構，使半導體基板暴露於第一開口。移除犧牲層。形成半導體層填充第一開口。在疊層中形成第二開口，使氮化物層暴露於第二開口。移除氮化物層，進而形成空腔於疊層中，以暴露半導體層。填充導體材料於空腔中。

本發明之一實施方式提供了一種垂直通道的三維反或閘快閃記憶體單元與其製造方法，三維反或閘快閃記憶體單元的源/汲極區域分別位在通道區域的上下兩端。因此，通道區域的長度不再受限於元件的尺寸，進而避免短通道效應。

110、210、310‧‧‧半導體基板

112、212‧‧‧第一源/汲極區域

120、220‧‧‧疊層

122、222‧‧‧第一氧化物層

124、224‧‧‧氮化物層

126、226‧‧‧第二氧化物層

128、228‧‧‧第三氧化物層

130、250‧‧‧半導體層

130’、250’‧‧‧通道區域

132、252‧‧‧第二源/汲極區域

140、260‧‧‧空腔

150、230‧‧‧電荷儲存結構

151、231‧‧‧第一部份

152、232‧‧‧第一絕緣層

153、233‧‧‧第二部份

154、234‧‧‧電荷捕捉層

155‧‧‧第三部份

156、236‧‧‧第二絕緣層

160、270‧‧‧導體材料

161‧‧‧內側面

162、272‧‧‧閘極電極

163‧‧‧外側面

165‧‧‧底面

167‧‧‧頂面

170、280‧‧‧介電材料

172、282‧‧‧接觸孔

174、284‧‧‧導電栓塞

240‧‧‧犧牲層

250a’‧‧‧底部

250b’‧‧‧上部

300、300A、300B、300C、300D‧‧‧三維反或閘快閃記憶體單元

312‧‧‧源極區域

314‧‧‧通道區域

316‧‧‧汲極區域

320‧‧‧閘極電極

330‧‧‧電荷捕捉結構

340‧‧‧源極導電栓塞

342‧‧‧汲極導電栓塞

O1‧‧‧第一開口

O2‧‧‧第二開口

O3‧‧‧第三開口

W1、W2‧‧‧寬度

S10~S64‧‧‧步驟

VG‧‧‧閘極電壓

VD‧‧‧汲極電壓

VS‧‧‧源極電壓

BL‧‧‧位元線

BL1‧‧‧第一位元線

BL2‧‧‧第二位元線

WL‧‧‧字元線

WL1‧‧‧第一字元線

WL2‧‧‧第二字源線

CSL‧‧‧源極共用線

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖至第11圖為本發明之三維反或閘快閃記憶體單元的製造方法一實施方式於不同製程階段的剖面圖。

第12圖至第24圖為本發明之三維反或閘快閃記憶體單元的製造方法另一實施方式於不同製程階段的剖面圖。

第25圖至第27圖分別為本發明之三維反或閘快閃記憶體單元陣列一實施例的上視示意圖、立體示意圖以及等效電路圖。

第28A、29A、30A、31A圖分別為本發明之三維反或 閘快閃記憶體單元一實施例於不同操作模式的等效電路圖

第28B、29B、30B、31B圖分別為對應於第28A、29A、30A、31A圖的示意圖。

以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。

參照第1圖至第11圖，其為本發明之三維反或閘快閃記憶體單元的製造方法一實施方式於不同製程階段的剖面圖。在此所用之「記憶體單元」指的是半導體元件的一種組成，其可為三維記憶體陣列及/或裝置的結構部份，或此三維記憶體結構部件之子組件(sub-assembly)的結構部份。

如第1圖所示，步驟S10為提供半導體基板110，並在半導體基板110上形成疊層120，其中疊層120由半導體基板110起依序包含第一氧化物層122、氮化物層124，以及第二氧化物層126。半導體基板110可包含矽、摻雜矽、鍺、矽鍺、半導體化合物或其它半導體材料之一或任何組合。於一實施例中，半導體基板110可包含電子裝置、電路、磊晶層(epitaxial layer)或半導體形成於其上。

第一氧化物層122、氮化物層124，以及第二氧化物層126可透過沉積的方式，如化學氣相沉積等方式形成在半導體基板110上。於一實施例中，氮化物層124的厚度大於第 一氧化物層122或是第二氧化物層126的厚度，而接觸半導體基板110的第一氧化物層122的厚度又小於第二氧化物層126的厚度。

於一實施例中，步驟S10更包含在形成疊層120之前，摻雜半導體基板110，以在半導體基板110上形成第一源/汲極區域112。第一源/汲極區域112中可被離子植入n型摻雜劑以增加第一源/汲極區域112中的電子的自由載子濃度。舉例而言，第一源/汲極區域112可摻雜包含磷或砷的摻雜劑。在一實施例中，可在進行離子植入製程之後，再對半導體基板110進行熱回火製程，以使植入的摻雜劑擴散。

接著，參照第2圖，步驟S12為在疊層120中形成第一開口O1，以露出半導體基板110。於一實施例中，第一開口O1的位置為對應於第一源/汲極區域112的位置，使得部份的第一源/汲極區域112暴露於第一開口O1中。形成第一開口O1的步驟S12可包含在疊層120上製作圖案化遮罩，以定義出第一開口O1的位置，而後再以乾蝕刻的方式在疊層120中形成第一開口O1。圖案化遮罩可在第一開口O1生成之後被移除。

參照第3圖，步驟S14為在第2圖的第一開口O1中成長半導體層130。於一實施例中，半導體層130可透過磊晶成長的方式形成在暴露的半導體基板110上，並填滿第一開口O1。半導體層130的材料可為矽。填補於第一開口O1中的半導體層130具有柱狀的外形，例如圓柱狀。

步驟S14中更包含執行離子植入製程，以在半導體層130的頂端植入n型摻雜劑，如包含磷或砷的摻雜劑以做 為第二源/汲極區域132。未被植入n型摻雜劑的半導體層130則是作為通道區域130’。於一實施例中，第二源/汲極區域132的高度，即離子植入深度，大致等於第二氧化物層126的高度，而未被植入n型摻雜劑的半導體層130的高度大致等於氮化物層124的高度。

參照第4圖，步驟S16為在第二氧化物層126上形成第三氧化物層128，以加厚疊層120。第三氧化物層128需覆蓋第二源/汲極區域132，以保護其下方之第二源/汲極區域132與通道區域130’。

接著，步驟S16更包含在疊層120中形成第二開口O2，形成第二開口O2的步驟S16可包含在加厚的疊層120上製作圖案化遮罩，以定義出第二開口O2的位置，而後再以乾蝕刻的方式在疊層120中形成第二開口O2。圖案化遮罩可在第二開口O2生成之後被移除。於一實施例中，第一開口O1(見第2圖)為圓柱體，第二開口O2為長條柱體。

在第二開口O2形成於疊層120中之後，會有部份的半導體基板110暴露於第二開口O2。更進一步地說，形成於半導體基板110上之第一源/汲極區域112亦暴露於第二開口O2之中。於此實施例中，第一源/汲極區域112是在半導體基板110上形成疊層120之前，預先植入於半導體基板110之表面，而第一源/汲極區域112所分布的範圍會至少涵蓋第一開口O1與第二開口O2，使得多個元件可以共用第一源/汲極區域112。

在步驟S16中，當第二開口O2形成之後，通道區 域130’與其上之第二源/汲極區域132仍被疊層120所包覆，而疊層120中的第一氧化物層122、氮化物層124、第二氧化物層126以及第三氧化物層128的側壁皆暴露於第二開口O2。

參照第5圖，步驟S18為將氮化物層124(見第4圖)從疊層120中移除。移除氮化物層124的步驟可以透過選擇性蝕刻的方式完成。舉例而言，可以將半導體結構浸泡於具有高選擇比的蝕刻液中，此高選擇比的蝕刻液是指對氮化物的蝕刻速率遠大於氧化物或是矽的蝕刻速率，以在移除氮化物層124的同時讓其他的部份保留下來。待氮化物層124被移除之後，空腔140便形成於疊層120之中，而通道區域130’的側壁則是暴露於空腔140。於一實施例中，空腔140從剖面觀之會具有垂直部份以及水平部份，其中垂直部份是來自於第二開口O2，水平部份是來自於移除氮化物層124。

參照第6圖，步驟S20包含形成電荷儲存結構150於空腔140的側壁。電荷儲存結構150包含有第一絕緣層152、第二絕緣層156，以及設置於第一絕緣層152與第二絕緣層156之間的電荷捕捉層154。於一實施例中，形成電荷儲存結構150的步驟S20包含在空腔140的側壁上共形地形成第一絕緣層152，其中第一絕緣層152均勻地覆蓋於暴露於空腔140中之半導體基板110、第一氧化物層122、第二氧化物層126以及第三氧化物層128的表面。接著，步驟S20包含在第一絕緣層152上共形地形成電荷捕捉層154，以及在電荷捕捉層154上共形地形成第二絕緣層156。

第一絕緣層152可以為單層的氧化層，如二氧化 矽層，或者，第一絕緣層152可以為雙層的氧化層，如包含氮氧化矽層和二氧化矽層。於一實施例中，第一絕緣層152作為電荷儲存結構150的穿隧氧化物層(tunnel oxide layer)。

電荷捕捉層154可以為氮化物層、多晶矽層，或是其他可用以捕捉電荷的材料。於一實施例中，電荷捕捉層154可提供浮動閘極(floating gate)的功能。

第二絕緣層156的材料可相同或是不同於第一絕緣層152的材料。舉例而言，第二絕緣層156可以為單層的氧化層，如二氧化矽層，或者，第二絕緣層156可以為氧化層-氮化物層-氧化物層的複合膜層。於其他實施例中，形成電荷儲存結構150的步驟S20更選擇性地包含在第二絕緣層156上共形地形成高介電常數介電層。

參照第7圖，步驟S22為在第6圖的空腔140中填入導體材料160。於一實施例中，導體材料160可包含導電金屬，如鎢(W)或金屬合金，導體材料160可透過化學氣相沉積的方式形成於空腔140之中，導體材料160與電荷儲存結構150之間更選擇性地包含有種子層、黏著層、阻障層等，以增加導體材料160與電荷儲存結構150之間的附著力，並防止導體材料160不預期的擴散至電荷儲存結構150之中。於另一實施例中，導體材料160可包含多晶矽，其可透過磊晶的方式形成於空腔140之中。

參照第8圖，步驟S24為執行平坦化製程，以移除多餘的導體材料160，例如導體材料160超出疊層120上表面的部份會被移除。平坦化製程例如可以是化學機械研磨。平坦化 製程中會有些許的導體材料160以及電荷儲存結構150在此一起被移除掉，但是在平坦化製程完成之後，仍有部份的第三氧化物層128繼續覆蓋通道區域130’與其上之第二源/汲極區域132，而第三氧化物層128之上表面、電荷儲存結構150之上表面與導體材料160之上表面大致上共平面。

參照第9圖，步驟S26為在疊層120中形成第三開口O3，以分隔第8圖中的導體材料160進而定義出圍繞通道區域130’的閘極電極162。於一實施例中，第三開口O3的位置與第4圖中第二開口O2的位置相同，如此一來便可共用同一道光罩，以節省製程成本。

於一實施例中，閘極電極162為環繞通道區域130’，但是不環繞第二源/汲極區域132。換言之，閘極電極162的上表面的高度不高於第二源/汲極區域132之下表面的高度。

閘極電極162具有面對通道區域130’的內側面161、相對於內側面161之外側面163、面對第一源/汲極區域112之底面165，以及相對於底面165之頂面167。電荷儲存結構150包含有設置於閘極電極162之內側面161的第一部份151、設置於閘極電極162之底面165的第二部份153，以及設置於閘極電極162之頂面167的第三部份155，且第一部份151、第二部份153與第三部份155之間彼此相連。閘極電極162的外側面163未被電荷儲存結構150覆蓋而暴露於第三開口O3。於一實施例中，閘極電極162的外側面163與電荷儲存結構150的第一部份151、第二部份153共平面。

參照第10圖，步驟S28為在第三開口O3(見第9 圖)中填入介電材料170，且有部份的介電材料170位於疊層120上。介電材料170可為氧化物層。步驟S28中更包含執行平坦化製程，以移除過多的介電材料170並提供較為平整的上表面。

參照第11圖，步驟S30為在介電材料170中形成多數個接觸孔172，以暴露出第一源/汲極區域112以及第二源/汲極區域132。而在其他的實施例中，若是未在步驟S10中預先在半導體基板110上植入第一源/汲極區域112，則亦可在接觸孔172形成而暴露半導體基板110之後，在所暴露的半導體基板110上進行離子植入，以在暴露於接觸孔172的半導體基板110的部份上形成第一源/汲極區域112，而第一源/汲極區域112位於通道區域130’的外圍，且第一源/汲極區域112不與通道區域130’重疊。

於一實施例中，可利用蝕刻的方式移除介電材料170，以在介電材料170中形成接觸孔172。之後，步驟S30進一步在接觸孔172中分別形成導電栓塞174。導電栓塞174分別連接至對應的第一源/汲極區域112以及第二源/汲極區域132。於一實施例中，由於第一源/汲極區域112為多個元件所共用的，因此，其上可連接有多個導電栓塞174。

導電栓塞174的形成方法例如是先在接觸孔172中，以物理氣相沈積方式填入導體材料層，如銅、鋁或其合金，之後，再以化學機械研磨法或是回蝕刻法移除導電栓塞174以外的導體材料層。

參照第12圖至第24圖，其為本發明之三維反或閘 快閃記憶體單元的製造方法另一實施方式於不同製程階段的剖面圖。於第12圖中，步驟S40為提供半導體基板210，並在半導體基板210上形成疊層220，其中疊層220由半導體基板210起依序包含第一氧化物層222、氮化物層224，以及第二氧化物層226。半導體基板210可包含矽、摻雜矽、鍺、矽鍺、半導體化合物或其它半導體材料之一或任何組合。於一實施例中，半導體基板210可包含電子裝置、電路、磊晶層(epitaxial layer)或半導體形成於其上。

第一氧化物層222、氮化物層224，以及第二氧化物層226可透過沉積的方式，如化學氣相沉積等方式形成在半導體基板210上。於一實施例中，氮化物層224的厚度大於第一氧化物層222或是第二氧化物層226的厚度，而接觸半導體基板210的第一氧化物層222的厚度又小於第二氧化物層226的厚度。步驟S40中可選擇性地包含對半導體基板210離子植入摻雜劑，以形成第一源/汲極區域。

參照第13圖，步驟S42為在疊層220中形成第一開口O1，以露出半導體基板210。於一實施例中，形成第一開口O1的步驟S42可包含在疊層220上製作圖案化遮罩，以定義出第一開口O1的位置，而後再以乾蝕刻的方式在疊層220中形成第一開口O1。圖案化遮罩可在第一開口O1生成之後被移除。

參照第14圖，步驟S44為形成電荷儲存結構230於第一開口O1的側壁以及疊層220的上表面。電荷儲存結構230包含有第一絕緣層232、第二絕緣層236，以及設置於第一絕緣層232與第二絕緣層236之間的電荷捕捉層234。於一實施 例中，形成電荷儲存結構230的步驟S44包含在第一開口O1的側壁以及疊層220的上表面上共形地形成第一絕緣層232，其中第一絕緣層232均勻地覆蓋於暴露於第一開口O1之半導體基板210。接著，步驟S44包含在第一絕緣層232上共形地形成電荷捕捉層234，以及在電荷捕捉層234上共形地形成第二絕緣層236。

第一絕緣層232可以為單層的氧化層，如二氧化矽層，或者，第一絕緣層232可以為氧化層-氮化物層-氧化物層的複合膜層。

電荷捕捉層234可以為氮化物層、多晶矽層，或是其他可用以捕捉電荷的材料。於一實施例中，電荷捕捉層234可提供浮動閘極的功能。

第二絕緣層236可相同或是不同於第一絕緣層232的材料。第二絕緣層236可以為單層的氧化層，如二氧化矽層，或者，第二絕緣層236可以為雙層的氧化層，如包含氮氧化矽層和二氧化矽層。於一實施例中，第二絕緣層236作為電荷儲存結構230的穿隧氧化物層。

待電荷儲存結構230形成在第一開口O1的側壁以及疊層220的上表面上之後，步驟S44更包含在電荷儲存結構230上形成犧牲層240，用以保護電荷儲存結構230免於受到後續製程的損害。

參照第15圖，步驟S46為移除在半導體基板210之上表面與疊層220之上表面上的犧牲層240與電荷儲存結構230。移除部分的犧牲層240與電荷儲存結構230的步驟S46可 透過具有方向性的蝕刻方式完成。例如可以透過離子轟擊等方式，垂直地移除在半導體基板210之上表面與疊層220之上表面上的犧牲層240與電荷儲存結構230，而不移除在第一開口O1之側壁的犧牲層240與電荷儲存結構230。於一實施例中，在第一開口O1之側壁上的犧牲層240可能會有少許在此步驟中一併被移除，但是在第一開口O1之側壁上的電荷儲存結構230因被犧牲層240所覆蓋，故大部分可以被完整地保留在第一開口O1的側壁上。於一實施例中，會有一部分的電荷儲存結構230保留在犧牲層240的底面與半導體基板210之間。換言之，電荷儲存結構230具有設置於第一開口O1之側壁的第一部份231以及設置在半導體基板210表面的第二部份233，第一部份231與第二部份233相連且大致呈L形。

參照第16圖，在步驟S48中，待半導體基板210之上表面與疊層220之上表面上的犧牲層240與電荷儲存結構230皆被移除之後，犧牲層240可被移除，例如將半導體基板210浸泡於適當的蝕刻液中。於一實施例中，犧牲層240之材料與電荷儲存結構230的材料具有相當高的蝕刻選擇比，例如，犧牲層240之材料可為多晶矽。

於另一實施例中，犧牲層240的材料可為氮化物，在此實施例中，由於電荷儲存結構230中的電荷捕捉層234的材料亦為氮化物，因此，會有部份的電荷捕捉層234在步驟S48中一併被移除，而使得電荷捕捉層234的長度小於第一絕緣層232與第二絕緣層236的長度。

待犧牲層240被移除之後，步驟S48更包含在第一 開口O1(見第15圖)中成長半導體層250。於一實施例中，半導體層250可透過磊晶成長的方式形成在暴露的半導體基板210上，並填滿第一開口O1。半導體層250的材料可為矽。填補於第一開口O1中的半導體層250具有柱狀的外形，例如圓柱狀。

參照第17圖，步驟S50包含執行離子植入製程，以在半導體層250的頂端植入n型摻雜劑，如包含磷或砷的摻雜劑以做為第二源/汲極區域252。未被植入n型摻雜劑的半導體層250則是作為通道區域250’。於一實施例中，第二源/汲極區域252的高度，即離子植入深度，大致等於第二氧化物層226的高度，而未被植入n型摻雜劑的半導體層250的高度大致等於氮化物層224的高度。

由於半導體層250與疊層220之間存在有L形的電荷儲存結構230，因此，半導體層250的寬度會在靠近半導體基板210處略為縮減。舉例而言，半導體層250中的通道區域250’具有連接於半導體基板210的底部250a’以及連接於底部250a’的上部250b’，其中通道區域250’的底部250a’的寬度W1小於通道區域250’的上部250b’的寬度W2。電荷儲存結構230的第二部份233延伸向通道區域250’的底部250a’。

待執行離子植入製程完成後，步驟S50更包含在第二氧化物層226上形成第三氧化物層228，以加厚疊層220。第三氧化物層228需覆蓋第二源/汲極區域252，以保護其下方之第二源/汲極區域252與通道區域250’。第三氧化物層228為介電層，其可進一步填補部份的電荷捕捉層234被移除之後的空隙，例如，第三氧化物層228會有部分位於第一絕緣層232 與第二絕緣層236之間，並遮蓋並保護電荷捕捉層234。

參照第18圖，步驟S52為在加厚的疊層220中形成第二開口O2，形成第二開口O2的步驟S52可包含在加厚的疊層220上製作圖案化遮罩，以定義出第二開口O2的位置，而後再以乾蝕刻的方式在疊層220中形成第二開口O2。圖案化遮罩可在第二開口O2生成之後被移除。於一實施例中，第一開口O1(見第13圖)為圓柱體，第二開口O2為長條柱體。

在步驟S52中，當第二開口O2形成之後，通道區域250’與其上之第二源/汲極區域252仍被疊層220所包覆，疊層220中的第一氧化物層222、氮化物層224、第二氧化物層226與第三氧化物層228的側壁皆暴露於第二開口O2。

參照第19圖，步驟S54為將氮化物層224(見第18圖)從疊層220中移除。移除氮化物層224的步驟可以透過選擇性蝕刻的方式完成。舉例而言，可以將半導體結構浸泡於具有高選擇比的蝕刻液中，此高選擇比的蝕刻液是指對氮化物的蝕刻速率遠大於氧化物或是矽的蝕刻速率，以在移除氮化物層224的同時讓其他的部份保留下來。待氮化物層224被移除之後，空腔260便形成於疊層220之中，而通道區域250’的側壁則是暴露於空腔260。於一實施例中，空腔260從剖面觀之會具有垂直部份以及水平部份，其中垂直部份是來自於第二開口O2，水平部份是來自於移除氮化物層224。電荷儲存結構230中的電荷捕捉層234因受到第二絕緣層236以及第三氧化物層228的保護，因此不會在步驟S54中被一併移除。

參照第20圖，步驟S56為在第19圖中的空腔260 中填入導體材料270。於一實施例中，導體材料270可包含導電金屬，如鎢或金屬合金，導體材料270可透過化學氣相沉積的方式形成於空腔260之中，導體材料270與疊層220和電荷儲存結構230之間更選擇性地包含有種子層、黏著層、阻障層等，以增加導體材料270與疊層220及電荷儲存結構230之間的附著力，並防止導體材料270不預期的擴散至電荷儲存結構230之中。於另一實施例中，導體材料270可包含多晶矽，其可透過磊晶的方式形成於空腔260之中。於又一實施例中，在形成導體材料270之前，更選擇性地包含在疊層220及電荷儲存結構230的表面形成高介電常數介電層。

參照第21圖，步驟S58為執行平坦化製程，以移除多餘的導體材料270，例如導體材料270超出疊層220上表面的部份會被移除。平坦化製程例如可以是化學機械研磨。在平坦化製程完成之後，仍有部份的第三氧化物層228繼續覆蓋通道區域250’與其上之第二源/汲極區域252，而第三氧化物層228之上表面與導體材料270之上表面大致上共平面。

參照第22圖，步驟S60為在疊層220中形成第三開口O3，以分隔第21圖中的導體材料270進而定義出圍繞半導體層250的閘極電極272。於一實施例中，第三開口O3的位置與第18圖中第二開口O2的位置相同，如此一來便可共用同一道光罩，以節省製程成本。

於一實施例中，閘極電極272為環繞通道區域250’，但是不環繞第二源/汲極區域252。換言之，閘極電極272的上表面的高度不高於第二源/汲極區域252之下表面的高度。

參照第23圖，步驟S62為在第三開口O3(見第24圖)中填入介電材料280，且有部份的介電材料280位於疊層220上。介電材料280可為氧化物層。步驟S62中更包含執行平坦化製程，以移除過多的介電材料280並提供較為平整的上表面。

參照第24圖，步驟S64為在介電材料280中形成多數個接觸孔282，在接觸孔282形成於介電材料280中之後，會有部份的半導體基板210暴露於接觸孔282，接著在所暴露的半導體基板210上進行離子植入，以在暴露於第二開口O2的半導體基板210的部份上形成第一源/汲極區域212，第一源/汲極區域112位於通道區域250’的外圍，且第一源/汲極區域112不與通道區域250’重疊。

於其他實施例中，半導體基板210上之第一源/汲極區域212可在半導體基板210上形成疊層220之前，預先植入於半導體基板210之表面，而第一源/汲極區域212所分布的範圍會至少涵蓋通道區域250’與接觸孔282，使得多個元件可以共用第一源/汲極區域212。

於一實施例中，可利用蝕刻的方式移除介電材料280，以在介電材料280中形成接觸孔282。之後，步驟S64進一步在接觸孔282中分別形成導電栓塞284。導電栓塞284分別連接至對應的第一源/汲極區域212以及第二源/汲極區域252。於一實施例中，第一源/汲極區域212是由所連接的導電栓塞284所獨立控制的。

導電栓塞284的形成方法例如是先在接觸孔282 中，以物理氣相沈積方式填入導體材料層，如銅、鋁或其合金，之後，再以化學機械研磨法或是回蝕刻法移除導電栓塞284以外的導體材料層。

接著請參照第25圖至第27圖，其分別為本發明之三維反或閘快閃記憶體單元陣列一實施例的上視示意圖、立體示意圖以及等效電路圖。須留意的是，為維持圖面簡潔，部分元件未出現在第25圖至第27圖中，合先敘明。

多個三維反或閘快閃記憶體單元300可以呈陣列地排列在半導體基板310上，三維反或閘快閃記憶體單元300包含有通道區域314以及圍繞於通道區域314的閘極區域320。第25圖與第26圖中的閘極區域320即為第27圖中之字元線WL。

三維反或閘快閃記憶體單元300的源極區域312位在半導體基板310上且鄰近於閘極區域320，三維反或閘快閃記憶體單元300的汲極區域316設置在通道區域314的頂端。三維反或閘快閃記憶體單元300的具體結構可參考前述實施例之說明，在此不再贅述。

三維反或閘快閃記憶體單元300的通道區域314可為彼此交錯地排列，以提升半導體結構的空間利用率。舉例而言，通道區域314a與通道區域314b在圖面中的水平方向上對齊，而通道區域314c在圖面中的水平方向上不與通道區域314a和通道區域314b對齊。於一實施例中，多個三維反或閘快閃記憶體單元300可共用一個源極區域312，第25圖與第26圖中的共用的源極區域312即為第27圖的源極共用線 (common source,line)CSL。

多個信號線可設置在三維反或閘快閃記憶體單元300的陣列上方，以電性連接三維反或閘快閃記憶體單元300與外部電路，信號線可包含有相互平行的多條位元線(bit line)410，其中源極區域312的延伸方向不同於位元線410的延伸方向，舉例而言，源極區域312的延伸方向可正交於位元線410的延伸方向。位元線410藉由導電栓塞與三維反或閘快閃記憶體單元300的汲極區域316連接。第25圖與第26圖中的位元線410即為第27圖中的位元線BL。

透過施加不同的偏壓組合於第27圖中的位元線BL、源極共用線CSL與字元線WL，便可指定對應的三維反或閘快閃記憶體單元300進行寫入或是抹除的操作。三維反或閘快閃記憶體單元300可藉由各種方法來進行寫入或是抹除。舉例來說，讀取三維反或閘快閃記憶體單元300的方法例如是逆向讀取。或者，三維反或閘快閃記憶體單元300可藉由通道熱電子注入或能帶對能帶穿隧引起熱電洞注入的方式來程式化。此外，三維反或閘快閃記憶體單元300可藉由能帶對能帶穿隧引起熱電洞注入、FN穿隧效應(Fowler-Nordheim Tunneling Effect)電子注入或FN穿隧效應電洞注入等方式來進行抹除操作。

接著請參照第28A圖至第31B圖，其中第28A、29A、30A、31A圖分別為本發明之三維反或閘快閃記憶體單元一實施例於不同操作模式的等效電路圖，第28B、29B、30B、31B圖分別為對應於第28A、29A、30A、31A圖的示意 圖。半導體電路舉例而言包含有第一位元線BL1、第二位元線BL2、第一字元線WL1、第二字元線WL2，透過施加不同的偏壓組合於第一位元線BL1、第二位元線BL2、第一字元線WL1、第二字元線WL2，便可指定對應的三維反或閘快閃記憶體單元300進行寫入或是抹除的操作。

三維反或閘快閃記憶體單元300包含有半導體基板310，位於半導體基板上310之源極區域312與通道區域314、位於通道區域314上之汲極區域316、圍繞通道區域314之閘極電極320、介於通道區域314與閘極區域320之間的電荷捕捉結構330、以及分別連接至源極區域312和汲極區域316的源極導電栓塞340和汲極導電栓塞342。汲極導電栓塞342更進一步與位元線連接。

第28A圖與第28B圖的實施例提供了一種利用通道熱電子注入讀取選定之三維反或閘快閃記憶體單元300的操作方式。例如欲選取三維反或閘快閃記憶體單元300A進行操作，則可將汲極電壓施加第一位元線BL1與將閘極電壓施加於第二字元線WL2，以施加汲極電壓，如汲極電壓VD=5V於汲極316，及施加閘極電壓，如閘極電壓VG=13V於閘極電極320，以寫入選定的三維反或閘快閃記憶體單元300A。半導體電路中未被選擇的第二位元線BL2、第一字元線WL1以及源極共用線(圖中未繪示，即三維反或閘快閃記憶體單元300A的源極312)則是接地，電壓V=0V。

第29A圖與第29B圖的實施例提供了一種利用能帶對能帶穿隧引起熱電洞注入抹除之三維反或閘快閃記憶體 單元300B的操作方式。舉例而言，抹除三維反或閘快閃記憶體單元300B的操作條件是將汲極電壓施加於第一位元線BL1與將閘極電壓施加於第二字元線WL2，以施加汲極電壓，如汲極電壓VD=5V於汲極316，及施加閘極電壓，如閘極電壓VG=-8V於閘極電極320。同時源極電壓VS為浮置(floating)狀態(VS=F)。在此等偏壓條件下，藉由能帶對能帶穿隧引起之熱電洞注入將帶電載流子注入至電荷儲存結構330以抹除三維反或閘快閃記憶體單元300B。

第30A圖與第30B圖的實施例提供了一種利用FN穿隧效應電子注入抹除之三維反或閘快閃記憶體單元300的操作方式。舉例而言，當施加閘極電壓VG=-20V，同時施加汲極電壓VD=0V、源極電壓VS=0V，相當於施加閘極電壓VG=-20V於第一字元線W1與第二字元線WL2，第一位元線BL1、第二位元線BL2與源極共用線皆為接地，以在源極區域312和汲極區域316與閘極電極320之間形成較大的電場，使得通道區域314以及汲極區域316中的電子可藉由FN穿隧效應進入電荷儲存結構330，進而抹除所有的三維反或閘快閃記憶體單元300的資料。

或者，第31A圖與第31B圖的實施例提供了另一種利用FN穿隧效應電子注入抹除之三維反或閘快閃記憶體單元300C、300D的操作方式。舉例而言，當施加閘極電壓VG=-20V於第二字元線WL2，浮置電壓VG=F於第一字元線WL1，且第一位元線BL1、第二位元線BL2與源極共用線皆為接地，則可僅抹除第二字元線WL2所串接之三維反或閘快閃記 憶體單元300C、300D的資料。

上述實施方式提供了一種垂直通道的三維反或閘快閃記憶體單元，其源/汲極區域分別位在通道區域的上下兩端。因此，通道區域的長度不再受限於元件的尺寸，進而避免短通道效應。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧半導體基板

112‧‧‧第一源/汲極區域

120‧‧‧疊層

122‧‧‧第一氧化物層

126‧‧‧第二氧化物層

128‧‧‧第三氧化物層

130’‧‧‧通道區域

132‧‧‧第二源/汲極區域

162‧‧‧閘極電極

170‧‧‧介電材料

172‧‧‧接觸孔

174‧‧‧導電栓塞

S30‧‧‧步驟

Claims (10)

1. 一種三維反或閘快閃記憶體單元，包含：一半導體基板，具有至少一第一源/汲極區域；一通道區域，設置於該半導體基板上；一第二源/汲極區域，設置於該通道區域上；一閘極電極，圍繞該通道區域設置，該閘極電極具有面對該通道區域之一內側面、面對該第一源/汲極區域之一底面，以及相對於該底面之一頂面；以及一電荷儲存結構，設置於該閘極電極與該通道區域之間，其中該電荷儲存結構包含設置於該閘極電極之該內側面的一第一部份、設置於該閘極電極之該底面的一第二部份，以及設置於該閘極電極之該頂面的一第三部份。
2. 如請求項1所述之三維反或閘快閃記憶體單元，其中該閘極電極具有背向該通道區域之一外側面，其中該電荷儲存結構的該第一部份、該第二部份與該閘極電極的該外側面共平面。
3. 如請求項1所述之三維反或閘快閃記憶體單元，其中該通道區域與該閘極電極設置於該第一源/汲極區域上，該三維快閃記憶體單元更包含複數個導電栓塞，連接至該第一源/汲極區域。
4. 如請求項1所述之三維反或閘快閃記憶體單元，其中該至少一第一源/汲極區域的數量為複數個，該些第 一源/汲極區域設置於該通道區域與該閘極電極的兩側，該三維快閃記憶體單元更包含複數個導電栓塞，分別連接至該些第一源/汲極區域。
5. 一種三維反或閘快閃記憶體單元，包含：一半導體基板，具有至少一第一源/汲極區域；一通道區域，設置於該半導體基板上，該通道區域具有連接該半導體基板之一底部以及連接該底部之一上部，其中該底部的寬度小於該上部的寬度；一第二源/汲極區域，設置於該通道區域的該上部上；一閘極電極，圍繞該通道區域設置；以及一電荷儲存結構，包含設置該通道區域的一側面與該第二源/汲極區域的一側面的一第一部份，以及由該第一部份延伸向該通道區域之該底部的一第二部份。
6. 如請求項5所述之三維反或閘快閃記憶體單元，其中該電荷儲存結構包含兩絕緣層以及位在該些絕緣層之間的一電荷捕捉層。
7. 如請求項6所述之三維反或閘快閃記憶體單元，更包含一介電層，設置於該半導體基板上，其中在該電荷儲存結構的該第一部份，該電荷捕捉層的長度小於該些絕緣層的長度，使一部份的該介電層位於該些絕緣層之間。
8. 一種三維反或閘快閃記憶體單元的製造方 法，包含：在一半導體基板上形成依序包含一第一氧化物層、一氮化物層以及一第二氧化物層之一疊層；在該疊層中形成一第一開口，並在該第一開口中成長一半導體層；形成一第三氧化物層於該第二氧化物層上，以加厚該疊層；在該疊層中形成一第二開口，使該氮化物層暴露於該第二開口；移除該氮化物層，進而形成一空腔於該疊層中，以暴露該半導體層；形成一電荷儲存結構於該空腔之側壁；以及填充一導體材料於該空腔中。
9. 如請求項8所述之三維反或閘快閃記憶體單元的製造方法，更包含：分隔該導體材料。
10. 一種三維反或閘快閃記憶體單元的製造方法，包含：在一半導體基板上形成依序包含一第一氧化物層、一氮化物層以及一第二氧化物層之一疊層；在該疊層中形成一第一開口；共形地形成一電荷儲存結構於該第一開口中；形成一犧牲層於該電荷儲存結構上； 移除部份的該犧牲層與該電荷儲存結構，使該半導體基板暴露於該第一開口；移除該犧牲層；形成一半導體層填充該第一開口；在該疊層中形成一第二開口，使該氮化物層暴露於該第二開口；移除該氮化物層，進而形成一空腔於該疊層中，以暴露該半導體層；以及填充一導體材料於該空腔中。

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