TWI821898B - 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法 - Google Patents

半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法 Download PDF

Info

Publication number
TWI821898B
TWI821898B TW111104533A TW111104533A TWI821898B TW I821898 B TWI821898 B TW I821898B TW 111104533 A TW111104533 A TW 111104533A TW 111104533 A TW111104533 A TW 111104533A TW I821898 B TWI821898 B TW I821898B
Authority
TW
Taiwan
Prior art keywords
vertical
layer
layers
stack
conductive
Prior art date
Application number
TW111104533A
Other languages
English (en)
Other versions
TW202316637A (zh
Inventor
沈冠源
邱家榮
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW202316637A publication Critical patent/TW202316637A/zh
Application granted granted Critical
Publication of TWI821898B publication Critical patent/TWI821898B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本揭露提供一種半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法。記憶體元件包括基底。多個字元線層在基底上。垂直NOR行陣列在多個字元線層的第一區域中。每一垂直NOR行包含第一導電柱及第二導電柱。每一垂直NOR行包括以NOR組態配置的第一多個記憶體單元，其形成於多個字元線層中的字元線層與第一導電柱及第二導電柱的交叉點處。垂直NAND行陣列在多個字元線層的第二區域中。每一垂直NAND行包含記憶體柱。每一垂直NAND行包括以NAND組態配置的第二多個記憶體單元，其形成於字元線層與記憶體柱的交叉點處。

Description

半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法
[優先權申請]
本申請案主張於2021年10月06日申請的美國臨時專利申請第63/253,000號以及2022年01月18日申請的美國專利申請第17/578,057號的優先權，所述申請案的內容以全文引用的方式併入本文中。
本發明是關於三維（three-dimensional；3D）記憶體元件，以及3D NOR及3D NAND記憶體元件的整合。
由於積體電路中的元件的臨界尺寸縮小至公用記憶體單元技術的極限，因此設計者一直在尋找堆疊多個記憶體單元平面的技術以實現更大儲存容量且降低每一位元的成本。近年來，已開發出三維堆疊記憶體，其包含垂直堆疊記憶體單元。此三維堆疊記憶體的實例包含三維堆疊NAND快閃記憶體及三維堆疊NOR記憶體。
大體而言，NOR記憶體允許相對快速讀取、隨機存取時間、可靠的程式碼儲存以及易於使用（例如，相較於NAND記憶體）。在實例中，NOR記憶體可適用於現場執行的應用程式、BIOS以及韌體應用程式。另一方面，NAND記憶體通常以相對較快的寫入操作（例如，逐頁寫入）及抹除操作（例如，按區塊抹除）、相對較低的每一位元成本及相對較高的密度（例如，相較於NOR記憶體）為特徵。在實例中，NAND記憶體可適用於資料儲存應用。因此，元件可使用NOR記憶體以進行相對快速啟動及隨機存取編碼，且可使用NAND記憶體以進行高密度及高容量的資料儲存。
期望提供具有NAND及NOR記憶體兩者的優勢的三維堆疊積體電路記憶體的技術。舉例而言，期望提供在同一積體電路記憶體晶片中共同整合3D NOR及3D NAND記憶體的技術。
本揭露的一實施例提供一種記憶體元件。記憶體元件包括基底。多個字元線層設置在基底上方。垂直NOR行陣列在多個字元線層的第一區域中。垂直NOR行陣列中的每一垂直NOR行包含第一導電柱及第二導電柱。每一垂直NOR行包括以NOR組態配置的第一多個記憶體單元，其形成於多個字元線層中的字元線層與第一導電柱及第二導電柱的交叉點處。垂直NAND行陣列在多個字元線層的第二區域中。垂直NAND行陣列中的每一垂直NAND行包含記憶體柱。每一垂直NAND行包括以NAND組態配置的第二多個記憶體單元，其形成於多個字元線層中的字元線層與記憶體柱的交叉點處。
本揭露的一實施例包括一種積體電路（Integrated Circuit；IC）晶片。積體電路（IC）晶片包括基底。三維（3D）NOR具有設置於基底上方的第一字元線。具有第二字元線的3D NAND設置於基底上方。第一字元線層及第二字元線層為同一圖案化層的部分。在另一實例中，第一字元線層及第二字元線層安置於同一水平面。
本揭露的一實施例包括製造垂直記憶體結構的方法。所述方法包括在基底上形成覆蓋區域的交替的絕緣層與犧牲層。覆蓋區域的交替的絕緣層與犧牲層被分隔。形成交替的絕緣層與犧牲層的第一堆疊以及交替的絕緣層與犧牲層的第二堆疊。在第一堆疊內形成垂直NOR記憶體陣列及在第二堆疊內形成垂直NAND記憶體陣列。用字元線材料替換第一堆疊的犧牲材料及第二堆疊的犧牲材料。施加至第一堆疊及第二堆疊的許多處理步驟可在本文中所描述的技術中共用，以用於複雜記憶體元件的有效製造。
在審閱以下圖式、詳細描述以及申請專利範圍之後可見本發明的其他態樣及優勢。
參考以下圖式提供本發明的實施例的詳細描述。
圖1示出包括形成於同一基底101上的具有不同存取架構（例如，NOR及NAND）的兩個垂直記憶體結構102及垂直記憶體結構152的半導體記憶體元件100。垂直記憶體結構102及垂直記憶體結構152中的每一者包括對應的多個記憶體單元。舉例而言，垂直記憶體結構102的記憶體單元是以NOR組態配置，且因此垂直記憶體結構102亦稱為3D NOR記憶體結構102，或簡稱為NOR記憶體結構102。在實例中，垂直記憶體結構152的記憶體單元是以NAND組態配置，且因此垂直記憶體結構152亦稱為3D NAND記憶體結構152，或簡稱為NAND記憶體結構152。在實例中，半導體記憶體元件100為記憶體晶片，諸如積體電路（IC）記憶體晶片。
如所論述，NOR記憶體結構102包括在基底101上方的交替的絕緣層106與字元線層104的堆疊105。在實例中，字元線層104包括導電材料，諸如鎢或可用於3D記憶體陣列的字元線的其他合適的導電材料。NAND記憶體結構152包括交替的絕緣層156與字元線層154的堆疊155。NAND記憶體結構152中的字元線層154可為與NOR記憶體結構中的字元線層104相同的字元線材料圖案化層的部分。
包括多個主動元件（諸如，電晶體）的邏輯電路103安置在NOR記憶體結構102下方，例如在NOR記憶體結構102與基底101之間。
包括多個主動元件（諸如，電晶體）的邏輯電路153安置在NAND記憶體結構152下方，例如在NAND記憶體結構152與基底101之間。
在一個實例中，邏輯電路103及邏輯電路153包括互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）電路，其可用於控制NOR記憶體結構102及NAND記憶體結構152的一或多個操作。因此，圖1為「陣列下CMOS」（CMOS under array；CUA）架構的實例，其中包括CMOS控制電路的邏輯電路103安置於NOR記憶體結構102的記憶體陣列下方。然而，本揭露的原理不限於此類特定架構。舉例而言，本揭露的原理亦可用於形成共同整合3D NOR記憶體及3D NAND記憶體的記憶體元件，其中3D NOR及/或3D NAND使用「陣列附近CMOS」（CMOS near array；CNA）架構，其中CMOS邏輯電路安置於記憶體陣列的一側上。
圖2A為NOR記憶體結構102的放大圖，說明NOR記憶體結構102的各種細節。圖2B及圖2C中進一步詳細地示出NOR記憶體結構102的區段200，其包含通道層209。圖2C為在圖2B的線A-A處截取的橫截面。圖2A中圖示的右側設置在如圖1所示的單一積體電路上的NOR記憶體結構以及NAND記憶體結構之間。在圖2A所示的實施例中，NOR記憶體結構的階梯結構的右側與圖3A所示的NAND記憶體結構的階梯結構的左側連續。
參考圖1、圖2A、圖2B以及圖2C，交替的絕緣層106與字元線層104的堆疊105包含區段200中的垂直開口。區段200中的垂直開口延伸穿過交替的絕緣層106與字元線層104的堆疊105。區段200中的垂直開口的側壁表面由交替的絕緣層106與字元線層104的堆疊105構成。區段200的垂直開口可具有圓形水平橫截面，如圖2C的實例中所示出。在其他實施例中，垂直開口可具有橢圓或其他形狀的水平橫截面。現參考圖2B及圖2C，安置於區段200中的垂直開口中的結構包含在區段200的垂直開口的第一側內部及第一側上的第一導電柱204，以及在區段200的垂直開口的第二側內部及第二側上的第二導電柱205。第一導電柱204及第二導電柱205自區段200的垂直開口的頂部延伸至區段200的垂直開口的底部，且藉由絕緣填充層211彼此分隔開。
如圖2B及圖2C中所示出，安置於區段200中的垂直開口中的結構包含資料儲存結構208，諸如使用所謂的SONOS、BE-SONOS以及相關技術來實施的介電電荷儲存結構。NOR記憶體結構102的資料儲存結構208在區段200的垂直開口內在Z方向上延伸。NOR記憶體結構102的資料儲存結構208可包含具有穿隧層、電荷捕獲層以及阻擋層的多層介電質。穿隧層可包括氧化矽或氧化矽/氮化矽組合（例如，氧化物/氮化物/氧化物或ONO）。電荷捕獲層可包括氮化矽或能夠捕獲電荷的其他材料。阻擋層包括氧化矽、氧化鋁及/或此類材料的組合。如上文所論述，資料儲存結構208（穿隧層/電荷捕獲層/阻擋層）可具有任何不同的材料組合。在一些實例中，使用具有多晶矽電荷捕獲層的浮動閘極來實施資料儲存結構208。NOR記憶體結構102的區段200中的資料儲存結構208儲存個別NOR記憶體單元的電荷。參考圖2B及圖2C，描述NOR記憶體結構102的記憶體單元220。記憶體單元220安置於區段200中的垂直開口與字元線層104的相交點（交叉點）處。圖2C在圖2B的線A-A處截取的橫截面中繪示記憶體單元220。記憶體單元220包含包圍資料儲存結構208的字元線層104、通道層209、第一導電柱204以及第二導電柱205。在由通道層209包圍且未由第一導電柱204、第二導電柱205佔據的間隙中填充絕緣填充層211。
如圖2B及圖2C中所示出，通道層209安置於圍繞區段200中的垂直開口的周邊的資料儲存結構208的內部表面上。通道層209在資料儲存結構208與第一導電柱204之間。此外，通道層209在資料儲存結構208與第二導電柱205之間。通道層209在圍繞第一導電柱204與第二導電柱205之間的開口的周邊的區中處於絕緣填充層211與資料儲存結構208之間。在實例中，通道層209至少存在於字元線層104的層級處。通道層209包括用於在記憶體單元的操作期間進行電荷傳輸的半導體層，諸如多晶矽、鍺或矽/鍺。
如圖2B及圖2C中所見，字元線層104構成NOR記憶體結構102的字元線。通道層209安置於沿著區段200的垂直開口的z方向延伸的資料儲存結構208的內部表面上。通道層209在區段200中的垂直開口的第一側上具有與第一導電柱204的接觸件S/D 221a，及在區段200中的垂直開口的第二側上具有與第二導電柱205的接觸件S/D 221b。如圖2C中所繪示，第一導電柱204及第二導電柱205充當記憶體單元220的源極/汲極端子。
如圖2C中所繪示，通道區是在NOR記憶體結構102的記憶體單元220的通道層209內。通道區圍繞區段200中的垂直開口的周邊延伸。箭頭203指示接觸件S/D 221a及接觸件S/D 221b處的源極/汲極端子（第一導電柱204/第二導電柱205）之間的通道區內的電流路徑。因此，記憶體單元220具有垂直於導電柱204、導電柱205的方向的水平通道。記憶體單元在NOR組態中沿著區段200的垂直開口的z方向安置於一行中。區段200的同一垂直開口中的記憶體單元在第一導電柱204與第二導電柱205之間並行地電連接。
NOR記憶體結構102的記憶體單元可為介電質電荷捕獲記憶體單元，其中電荷捕獲於源極及汲極端子（第一導電柱204/第二導電柱205）之間的通道層209上方代表資料的記憶體單元220處的資料儲存結構208中。記憶體單元的閘極由對應字元線的字元線層104形成。
圖2C1示出NOR記憶體單元的操作。舉例而言，在圖2C1中示出及標記三個連續NOR記憶體單元220a、記憶體單元220b、記憶體單元220c，其中三個連續NOR記憶體單元220a、記憶體單元220b、記憶體單元220c在導電柱204、導電柱205（例如，其分別充當記憶體單元的源極端子及汲極端子）之間並聯耦接。假定在讀取操作期間讀取記憶體單元220b。NOR記憶體的通道層209的通道區為水平的，如相對於圖2C所論述。讀取電壓施加至選定的記憶體單元220b的字元線層104，且斷開未選定的記憶體單元220a、記憶體單元220c的通道區。取決於儲存於記憶體單元220b中的資料，電流可經由記憶體單元220b的通道區自導電柱205傳遞至導電柱204（使用圖式中的粗箭頭示出的電流路徑），其可隨後在讀取操作期間經感測。
參考圖1，多個介電層120安置於交替的絕緣層106與字元線層104的堆疊105上方。導電柱204、導電柱205的至少上部區段延伸穿過介電層120中的至少一些。接觸插塞215及接觸插塞216（參見圖2B）可穿過介電層120形成以分別連接導電柱204及導電柱205。上覆圖案化導體被用於全域位元線、源極線、字元線以及支持記憶體的操作的其他電路。
如在2D圖中示意性地示出，多個位元線（例如，BLn及BL(n+1)）安置於各別接觸插塞216上方且連接至各別接觸插塞216。多個位元線在與圖2D中所示出的第一x方向上的多個字元線（例如，WL(i)m及WL(i)(m+1)）正交的第二方向（y方向）上延伸。第一X方向亦垂直於導電柱204、導電柱205延伸的Z方向。
多個源極線安置於各別接觸插塞215上方且連接至各別接觸插塞215。多個源極線在與第一方向（x方向）上的多個字元線（例如，WL(i)m及WL(i)(m+1)）正交的第二方向（y方向）上延伸。
圖2D為如圖1及圖2A至圖2C中所示出實施的NOR記憶體單元陣列的示意性電路圖。導電柱204、導電柱205耦接至源極線SLn及位元線BLn、源極線SL(n+1)及位元線BL(n+1)中的各別者。在每一層處，安置個別字元線WL（例如，字元線層104）且藉由多個導電柱（204、205）穿透。記憶體單元安置於字元線與導電柱（204、205）的交叉點處，且以NOR組態配置。
舉例而言，字元線WL(i)m及字元線WL(i)(m+1)的堆疊與交替的絕緣層交錯（未示出）。第一記憶體單元形成於字元線WL(i)m與源極線SLn及位元線BLn的交叉點處。第二記憶體單元形成於字元線WL(i)(m+1)與源極線SLn及位元線BLn的交叉點處。第一記憶體單元及第二記憶體單元並聯耦接。
類似地，第三記憶體單元形成於字元線WL(i)m與源極線SL(n+1)及位元線BL(n+1)的交叉點處。第四記憶體單元形成於字元線WL(i)(m+1)與源極線SL(n+1)及位元線BL(n+1)的交叉點處。第三記憶體單元及第四記憶體單元並聯耦接。類似地，四個記憶體單元形成於WL(i+1)m及WL(i+1)(m+1)與對應的源極及位元線的交叉點處，如圖2D中所示出。
再次參考圖1及圖2A，NOR記憶體結構102亦包含區段200a，所述區段200a包含例如自NOR記憶體結構102的頂部存取邏輯電路103的穿孔互連件219。圖2E及圖2F示出圖1的NOR記憶體的區段200a的其他細節，其中區段200a包含存取NOR記憶體結構102下方的邏輯電路103的穿孔互連件219。圖2E1及圖2F1示出圖2E及圖2F的區段200a的替代組態。圖2F為在圖2E的線B-B處截取的橫截面。圖2F1為在圖2E1的線B-B處截取的橫截面。
在實施例中，區段200a包含穿孔，所述穿孔為延伸穿過交替的絕緣層106與字元線層104的堆疊105的垂直開口。包括導電材料（諸如，鎢、銅、鋁、金、銀或另一合適的金屬或金屬合金，或非金屬導電材料，諸如多晶矽）的通孔在區段200a的穿孔內形成穿孔互連件219。
在圖2E及圖2F的實例中，區段200a的穿孔互連件219由資料儲存結構208、通道層209以及絕緣材料層223包圍，所述絕緣材料層223將穿孔互連件219與通道層209分離。已相對於圖2B及圖2C進一步詳細論述資料儲存結構208及通道層209的組態。應注意記憶體單元不形成於字元線層104及穿孔互連件219的交叉點上。舉例而言，穿孔互連件219藉由絕緣材料層223與通道層209隔離。在實例中，穿孔互連件219用於存取安置於NOR記憶體結構102下方的邏輯電路103。如所示出，穿孔互連件219經由一或多個金屬化層，諸如金屬化層195耦接至邏輯電路103。
在圖2E1及圖2F1的實例中，區段200a的穿孔互連件219由安置於區段200a的垂直開口中的絕緣材料層223包圍。因此，不同於圖2E及圖2F，在圖2E1及圖2F1的實例中，資料儲存結構208或通道層209不安置於區段200a的垂直開口內。換言之，雖然在圖2E及圖2F中區段200a的垂直開口包含在Z方向上延伸的資料儲存結構208或通道層209，但此等層不存在於圖2E1及圖2F1的區段200a的垂直開口中。
圖2G示出圖1及圖2A的NOR記憶體結構102的一部分，且進一步示出延伸穿過圖1的NOR記憶體結構102的交替的字元線層104及絕緣層106的堆疊105的第一垂直開口109a、第二垂直開口109b以及第三垂直開口109c。應注意，此等垂直開口亦在圖1及圖2A中示出，但圖2G進一步詳細示出此等垂直開口。
如圖1、圖2A以及圖2G中所示出，交替的絕緣層106與字元線層104的堆疊105下方為導電層191a、導電層191b、導電層191c，其亦統稱為導電層191。此等導電層191a、導電層191b、導電層191c中的每一者在平行於基底101的對應水平面上延伸，如圖2G中所示出。在實例中，導電層191包括導電材料，諸如多晶矽、鎢或合適的金屬或金屬合金。儘管示出三個此類導電層191a、導電層191b、導電層191c，但可存在不同數目個此類導電層，諸如一個、兩個、四個、五個或多於五個。
可注意到，導電層191存在於NOR記憶體結構102及NAND記憶體結構152的底部部分處。如本文中稍後將論述但未在圖1中示出，在NOR記憶體結構102的底部部分處的導電層191a的第一區段可與NAND記憶體結構152的底部部分處的導電層191a的第二區段電隔離；NOR記憶體結構102的底部部分處的導電層191b的第一區段可與NAND記憶體結構152的底部部分處的導電層191b的第二區段電隔離等。在一個實例中，此隔離可藉由圖案化第一區段及第二區段中的導電層191來達成，亦即，實體地隔離在NOR記憶體結構102與NAND記憶體結構152之間的區域中的兩個區段（例如，在圖5中示出，本文稍後論述）。在另一實例中，此隔離亦可亦藉由在第一區段與第二區段之間（例如，示出為圖4B1中的區407，本文中稍後論述）的導電層191的中間區段（例如，NOR記憶體結構102與NAND記憶體結構152之間的區域）中的離子植入來達成。
再次參考圖2G，在實例中，導電層191a、導電層191b、導電層191c由介電層192a及介電層192b分離。舉例而言，介電層192a在導電層191a與導電層191b之間，且介電層192b在導電層191b與導電層191c之間。介電層192a、介電層192b可包括諸如氧化矽及氮化矽等材料。
在實例中，NOR記憶體結構102的垂直開口109a及垂直開口109b（參見圖2G）延伸穿過NOR記憶體結構102的交替的字元線層104與絕緣層106的堆疊105，且亦延伸穿過導電層191a、導電層191b以及導電層191c中的一或多者。在圖2G的實例中，垂直開口109a及垂直開口109b延伸穿過NOR記憶體結構102的交替的字元線層104與絕緣層106的堆疊105，且亦延伸穿過導電層191a及介電層192a，且結束於導電層191b上。如本文中稍後將論述，垂直開口109a及垂直開口109b用於在字元線材料沈積之前移除犧牲材料，且可不用於NOR記憶體結構102的任何電氣操作。因此，在實例中，垂直開口109a及垂直開口109b可用電氣浮動導電材料、介電材料填充，或可保持未填充（例如，空氣填充的空隙）。
仍參考圖2G，在實施例中，垂直開口109c包含垂直地延伸穿過垂直開口109c的虛擬閘極接觸件111。虛擬閘極接觸件111電連接至區段200的底部處的虛擬單元144，如稍後所論述。虛擬閘極接觸件111包括導電材料，諸如鎢、銅、鋁、金、銀或另一合適的金屬或金屬合金；或非金屬導電材料，諸如多晶矽。虛擬閘極接觸件111藉由絕緣材料229與垂直開口109c的側壁分隔開，所述絕緣材料229可為例如合適的氧化物，諸如氧化矽。在圖2G的實例中，虛擬閘極接觸件111經由互連結構235（其可包含金屬插塞）耦接至頂部金屬化層。
如圖2G中所示出，導電結構143（其可與導電層191的材料相同）與導電層191a、導電層191b以及導電層191c電互連。因此，NOR記憶體結構102的底部部分處鄰接於區段200的導電層191a、導電層191b、導電層191c經由導電結構143彼此電耦接。
如在圖2G中用虛線示出，虛擬單元144形成於至少一個導電層191與通道層209的重疊區域處。與此虛擬單元144相鄰的電耦接的至少一個導電層（例如導電層191a、導電層191b、導電層191c）作為此虛擬單元144的閘極。藉由經由虛擬閘極接觸件111將電壓施加此虛擬單元144的閘極，此虛擬單元144的通道區電斷開。在實施例中，虛擬單元144用於防止或減少內埋於導電層191中的NOR記憶體結構102的區段200的部分中的洩漏電流，亦即防止或減少區段200的下部部分中的洩漏電流。
再次參考圖1及圖2A，在NOR記憶體結構內的字元線層104以步進或階梯組態配置，使得字元線接觸件107可存取個別字元線層104。階梯接觸區域位於堆疊105與堆疊155之間。舉例而言，深蝕刻經由NOR記憶體結構102進行以便形成字元線接觸件107，以將導電的字元線層104連接至NOR記憶體結構102上方的金屬互連件。
亦在圖1及圖2A中示出連接至導電層191a的接觸件108。如相對於圖2G所論述，垂直開口109c內的虛擬閘極接觸件111形成與導電層191的接觸。在實例中，接觸件108亦可充當虛擬閘極接觸件以作為垂直開口109c內的虛擬閘極接觸件111的替代或補充。在接觸件108存在於NOR記憶體結構102中的實例中，在垂直開口109c及/或互連結構235內的虛擬閘極接觸件111（參見圖2G）可不存在或可電氣浮動，且垂直開口109c可用電氣浮動導電材料或絕緣材料填充。在虛擬閘極接觸件111存在於垂直開口109c內的另一實例中，圖2A的接觸件108可不存在於NOR記憶體結構102中。因此，垂直開口109c內的虛擬閘極接觸件111及接觸件108中的至少一者或兩者存在於NOR記憶體結構102中，且充當虛擬單元144的虛擬閘極接觸件（參見圖2G）。
圖3A為圖1的半導體記憶體元件100的NAND記憶體結構152的放大圖。圖3B中進一步詳細地示出NAND記憶體結構152的區段300，其包含通道層309。圖3B為在水平方向上穿過字元線層154截取的記憶體單元320（參見圖3A）的橫截面。
區段300為在Z方向上延伸穿過交替的字元線層154與絕緣層156的堆疊155的記憶體柱。NAND記憶體結構152的區段300中的垂直開口包含通道層309，所述通道層309包括半導體材料，諸如多晶矽。通道層309沿著區段300中的垂直開口在Z方向上向下延伸。在圖3B的實例中，區段300的垂直開口為圓形。在其他實施例中，垂直開口可為橢圓或具有其他形狀。
NAND記憶體結構152的區段300的垂直開口內的資料儲存結構308可為例如使用所謂的SONOS、BE-SONOS以及相關技術來實施的介電電荷儲存結構。資料儲存結構308在區段300的垂直開口的內部表面上在Z方向上延伸。通道層309由沿著Z方向的資料儲存結構308包圍，提供用於區段300中的一系列記憶體單元的垂直通道。資料儲存結構308包含具有穿隧層、電荷捕獲層以及阻擋層的多層介電質。穿隧層包括氧化矽或氧化矽/氮化矽組合（例如，氧化物/氮化物/氧化物或ONO）。電荷捕獲層包括氮化矽或能夠捕獲電荷的其他材料。阻擋層包括氧化矽、氧化鋁及/或此類材料的組合。在一些實例中，使用具有多晶矽電荷捕獲層的浮動閘極來實施NAND記憶體結構152的資料儲存結構308。如上文所論述的資料儲存結構308（穿隧層/電荷捕獲層/阻擋層）可具有任何不同的材料組合。區段300的資料儲存結構308儲存個別NAND記憶體單元的電荷。如跨區段300在字元線層154的層級處水平地截取的圖3B的橫截面圖中所示出，介電核心311處於通道層309的中間。介電核心311亦在區段300的垂直開口中在Z方向上向下延伸。閘極環繞的字元線層154的堆疊與區段300的記憶體柱相交。區段300的記憶體柱在每一字元線層154處的平截頭體與所述層處的閘極環繞的字元線結構組合以形成對應的記憶體單元，諸如圖3A中所示出的記憶體單元320。區段300的記憶體柱包括介電核心311（參見圖3B）、通道層309以及資料儲存結構308。
再次參考圖1及圖3A，如相對於圖2A所論述，多個介電層120安置於NAND記憶體結構152的交替的絕緣層156與字元線層154的堆疊155上方。區段300的柱的至少上部區段延伸穿過介電層120中的至少一些。接觸插塞315可穿過介電層120形成以用於連接至通道層309。
多個位元線（參見圖3C）可安置於多個對應位元線選擇電晶體上方且連接至多個對應位元線選擇電晶體，所述位元線在與先前所論述的第一方向（X方向）正交的第二方向（Y方向）上延伸。位元線可經由對應的接觸插塞315連接至對應的通道層309的各別上部末端。
如圖3A中所示出，NAND記憶體結構152包括在交替的字元線層154與絕緣層156的堆疊155下方的源極線（source line；SL）結構183。源極線（SL）結構183可以與導電層191的材料相同。類似於相對於圖2G所論述的導電結構143，SL結構183電耦接至少一個導電層191（例如導電層191a、導電層191b、導電層191c），且延伸穿過介電層192a、介電層192b。與通道層309相鄰的至少一個導電層191（例如導電層191a、導電層191b、導電層191c）作為NAND記憶體結構152的源極線。SL結構183在區段300的底部部分處與通道層309直接接觸以形成電流連接，且電流流過至少一個導電層191（例如導電層191a、導電層191b、導電層191c）。亦即，資料儲存結構308在SL結構183與通道層309之間不存在（例如，經蝕刻）。
亦在圖3A中示出垂直開口159a、垂直開口159b。導電材料沈積於垂直開口159a、垂直開口159b中以分別形成互連件161a、互連件161b。互連件161a藉由絕緣材料（圖3A中未標記）與垂直開口159a的側壁分隔開。類似地，互連件161b藉由絕緣材料（圖3A中未標記）與垂直開口159b的側壁分隔開。在實例中，互連件161a及/或互連件161b中的一者或兩者充當源極線接觸件，以將SL結構183耦接至NAND記憶體結構152的電路。
圖3C是如圖1、圖3A、圖3B中所示出實施的NAND記憶體單元陣列的示意性電路圖。相對於區段300論述的垂直記憶體柱耦接至位元線BL1及位元線BL2中的各別者。在每一字元線層處，安置個別字元線WLi（其中在圖3C的實例中，i=0、…… 31），且由多個記憶體柱穿透。記憶體單元安置於字元線與記憶體柱的交叉點處，且以NAND串聯組態配置。區段300的相同垂直開口（亦即，相同記憶體柱）的記憶體單元串聯電連接。
字元線層154僅與整體結構中的一些記憶體柱相交，且字元線層154限定記憶體單元的區塊。舉例而言，在圖3C中標記包括實例垂直記憶體柱377a及記憶體柱377b的記憶體區塊375a，且亦在3C圖中標記包括其他實例垂直記憶體柱的另一記憶體區塊375b。
舉例而言，為了自記憶體的特定區塊讀取資料，控制電路激活字元線WLi以選擇堆疊的特定層，激活字串選擇線SSL以選擇特定區塊以及激活位元線BLi以激活經激活區塊中的激活層處的單元。下部選擇閘極亦由GSL線激活。隨後經由位元線導體同時讀取單元列至頁緩衝器（未繪示）中。（「激活」，如本文中所使用，意謂施加特定偏壓以便對所連接的單元或開關產生影響。取決於記憶體設計，偏壓可為高或低。）取決於產品規格及設計，頁緩衝器可保存資料的兩個或多於兩個列，在此情況下，完整頁讀取操作將涉及兩個或多於兩個SSL的連續激活。
圖3D示出NAND記憶體單元的操作。舉例而言，在圖3D中示出及標記三個連續串聯連接的NAND記憶體單元320a、NAND記憶體單元320b、NAND記憶體單元320c。垂直通道層309（參見圖3A及圖3B的區段300）穿過記憶體單元320a、記憶體單元320b、記憶體單元320c。假定在讀取操作期間讀取記憶體單元320b。讀取電壓Vread施加至選定記憶體單元320b，且導通電壓Vpass施加至處於通過狀態中的未選定的記憶體單元220a、記憶體單元220c（亦即，未選定的記憶體單元的通道層允許電流流動）。取決於儲存於選定的記憶體單元320b中的資料，電流可經由記憶體單元320b的通道層傳送（或經阻擋），所述電流可隨後在讀取操作期間經感測。
再次參考圖1及圖3A，NAND記憶體結構152亦包含區段300a，所述區段300a包含例如自NAND記憶體結構152的頂部存取結構152下方的邏輯電路153的穿孔互連件169。互連件169及區段300a可具有類似於圖2E、圖2F、圖2E1以及圖2F1的穿孔互連件219及區段200a的結構。因此，在實例中，互連件169可由資料儲存結構及通道層包圍，例如，如相對於圖2E及圖2F所論述（但未在圖3A中標記此類結構及層）。在另一實例中，互連件169可由絕緣材料（而不由資料儲存結構及/或通道層）包圍，例如如相對於圖2E1及圖2F1所論述。根據相對於圖2E、圖2F、圖2E1、圖2F1的區段200a的論述，圖3A的區段300a對於所屬領域中具通常知識者將顯而易見。
如圖1、圖2A及圖3A中所示出，NOR記憶體結構內及NAND記憶體結構152內的字元線層154是以步進或階梯組態配置，使得字元線接觸件157可存取個別字元線層154。舉例而言，深蝕刻經由記憶體結構的絕緣材料420進行以便形成字元線接觸件157，以將導電字元線層154連接至記憶體陣列上方的金屬互連件。圖3A中圖示的左側設置在如圖1所示的單一積體電路上的NOR記憶體結構和NAND記憶體結構構之間。在圖2A和圖3A所示的實施例中，用於NOR記憶體結構的階梯結構的右側與圖3A所示的用於NAND記憶體結構的階梯結構的左側連續。
NOR記憶體結構102和NAND記憶體結構152的階梯位於晶片的中心，並遠離切割道。此外，NOR記憶體結構102和NAND記憶體結構152的階梯可以相同的製程步驟形成，且用於NOR記憶體單元及NAND記憶體單元。因此，此設計可以減少晶片面積的浪費。
NOR記憶體結構102和NAND記憶體結構152的階梯可經組態為具有兩側的共用階梯結構，並且在如圖1所示的橫截面中觀察時所述兩側可以是對稱的。
NOR記憶體結構102和NAND記憶體結構152的階梯位於垂直NOR行陣列與垂直NAND行陣列之間。
NOR記憶體結構102內的字元線層104佈置在對稱階梯組態的一側，使得字元線接觸件107可以存取各個字元線層104。
NAND記憶體結構152內的字元線層154佈置在對稱階梯組態的另一側，使得字元線接觸件157可以存取各個字元線層154。
圖4A、圖4B1、圖4B2、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4J1、圖4K、圖4L、圖4M以及圖4N示出可用以製造圖1至圖3D的半導體記憶體元件100的製造製程階段。
圖4A示出在提供包含邏輯電路103、邏輯電路153以及緩衝層193（例如，氮化矽/氧化矽）及用於下面的CMOS外圍電路的金屬化層195的基底101之後的子組件。在實例中，緩衝層193及金屬化層195亦可充當緩衝層以防止或減少在製造NAND/NOR記憶體陣列期間產生的機械及/或熱衝擊傳輸至邏輯電路103、邏輯電路153。
交替的導電層191（例如，導電層191a、導電層191b、導電層191c，如本文先前所論述）與介電層192（例如，介電層192a、介電層192b）的堆疊190形成於包含緩衝層193及金屬化層195的基底上方的區域中。在實例中，導電層191包括導電材料，諸如多晶矽、鎢或合適的金屬或金屬合金。隨後，交替的絕緣層106與犧牲層402的多個形成於基底的區域上方。應注意，犧牲層402將在稍後的製程中由對應的字元線層104、字元線層154替換。犧牲層402的材料可為任何合適的犧牲材料，諸如氮化矽。如本文中先前所論述，絕緣層106包括合適的絕緣材料，諸如氧化矽。
圖4B1示出由圖4A的子組件形成的子組件。在圖4B1中，蝕刻圖4A的交替的絕緣層106與犧牲層402的多個以將其分割成第一堆疊403a及第二堆疊403b，且形成步進或階梯結構以用於將形成的NAND及NOR記憶體中的字元線接觸件。舉例而言，蝕刻及分割犧牲層402以形成在同一水平面中且為同一圖案化層的部分的兩個對應的分離且非連續的犧牲層404及犧牲層454。因此，子組件現具有交替的犧牲層404與絕緣層106的第一堆疊403a；及交替的犧牲層454與絕緣層156的第二堆疊403b。
包含犧牲層404的堆疊403a處於NOR記憶體陣列區段中，且包含犧牲層454的堆疊403b處於NAND記憶體陣列區段中。稍後替換犧牲材料的犧牲層404以形成NOR記憶體結構102的字元線層104。稍後替換犧牲材料的犧牲層454以形成NAND記憶體結構152的字元線層154。
此外，在圖4B1的實例中，並未蝕刻導電層191a、導電層191b、導電層191c（例如，其包括導電材料）以分離在犧牲層404下方及在犧牲層454下方的區段。實情為，在導電層191a、導電層191b、導電層191c為半導體材料的情況，犧牲層404下方的導電層191a、導電層191b、導電層191c的第一區段與犧牲層454下方的導電層191a、導電層191b、導電層191c的第二區段例如經由兩個區段之間的區407中的離子植入進行電隔離。舉例而言，選擇植入離子的極性使得導電層191的兩個區段藉由區域407進行電隔離。
圖4B2示出電隔離上文所論述的導電層191a、導電層191b、導電層191c的第一區段及第二區段的替代方式。舉例而言，在替代離子實施方案的圖4B2中，在兩個非連續區段中選擇性地蝕刻且分割導電層191a、導電層191b、導電層191c，使得兩個區段實體分離。
其餘的圖式中的至少一些假定上文所論述的導電層191a、導電層191b、導電層191c的兩個區段使用相對於圖4B1所論述的離子植入隔離。然而，此假定並不限制本揭露的範疇，且亦可使用相對於圖4B2所論述（且亦如本文中稍後相對於圖5所論述）的兩個區段的實體分離來隔離兩個區段。
圖4C示出由圖4B1的子組件形成的子組件，其中諸如氧化矽等合適的絕緣材料420沈積在步進或階梯犧牲層404與步進或階梯犧牲層454之間的區域中。使用化學機械研磨（Chemical Mechanical Polishing；CMP）及/或其他研磨或平坦化技術平坦化絕緣材料420，如圖4C中所示出。
圖4D示出由圖4C的子組件形成的子組件，其中圖案化罩幕或光阻層417沈積於子組件的上部表面上。隨後，經由光阻層417中的開口蝕刻子組件，藉此在第一堆疊及第二堆疊（102及105）中形成第一陣列及第二陣列，包含圖式中所示出的垂直開口405、垂直開口406、垂直開口408、垂直開口409。任何合適的非等向性蝕刻技術可用於形成垂直開口405、垂直開口406、垂直開口408、垂直開口409。
參考圖1及圖4D，垂直開口405用於將最終包含NOR穿孔互連件219的區段200a；垂直開口406用於將最終包含NOR通道層209的區段200；垂直開口408用於將最終包含NAND通道層309的區段300；且垂直開口409用於將最終包含NAND互連件169的區段300a。
垂直開口405、垂直開口406、垂直開口408以及垂直開口409的直徑在圖4D中分別標記為D4、D2、D1以及D3。在實例中，直徑D3及直徑D4實質上類似。在實例中，直徑D3及直徑D4在300奈米至400奈米（nm）的範圍內。在實例中，直徑D2小於直徑D3及直徑D4，且直徑D1小於直徑D2。亦即，D1＜D2＜D3 D4。在實例中，直徑D1可在75奈米至125奈米的範圍內，且直徑D2可在150奈米至250奈米的範圍內。
在實施例中，直徑D3及直徑D4相對較寬，因為此等直徑用於與記憶體陣列下方的邏輯電路103、邏輯電路153通信的相對較厚的穿孔互連結構。直徑D2大於直徑D1，因為具有直徑D2的NOR通道開口必須容納兩個導電柱（諸如，導電柱204、導電柱205，參見圖2B、圖2C），而具有直徑D1的NAND通道開口必須容納僅一個記憶體柱（參見圖3B）。
現參考圖4E，資料儲存結構沈積於垂直開口405、垂直開口406、垂直開口408、垂直開口409中的每一者的側壁上，且隨後通道材料沈積於垂直開口405、垂直開口406、垂直開口408、垂直開口409中的每一者的側壁上。
舉例而言，參考圖2B、圖2C以及圖4E，在記憶體結構的NOR側中，資料儲存結構208沈積於垂直開口406的側壁上，隨後沈積通道層209。NOR側上的資料儲存結構及NAND側上的資料儲存結構可使用相同製造步驟製得，且可為具有實質上相同厚度的實質上相同的材料層，基本上歸因於製程區域的變化且歸因於垂直開口的差異而不同。
類似地，參考圖3A及圖4E，在記憶體結構的NAND側中，資料儲存結構308沈積於垂直開口408的側壁上，隨後沈積通道層309。應注意，此使得在垂直開口408內形成NAND記憶體的記憶體柱。因此，頂部插塞315可形成於垂直開口408的頂部上，如亦相對於圖3所論述。
類似地，在實例中，資料儲存結構208及通道層209沈積於垂直開口405、垂直開口409的側壁上，如圖4E中所示出，且如相對於圖2E、圖2F所論述。然而，在另一實例中且與圖4E的圖示相反，資料儲存結構及/或通道層可不沈積於垂直開口405、垂直開口409中，如相對於圖2E1及圖2F1所論述。
在實施例中，資料儲存結構（208、308）沈積在垂直開口405、垂直開口406、垂直開口408、垂直開口409中的每一者中至少部分同時執行。因此，資料儲存結構（208、308）以相同處理步驟沈積於所有垂直開口405、垂直開口406、垂直開口408、垂直開口409中。因此，NAND側上的資料儲存結構及NAND側上的資料儲存結構可使用相同製造步驟來製造，且可為實質上相同厚度的材料層，基本上歸因於製程區域的變化且歸因於垂直開口的差異而不同。
類似地，在實施例中，通道層（209、309）沈積在垂直開口405、垂直開口406、垂直開口408、垂直開口409中的每一者中至少部分同時執行。因此，通道層（209、309）以相同處理步驟沈積於所有垂直開口405、垂直開口406、垂直開口408、垂直開口409中。因此，NOR側上的通道層及NAND側上的通道層可使用相同製造步驟製得，且可為具有實質上相同厚度的實質上相同的材料，基本上歸因於製程區域的變化且歸因於垂直開口的差異而不同。
如圖4E中所示出，資料儲存結構（208、308）及通道層（209、309）存在於垂直開口405、垂直開口406以及垂直開口409中的每一者的側壁上而非底部表面上。舉例而言，在資料儲存結構及通道層沈積於垂直開口405、垂直開口406以及垂直開口409中的每一者的側壁及底部表面上之後，可使用方向性或非等向性蝕刻技術自此等垂直開口的底部表面蝕刻資料儲存結構及通道層，藉此將此等層保留在此等垂直開口405、垂直開口406、垂直開口409的側壁上（而非在底部表面上）。
相反，在垂直開口408中，資料儲存結構308及通道層309存在於垂直開口408的側壁及底部表面兩者上。
在實例中，待用於互連結構以存取記憶體陣列下方邏輯電路的垂直開口405及垂直開口409用絕緣材料（諸如，氧化矽）或犧牲材料（諸如，氮化矽）（圖4E中未標記）填充。在實例中，待用於NOR通道形成的垂直開口406可用絕緣材料（諸如，氧化矽）或犧牲材料（諸如，氮化矽）填充，或保持未填充以供進一步處理（例如，相對於圖4F所論述）。
現參考圖4F，在垂直開口406內在絕緣材料內在Z方向上蝕刻兩個垂直孔，且導電柱204及導電柱205使用合適的沈積製程分別形成於兩個垂直孔內。相對於圖2B、圖2C詳細地論述導電柱204及導電柱205的結構。此完成NOR記憶體的區段200的形成，其包含NOR記憶體的通道層209。
現參考圖4G，垂直開口或縫隙109a、垂直開口或縫隙109b、垂直開口或縫隙109c、垂直開口或縫隙159a、垂直開口或縫隙159b形成於z方向上，如圖式中所示出。在實例中，垂直開口109a、垂直開口109b以及垂直開口109c延伸穿過陣列的NOR側上的交替的絕緣層106與犧牲層404的堆疊403a；且垂直開口159a及垂直開口159b延伸穿過陣列的NAND側上的交替的絕緣層156與犧牲層454的堆疊403b。垂直開口109a、垂直開口109b、垂直開口109c、垂直開口159a、垂直開口159b向上延伸達至導電層191b（例如，其為三個導電層191a、導電層191b、導電層191c中的中間一者）。在實例中，垂直開口109a、垂直開口109b、垂直開口109c、垂直開口159a、垂直開口159b藉由以下操作形成：在子組件上圖案化光阻層，且隨後使用方向性或非等向性蝕刻技術經由經圖案化光阻層中的開口形成垂直開口。
垂直開口109c具有DS2的直徑，垂直開口109a、垂直開口109b中的每一者具有約DS1的直徑，且垂直開口159a、垂直開口159b中的每一者具有約DS3的直徑。在實例中，直徑DS1小於DS2及DS3中的每一者。直徑DS2實質上等於或稍小於直徑DS3。換言之，DS1＜DS2 ＜DS3。
如本文中稍後將論述，垂直開口109a、垂直開口109b將用於移除犧牲層404及隨後沈積字元線材料，且此等垂直開口將不用於任何隨後電氣操作。因此，此等垂直開口具有相對較小直徑（例如，相較於垂直開口109c、垂直開口159a、垂直開口159b）。
相反，垂直開口109c、垂直開口159a以及垂直開口159b將用於移除犧牲層404及隨後沈積字元線材料，且此等垂直開口亦將用於其他電連接目的及本文中稍後論述的各種其他目的。因此，垂直開口109c、垂直開口159a以及垂直開口159b具有相對較大直徑（例如，相較於垂直開口109a及垂直開口109b）。
現參考圖4H，垂直開口109c、垂直開口109a、垂直開口109b、垂直開口159a、垂直開口159b的側壁及底部表面內襯有包括例如氮化矽或另一合適的蝕刻終止材料的蝕刻終止層428。可應用合適的沈積技術以將蝕刻終止層428沈積於垂直開口109c、垂直開口109a、垂直開口109b、垂直開口159a、垂直開口159b的側壁及底部表面上。垂直開口109c、垂直開口159a、垂直開口159b的底部表面上的蝕刻終止層428例如藉由使用合適的非等向性蝕刻技術移除。因此，蝕刻終止層428保持在垂直開口109a、垂直開口109b的底部表面上，而非在垂直開口109c、垂直開口159a、垂直開口159b上，如圖4H中所示出。
現參考圖4I，經由垂直開口109c、垂直開口159a以及垂直開口159b蝕刻及移除導電層191b的區段以及介電層192a及介電層192b的相鄰區段。因此，空隙443形成於垂直開口109c下方，其中空隙443在導電層191b的對應區段以及介電層192a及介電層192b的相鄰區段內。類似地，空隙483形成於垂直開口159a、垂直開口159b下方，其中空隙483在導電層191b的對應區段以及介電層192a及介電層192b的相鄰區段內。
應注意，亦移除垂直開口408的鄰近於導電層191b及介電層192a、介電層192b的資料儲存結構308的區段，使得通道層309經由空隙483暴露。
現參考圖4J，用導電材料（例如，經由垂直開口109c）再填充空隙443以形成導電結構143。導電結構143實體耦接且電連接至子組件的左側區段下方（例如，在犧牲層404下方）的導電層191a、導電層191b、導電層191c。如相對於圖2G所論述，因為導電層191a、導電層191b、導電層191c經由導電結構143彼此耦接，故導電層191a、導電層191b、導電層191c的組合現可形成虛擬單元144的閘極（參見圖2G）。
類似地，用導電材料（例如，經由垂直開口159a、垂直開口159b）再填充空隙483以形成導電源極線（SL）結構183。SL結構183實體耦接且電連接至子組件的右側區段下方（例如，犧牲層454下方）的導電層191a、導電層191b、導電層191c。SL結構183與通道層309直接接觸（例如，由於鄰近於空隙483的資料儲存結構308經移除，如相對於圖4I所論述）。亦即，資料儲存結構308不存在於SL結構183與通道層309之間，且SL結構183可直接控制通道層309。
亦自垂直開口109c、垂直開口109a、垂直開口109b、垂直開口159a以及垂直開口159b移除蝕刻終止層428。在自垂直開口109c、垂直開口159a、垂直開口159b的側壁移除蝕刻終止層428的同時，亦自此等垂直開口的側壁移除導電結構143及SL結構183的任何殘餘物。
現參考圖4J1，經由垂直開口109c、垂直開口109a、垂直開口109b移除犧牲層404的犧牲材料，從而產生標記為464的空隙。因此，現在空隙464及絕緣層106交錯於記憶體結構的NOR區段中的堆疊477a中。
類似地，經由垂直開口159a、垂直開口159b移除犧牲層454的犧牲材料，從而產生標記為474的空隙。因此，現在空隙474及絕緣層156交錯於記憶體結構的NAND區段中的堆疊477b中。
現參考圖4K，空隙464經由垂直開口109c、垂直開口109a、垂直開口109b用字元線材料（諸如，鎢）填充以在記憶體結構的NOR區段中形成對應的字元線層104。類似地，空隙474經由垂直開口159a、垂直開口159b用字元線材料（諸如，鎢）填充以在記憶體結構的NAND區段中形成對應的字元線層154。因此，交替的絕緣層106與字元線層104的堆疊105形成於NOR區段中，且交替的絕緣層156與字元線層154的堆疊155形成於NAND區段中。應注意，可使用同一或暫時重疊的字元線沈積製程，以至少部分並行地在陣列的NOR及NAND區段兩者中形成字元線層。
應注意，NOR記憶體結構102的字元線將具有NAND記憶體結構152的對應的字元線，使得此等兩個字元線處於同一水平面且為同一圖案化層的部分。此是因為兩個字元線藉由替換作為單一犧牲層的最初部分的對應的兩個犧牲層來形成，例如如圖4A及圖4B1中所示出。
現參考圖4L，導電材料沈積於垂直開口159a、垂直開口159b中以分別形成互連件161a、互連件161b，所述互連件161a、互連件161b包括導電材料，諸如鎢、銅、鋁、金、銀或另一合適的金屬或金屬合金；或非金屬導電材料，諸如多晶矽。互連件161a藉由絕緣材料（圖4L中未標記）與垂直開口159a的側壁分隔開。類似地，互連件161b藉由絕緣材料（圖4L中未標記）與垂直開口159b的側壁分隔開。在實例中，互連件161a及/或互連件161b充當源極線接觸件以將SL結構183耦接至NAND記憶體結構152的頂部上的電路。
在實例中，導電材料沈積於垂直開口109c中以形成在Z方向上向下延伸穿過垂直開口109c的虛擬閘極接觸件111。虛擬閘極接觸件111包括導電材料，諸如鎢、銅、鋁、金、銀或另一合適的金屬或金屬合金；或非金屬導電材料，諸如多晶矽。虛擬閘極接觸件111藉由絕緣材料（圖4L中未標記）與垂直開口109c的側壁分隔開，所述絕緣材料可為例如合適的氧化物，諸如氧化矽。
然而，在另一實例中且儘管未在圖4L中示出，用諸如氧化矽的絕緣材料來填充垂直開口109c。在此實例中，垂直開口109c不具有任何虛擬閘極接觸件，且接觸件108（參見圖1及圖2A）充當虛擬閘極接觸件，如本文先前相對於圖2G所論述。
用絕緣材料（諸如,氧化矽）填充垂直開口109a、垂直開口109b，如圖4L中所示出（此等垂直開口中的絕緣材料未在圖4L中特定地標記），因為此等垂直開口不用於元件100的任何電連接。
現參考圖4M，例如藉由對絕緣材料420的深蝕刻來形成用於NOR記憶體結構102的字元線接觸件107及用於NAND記憶體結構152的字元線接觸件157。在實例中，亦形成虛擬閘極接觸件108，然而在另一實例中，不形成此類虛擬閘極接觸件（例如，接觸件111充當虛擬閘極接觸件），如相對於圖2G所論述。
此外，穿孔互連件219形成於垂直開口405中，例如以自NOR記憶體結構102的頂部存取邏輯電路103，如相對於圖2A進一步詳細論述。類似地，穿孔互連件169形成於垂直開口409中，例如以自NAND記憶體結構152的頂部存取邏輯電路153，如相對於圖3A進一步詳細論述。
現參考圖4N，頂部互連件形成於子組件上，所述子組件將圖4M的各種連接結構耦接至記憶體陣列的頂部上的電路及金屬化層。在圖4N中示出的子組件為圖1的半導體記憶體元件100。此完成製造製程以形成圖1的半導體記憶體元件100。
如本文先前所論述，在NOR記憶體結構102的底部部分處的導電層191的第一區段及在NAND記憶體結構152的底部部分處的導電層191的第二區段可藉由例如實體地分離此等兩個區段或藉由在此等兩個區段之間的層的區域中的離子植入進行電隔離。已相對於圖4B1的區407論述離子植入。圖5示出圖1的半導體記憶體元件100，其中在NOR記憶體結構102下方的導電層191的第一區段與在NAND記憶體結構152下方的導電層191的第二區段實體分離。舉例而言，此等兩個區段之間的垂直開口502分離所述兩個區段。垂直開口502可用本文先前所論述的絕緣材料420填充。垂直開口502可藉由形成完全分離且隔離導電層191a的第一區段與導電層191a的第二區段，完全分離且隔離導電層191b的第一區段與導電層191b的第二區段，以及完全分離且隔離導電層191c的第一區段與導電層191c的第二區段的一系列阱或縫隙形成。在實例中，可在形成垂直開口109a、垂直開口109b、垂直開口109c、垂直開口159a、垂直開口159b期間形成垂直開口502，如相對於本文中先前圖4G所論述。
圖5亦示出替代實施例，其中在垂直開口109c內的層111（先前稱為虛擬閘極接觸件，且在圖1中用作虛擬閘極接觸件）不耦接至陣列電路的頂部。舉例而言，圖5不具有圖2G的互連結構235。在圖5的實例中的層111可包括導電或絕緣材料，且不用於NOR記憶體的任何電連接。接觸件108充當在圖5中示出的實施例的虛擬閘極接觸件。
參考圖1至圖5，本文中揭露在同一IC記憶體晶片中整合NOR記憶體結構102及NAND記憶體結構152的半導體記憶體元件100。NOR記憶體結構102及NAND記憶體結構152使用相同製程製造，且至少部分同時製造。舉例而言，本文中論述的用於形成NAND及NOR記憶體的通道層、用於形成各種垂直開口的製程及接觸形成製程高度整合，以滿足NOR及NAND架構兩者的要求，而無需複雜地重複相同製程一次用於NOR且一次用於NAND。舉例而言，如相對於圖4G所論述，NOR記憶體結構102的垂直開口或縫隙109a、垂直開口或縫隙109b、垂直開口或縫隙109c及NAND記憶體結構152的垂直開口或縫隙159a、垂直開口或縫隙159b以相同的垂直開口形成處理步驟形成。類似地，NOR記憶體結構102及NAND記憶體結構152兩者的通道層及資料儲存結構形成至少部分同時執行（例如，在同一處理步驟期間執行），如相對於圖4E所論述。類似地，NOR記憶體結構102的穿孔互連件219及NAND記憶體結構152的穿孔互連件169在同一處理步驟期間形成。因此，整個製造步驟由於NOR及NAND記憶體的各種共同操作步驟而減少，且因此相應地減少製造元件100的成本及/或時間。
如相對於圖4B1所論述，在NOR區段的底部部分處及在NAND區段的底部部分處的導電層191可使用區407中的離子植入彼此電隔離。因此，NOR記憶體結構102及NAND記憶體結構152在導電層191的同一連續區段上，亦即在圖1的實例中的同一記憶體塊上。相反，在圖5的實例中，NOR記憶體結構102及NAND記憶體結構152在兩個不同的記憶體塊上。此類替代方案在晶片設計及配置方面提供更大的靈活性。
圖1的半導體元件100可用於需要NOR及NAND記憶體的組合的應用。舉例而言，NOR記憶體結構102允許相對快速讀取、隨機存取時間、可靠程式碼儲存以及易於使用（例如，相較於NAND記憶體），且可適合於現場執行應用、BIOS以及韌體應用。另一方面，NAND記憶體結構152通常以相對較快的寫入操作（例如，按頁面寫入）及抹除操作（例如，按區塊抹除）為特徵，為相對較低的每一位元成本且具有相對較高的密度（例如，相較於NOR記憶體），且可用於資料儲存應用。
在實例中，NOR記憶體結構102及NAND記憶體結構152的組合可用作單個組合的記憶體元件。此組合的記憶體元件可用於所謂的「現場執行」（XIP）應用及/或「記憶體內計算」（CIM）應用，其中組合的記憶體元件可用作計算組件或用作人工智慧（Artificial Intelligence；AI）計算組件。舉例而言，此組合的記憶體元件可與中心計算元件（如中央處理單元或CPU）一起封裝以形成本端計算系統。
圖6A示出其中圖1的半導體記憶體元件100用於「記憶體內計算」（CIM）應用的實例。在圖6A的實例中，NOR記憶體結構102及/或NAND記憶體結構152儲存多個權數，諸如權數W1、權數W2、……權數WM。半導體記憶體元件100接收輸入X1、輸入X2、……輸入XM，且產生輸出O。在半導體記憶體元件100實施CIM應用的實例中，產生輸出O以作為輸入X1、輸入X2、……輸入XM及權數W1、權數W2、……權數WM的函數。
舉例而言，半導體記憶體元件100可用於基於線性代數的計算，以便實施乘法及累加函數或乘積總和函數。此類函數通常用於神經形態計算系統及機器學習系統及電路中。此類函數的實例可表達如下：
因此，在此實例中，輸出為儲存於半導體記憶體元件100中的輸入及權數的乘積總和。記憶體內計算應用的其他細節可在在2019年3月20日申請的名為「快閃記憶體中的非揮發性計算法」的共同未決的美國專利申請案第16/359,919號中找到，所述申請案以全文引用的方式併入。
圖6B示出包含圖1至圖6A的半導體記憶體元件100的實例系統600，其中半導體記憶體元件100用於CIM應用。在實例中，系統600包括主機620，其可為中央處理單元（Central Processing Unit；CPU）、圖形處理單元（Graphic Processing Unit；GPU）或類似者。主機620直接及/或經由隨機記憶體存取（Memory Access；RAM）記憶體622與半導體記憶體元件100通信（儘管未示出，但主機620與記憶體元件100之間可存在其他電路，諸如記憶體控制器）。在系統600中，NAND記憶體結構152及/或NOR記憶體結構102例如藉由執行計算共用主機620的計算負載，如相對於圖6A所論述。此類計算的實例包含但不限於乘法及累加函數、乘積總和函數及/或類似者。因此，半導體記憶體元件100能夠藉由在NOR及/或NAND記憶體內執行一些計算來減少主機620的計算負載。
圖7示出包含圖1至圖6B的半導體記憶體元件100的系統，其中主機720與半導體記憶體元件100直接通信（例如，藉由繞過RAM 722），且其中半導體記憶體元件100可實施「現場執行」（XIP）功能（儘管未示出，主機720與記憶體元件100之間可存在其他電路，諸如記憶體控制器）。
舉例而言，習知NOR及NAND記憶體不組合，且此等記憶體充當單獨的記憶體。在無XIP功能的習知檔案系統中，必須初始化儲存於負載位址中（例如，非揮發性記憶體或NVM中）的初始程式碼。RAM系統可在執行位址中設定可用大小，與程式碼及其他資料組合，從而形成影像以供在CPU中執行。
相反，在半導體記憶體元件100的XIP功能中，由於NOR具有隨機存取能力，因此可執行具有負載位址的所儲存程式碼而不必將程式碼移動至RAM 722。因此，程式碼可在其儲存於NOR記憶體結構102中的位置執行，亦即，不必佔據RAM 722中的儲存。返回資料或程式碼（諸如，記憶體中的執行讀取功能）可與來自RAM 722的其他資訊（諸如，變量或資料）組合傳送至主機720，以供在主機720中的進一步計算。因此，圖7繪示主機720與記憶體元件100之間的直接通信路徑。記憶體元件100的RAM 722與NOR記憶體結構102之間的路徑可跳過XIP功能（諸如，系統啟動或某一其他XIP檔案系統）。在另一實例中，RAM 722與NOR記憶體結構102之間的路徑可仍保留以用於其他非XIP檔案系統需求。因此，在圖7的實例中，主機720與半導體記憶體元件100直接通信。此使得半導體記憶體元件100能夠實施XIP功能，諸如關於圖6A所論述的CIM功能。
儘管參考上文詳述的較佳實施例及實例揭露本發明，但應理解，此等實例意欲為說明性而非限制性意義。預期在所屬技術領域中具有通常知識者將容易地想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範疇內。
100:半導體記憶體元件 101:基底 102:NOR記憶體結構/垂直記憶體結構 103、153:邏輯電路 104、154:字元線層 105、155、190、477a、477b:堆疊 106、156:絕緣層 107、157:字元線接觸件 108:接觸件 109a、109b、109c、159a、159b、405、406、408、409、502:垂直開口/縫隙 111:虛擬閘極接觸件/層 120:介電層 143:導電結構 144:虛擬單元 152:NAND記憶體結構/垂直記憶體結構 161a、161b:互連件 169、219:穿孔互連件/互連件 183:源極線結構/SL結構 191、191a、191b、191c:導電層 192a、192b:介電層 193:緩衝層 195:金屬化層 200、200a、300、300a:區段 203:箭頭 204:第一導電柱 205:第二導電柱 208、308:資料儲存結構 209、309:通道層 211:絕緣填充層 215、216、315:接觸插塞 220、220a、220b、220c、320、320a、320b、320c:記憶體單元 223:絕緣材料層 229、420:絕緣材料 235:互連結構 311:介電核心 375a、375b:記憶體區塊 377a、377b:記憶體柱 402、404、454:犧牲層 403a:第一堆疊/堆疊 403b:第二堆疊/堆疊 407:區 417:光阻層 428:蝕刻終止層 443、464、474、483:空隙 600:系統 620、720:主機 622、722:隨機記憶體存取記憶體 A-A、B-B:線 BL1、BL2、BLi、BLn、BL(n+1):位元線 D1、D2、D3、D4、DS1、DS2、DS3:直徑 O:輸出 S/D 221a、S/D 221b:接觸件 SLn、SL(n+1):源極線 SSL:字串選擇線 Vpass:導通電壓 Vread:讀取電壓 W1、W2、……WM:權數 Wli、WL(i)m、WL(i)(m+1):字元線 X:第一方向 X1、X2、……XM:輸入 Y:第二方向 Z:方向
圖1為包括形成於同一基底上的兩個垂直記憶體結構的半導體記憶體元件。 圖2A為圖1的半導體記憶體元件的NOR記憶體的放大圖。 圖2B及圖2C示出圖2A的NOR記憶體的記憶體通道。 圖2C1示出圖1、圖2A以及圖2B的NOR記憶體單元的操作。 圖2D為如圖1及圖2A至圖2C中所示出實施的NOR記憶體單元陣列的示意性電路圖。 圖2E及圖2F更詳細地示出圖1的NOR記憶體的區段，其中所述區段包含存取NOR記憶體下方的邏輯電路的穿孔互連件。 圖2E1及圖2F1示出圖2E及圖2F的區段的替代組態。 圖2G示出延伸穿過圖1的NOR記憶體的交替的字元線層與絕緣層的堆疊的第一垂直開口、第二垂直開口以及第三垂直開口。 圖3A為圖1的半導體記憶體元件的NAND記憶體的放大圖。 圖3B為形成在圖3A的NAND記憶體中的記憶體單元的橫截面。 圖3C為如圖1、圖3A以及圖3B中所示出實施的NAND記憶體單元陣列的示意性電路圖。 圖3D示出圖1、圖3A、圖3B以及圖3C的NAND記憶體單元的操作。 圖4A、圖4B1、圖4B2、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4J1、圖4K、圖4L、圖4M以及圖4N示出可用以製造圖1至圖3D的半導體記憶體元件100的製造製程階段。 圖5示出圖1的半導體記憶體元件，其中NOR記憶體下方的導電層的第一區段及NAND記憶體下方的導電層的第二區段實體分離。 圖6A示出其中圖1的半導體記憶體元件用於「記憶體內計算」（compute in memory；CIM）應用的實例。 圖6B示出包含圖1至圖6A的半導體記憶體元件的實例系統，其中半導體記憶體元件用於CIM應用。 圖7示出包含圖1至圖6B的半導體記憶體元件的系統，其中主機與半導體記憶體元件直接通信（例如，藉由繞過隨機存取記憶體（Random Access Memory；RAM）），且其中半導體記憶體元件可實施「現場執行」（execute in place；XIP）功能。
100:半導體記憶體元件
101:基底
102:NOR記憶體結構/垂直記憶體結構
103、153:邏輯電路
104、154:字元線層
105、155:堆疊
106、156:絕緣層
107、157:字元線接觸件
108:接觸件
109a、109b、109c、159a、159b:垂直開口/縫隙
111:虛擬閘極接觸件/層
120:介電層
143:導電結構
152:NAND記憶體結構/垂直記憶體結構
161a、161b:互連件
169、219:穿孔互連件/互連件
183:源極線結構
191、191a、191b、191c:導電層
192a、192b:介電層/絕緣層
193:緩衝層
195:金屬化層
200、200a、300、300a:區段
308:資料儲存結構
309:通道層
420:絕緣材料
X:第一方向
Z:方向

Claims (16)

  1. 一種半導體記憶體元件，包括：基底；多個字元線層，位於所述基底上方；垂直NOR行陣列，位於所述多個字元線層的第一區域中，所述垂直NOR行陣列中的每一垂直NOR行包含第一導電柱及第二導電柱，且包括以NOR組態配置的第一多個記憶體單元，所述第一多個記憶體單元形成於所述多個字元線層中的字元線層與所述第一導電柱及所述第二導電柱的交叉點處；垂直NAND行陣列，位於所述多個字元線層的第二區域中，所述垂直NAND行陣列中的每一垂直NAND行包含記憶體柱，且包括以NAND組態配置的第二多個記憶體單元，所述第二多個記憶體單元形成於所述多個字元線層中的所述字元線層與所述記憶體柱的交叉點處；導電材料層的第一集合，位於所述第一區域中的所述多個字元線層下方；第一導電材料結構，電耦接所述第一集合的所述導電材料層，其中所述第一集合中的電耦接的所述導電材料層作為所述多個垂直NOR行中的垂直NOR行的虛擬單元的閘極；導電材料層的第二集合，位於所述第二區域中的所述多個字元線層下方；以及第二導電材料結構，電耦接所述第二集合的所述導電材料層，其中所述第二集合的電耦接的所述導電材料層作為連接至所述多個垂直NAND行中的垂直NAND行的源極線， 其中所述第一集合的所述導電材料層中的一者及所述第二集合的所述導電材料層中的一者至少部分地位於同一水平面上。
  2. 如請求項1所述的半導體記憶體元件，更包括在所述第一區域與所述第二區域之間劃分所述多個字元線層的階梯式接觸結構，所述階梯式接觸結構具有第一側及第二側，所述第一側接觸包括所述垂直NOR行陣列的所述第一區域中的所述多個字元線層，所述第二側接觸包括所述垂直NAND行陣列的所述第二區域中的所述多個字元線層。
  3. 如請求項1所述的半導體記憶體元件，其中：所述多個字元線層包含所述第一區域中的字元線層的第一堆疊，其中第一垂直開口延伸穿過所述第一堆疊的所述字元線層，其中所述第一導電柱及所述第二導電柱位於所述第一垂直開口內；且所述多個字元線層包含所述第二區域中的字元線層的第二堆疊，其中第二垂直開口延伸穿過所述第二堆疊的所述字元線層，其中所述記憶體柱位於所述第二垂直開口內。
  4. 如請求項3所述的半導體記憶體元件，更包含所述第一堆疊與所述第二堆疊之間的對稱的階梯接觸區域。
  5. 如請求項1所述的半導體記憶體元件，更包括：至少一個導電層，位於所述第一區域中的所述多個字元線層下方，所述至少一個導電層作為所述垂直NOR行陣列中的垂直NOR行的虛擬單元的閘極。
  6. 如請求項5所述的半導體記憶體元件，更包括虛擬閘極接觸件，經由所述多個字元線層連接至所述至少一個導電層。
  7. 如請求項1所述的半導體記憶體元件，更包括：至少一個導電層，位於所述第二區域中的所述多個字元線層下方，所述至少一個導電層作為連接至所述垂直NAND行陣列中的垂直NAND行的垂直通道的源極線。
  8. 如請求項7所述的半導體記憶體元件，更包括源極線接觸件，經由所述多個字元線層連接至所述至少一個導電層。
  9. 如請求項1所述的半導體記憶體元件，其中所述基底為單一積體電路(IC)記憶體晶片。
  10. 一種積體電路(IC)晶片，包括：基底；三維(3D)NOR，位於所述基底上方，所述三維NOR具有第一字元線；以及三維(3D)NAND，位於所述基底上，所述三維NAND具有第二字元線，其中所述第一字元線及所述第二字元線為同一圖案化層的部分，其中所述三維NOR包括：字元線層的第一堆疊，具有穿過所述第一堆疊的垂直NOR行，第一導電柱及第二導電柱，位於所述垂直NOR行內部，且藉由絕緣填充層彼此隔開，第一資料儲存結構，安置於所述垂直NOR行的周邊上且接觸所述第一堆疊的所述字元線層的內部表面，以及第一通道層，安置於圍繞所述垂直NOR行的周邊的所述第一 資料儲存結構上，且具有分別與所述第一導電柱及所述第二導電柱的接觸的第一接觸件及第二接觸件；且其中所述三維NAND包括：字元線層的第二堆疊，具有穿過所述第二堆疊的垂直NAND行，通道層，沿所述垂直NAND行延伸且位於所述垂直NAND行內部；以及第二資料儲存結構，安置於所述垂直NAND行的所述通道層的周邊上且接觸所述第二堆疊的所述字元線層的內部表面，其中所述積體電路晶片更包括：導電材料層的第一集合，位於所述字元線層的所述第一堆疊下方；第一導電材料結構，電耦接所述第一集合的所述導電材料層，其中所述第一集合中的電耦接的所述導電材料層作為所述垂直NOR行的虛擬單元的閘極；導電材料層的第二集合，位於所述字元線層的所述第二堆疊下方；以及第二導電材料結構，電耦接所述第二集合的所述導電材料層，其中所述第二集合的電耦接的所述導電材料層作為連接至所述垂直NAND行的源極線，其中所述第一集合的所述導電材料層中的一者及所述第二集合的所述導電材料層中的一者至少部分地位於同一水平面上。
  11. 如請求項10所述的積體電路晶片，其中所述第一字元線及所述第二字元線至少部分地位於同一水平面上。
  12. 一種製造垂直記憶體結構的方法，包括：在基底上形成覆蓋區域的交替的絕緣層及犧牲層；分隔覆蓋所述區域的所述交替的絕緣層及犧牲層，以形成交替的絕緣層及犧牲層的第一堆疊及交替的絕緣層及犧牲層的第二堆疊；在所述第一堆疊內形成垂直NOR記憶體陣列且在所述第二堆疊內形成垂直NAND記憶體陣列，包含用字元線材料替換所述第一堆疊及所述第二堆疊的所述犧牲層；在所述第一堆疊以及所述第二堆疊下方形成藉由第一介電層分離的至少一個第一導電層及第二導電層；在所述第一堆疊中形成至少延伸達至所述第二導電層的第一垂直開口，且在所述第二堆疊中形成至少延伸達至所述第二導電層的第二垂直開口；經由所述第一垂直開口及所述第二垂直開口移除所述第一導電層及所述第一介電層的至少部分，藉此形成在所述第一堆疊下方的第一空隙以及在所述第二堆疊下方的第二空隙；以及在所述第一空隙中形成第一導電結構且在所述第二空隙中形成第二導電結構，其中所述第一導電結構延伸穿過所述第一介電層的至少一個區段以使所述第一導電層及所述第二導電層互連。
  13. 如請求項12所述的製造垂直記憶體結構的方法，其中替換所述犧牲材料包括：在同一替換製程期間替換所述第一堆疊的所述犧牲材料及所述第二堆疊的所述犧牲材料。
  14. 如請求項12所述的製造垂直記憶體結構的方法，更包括：在同一垂直開口形成製程期間在所述第一堆疊及所述第二堆疊中形成垂直開口陣列，所述陣列包含用於形成NOR單元行的所述第一堆疊中的第一垂直開口及用於形成NAND單元串的所述第二堆疊中的第二垂直開口；形成在所述第一堆疊中的所述第一垂直開口內的第一資料儲存結構襯裡以及在所述第二堆疊中的所述第二垂直開口內的第二資料儲存結構襯裡；以及形成在所述第一垂直開口中的所述第一資料儲存結構襯裡上的第一通道層以及在所述第二垂直開口中的所述第二資料儲存結構襯裡上的第二通道層。
  15. 如請求項14所述的製造垂直記憶體結構的方法，更包括：在接觸所述第一通道層的所述第一垂直開口內部形成第一導電柱及第二導電柱，其中所述第一垂直開口中的所述NOR單元行在所述第一導電柱與所述第二導電柱之間並聯連接。
  16. 如請求項14所述的製造垂直記憶體結構的方法，更包括：在所述同一垂直開口形成製程期間，在所述第一堆疊中形成第三垂直開口且在所述第二堆疊中形成第四垂直開口；在經由所述第一堆疊中的所述第三垂直開口暴露的所述犧牲材料的層的表面上形成第三資料儲存結構襯裡以及在經由所述第二堆疊中的所述第四垂直開口暴露的所述犧牲材料的層的表面上 形成第四資料儲存結構襯裡；在圍繞所述第三垂直開口的周邊的所述第三資料儲存結構上形成第三通道層，且在圍繞所述第四垂直開口的周邊的所述第四資料儲存結構上形成第四通道層；在所述第三垂直開口內形成第一穿孔互連件，所述第一穿孔互連件藉由絕緣材料與所述第三通道層隔離，所述第一穿孔互連件電性連接所述垂直NOR記憶體陣列下方的邏輯電路。
TW111104533A 2021-10-06 2022-02-08 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法 TWI821898B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163253000P 2021-10-06 2021-10-06
US63/253,000 2021-10-06
US17/578,057 US20230106571A1 (en) 2021-10-06 2022-01-18 3d nor and 3d nand memory integration
US17/578,057 2022-01-18

Publications (2)

Publication Number Publication Date
TW202316637A TW202316637A (zh) 2023-04-16
TWI821898B true TWI821898B (zh) 2023-11-11

Family

ID=80683914

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111104533A TWI821898B (zh) 2021-10-06 2022-02-08 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法

Country Status (6)

Country Link
US (1) US20230106571A1 (zh)
EP (1) EP4163976A1 (zh)
JP (1) JP2023055609A (zh)
KR (1) KR102616037B1 (zh)
CN (1) CN115955841A (zh)
TW (1) TWI821898B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230137464A (ko) * 2021-08-31 2023-10-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 이를 형성하기 위한 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845014A (en) * 2007-02-28 2008-11-16 Aplus Flash Technology Inc A bit line structure for a multilevel, dual-sided nonvolatile memory cell array
TW201023189A (en) * 2008-11-14 2010-06-16 Aplus Flash Technology Inc A bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
TW201712678A (zh) * 2015-09-24 2017-04-01 愛思開海力士有限公司 包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統
US20190088335A1 (en) * 2017-09-19 2019-03-21 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
TW201946067A (zh) * 2018-02-01 2019-12-01 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
TW202044558A (zh) * 2019-05-24 2020-12-01 旺宏電子股份有限公司 三維反或閘快閃記憶體單元與其製造方法
TW202101679A (zh) * 2019-06-28 2021-01-01 大陸商長江存儲科技有限責任公司 具有加大儲存密度的立體快閃記憶體元件
US10923196B1 (en) * 2020-02-04 2021-02-16 Sandisk Technologies Llc Erase operation in 3D NAND
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
TW202133408A (zh) * 2019-12-27 2021-09-01 美商凱普勒運算公司 鐵電記憶體陣列的整合方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
US20200152650A1 (en) * 2018-11-08 2020-05-14 Intel Corporation Memory device with a split staircase
SG11202104885PA (en) * 2018-12-07 2021-06-29 Yangtze Memory Technologies Co Ltd Novel 3d nand memory device and method of forming the same
WO2021081870A1 (en) * 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
US11825653B2 (en) * 2019-12-23 2023-11-21 Macronix International Co., Ltd. Semiconductor device and array layout thereof and package structure comprising the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845014A (en) * 2007-02-28 2008-11-16 Aplus Flash Technology Inc A bit line structure for a multilevel, dual-sided nonvolatile memory cell array
TW201023189A (en) * 2008-11-14 2010-06-16 Aplus Flash Technology Inc A bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array
TW201712678A (zh) * 2015-09-24 2017-04-01 愛思開海力士有限公司 包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統
US20190088335A1 (en) * 2017-09-19 2019-03-21 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
TW201946067A (zh) * 2018-02-01 2019-12-01 成真股份有限公司 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
TW202044558A (zh) * 2019-05-24 2020-12-01 旺宏電子股份有限公司 三維反或閘快閃記憶體單元與其製造方法
TW202101679A (zh) * 2019-06-28 2021-01-01 大陸商長江存儲科技有限責任公司 具有加大儲存密度的立體快閃記憶體元件
TW202133408A (zh) * 2019-12-27 2021-09-01 美商凱普勒運算公司 鐵電記憶體陣列的整合方法
US10923196B1 (en) * 2020-02-04 2021-02-16 Sandisk Technologies Llc Erase operation in 3D NAND
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same

Also Published As

Publication number Publication date
KR102616037B1 (ko) 2023-12-20
EP4163976A1 (en) 2023-04-12
KR20230049528A (ko) 2023-04-13
US20230106571A1 (en) 2023-04-06
CN115955841A (zh) 2023-04-11
TW202316637A (zh) 2023-04-16
JP2023055609A (ja) 2023-04-18

Similar Documents

Publication Publication Date Title
US20220093643A1 (en) Semiconductor memory device
KR101033390B1 (ko) 반도체 메모리 장치
JP4422944B2 (ja) Ｍｏｎｏｓメモリアレー
US9412756B2 (en) Nonvolatile semiconductor memory device including pillars buried inside through holes same
US20220246527A1 (en) 3d nand memory device and method of forming the same
CN110970439A (zh) 半导体器件及其制造方法
KR20130094832A (ko) 인접 메모리 셀 사이의 서로 다른 실질적 수직 거리를 갖는 메모리 어레이
KR20210076075A (ko) 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
US20200251490A1 (en) Semiconductor memory device
TWI723737B (zh) 半導體記憶裝置
TWI701812B (zh) 記憶體元件及其製作方法
US20240040782A1 (en) Semiconductor memory device
TWI783418B (zh) 垂直記憶體結構及製造其之方法
TWI821898B (zh) 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法
CN113611709A (zh) 存储器元件及其制造方法
US11824011B2 (en) Memory device and method of manufacturing memory device
CN113497060A (zh) 半导体存储装置
EP4167701A1 (en) 3d circuit structure with stairstep contact configuration
US20240055469A1 (en) Non-volatile memory device
US20210091002A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
CN113675211A (zh) 半导体存储器装置和该半导体存储器装置的制造方法