KR102616037B1 - 반도체 메모리 디바이스, 집적 회로 칩 및 수직 메모리 구조를 제조하는 방법 - Google Patents

반도체 메모리 디바이스, 집적 회로 칩 및 수직 메모리 구조를 제조하는 방법 Download PDF

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Abstract

본 개시의 일 실시예는 반도체 메모리 디바이스, 집적 회로 칩 및 수직 메모리 구조의 제조 방법을 제공한다. 메모리 디바이스는 기판을 포함한다. 복수의 워드 라인 층이 기판 위에 배치된다. 수직 NOR 열의 어레이는 복수의 워드 라인 층의 제1 영역에 있다. 각각의 수직 NOR 열은 제1 전도성 필라 및 제2 전도성 필라를 포함한다. 각각의 수직 NOR 열은 제1 전도성 필라 및 제2 전도성 필라와 복수의 워드 라인 층의 워드 라인 층의 교차점에 형성된 NOR 구성으로 배열된 제1 복수의 메모리 셀을 포함한다. 수직 NAND 열의 어레이는 복수의 워드 라인 층의 제2 영역에 있다. 각 수직 NAND 열은 메모리 필라를 포함한다. 각각의 수직 NAND 열은 메모리 필라와 워드 라인 층의 교차점에 형성된 NAND 구성으로 배열된 제2 복수의 메모리 셀을 포함한다.

Description

반도체 메모리 디바이스, 집적 회로 칩 및 수직 메모리 구조를 제조하는 방법{SEMICONDUCTOR MEMORY DEVICE, INTEGRATED CIRCUIT CHIP AND METHOD OF MANUFACTURING VERTICAL MEMORY STRUCTURE}
우선권 출원
본 출원은 2021년 10월 6일에 출원된 미국 가특허 출원 63/253,000의 이익을 주장하고; 이 출원은 참조로서 본 출원에 통합된다.
기술 분야
본 발명은 3차원(3D) 메모리 디바이스 및 3D NOR 및 3D NAND 메모리 디바이스의 집적(integration)에 관한 것이다.
집적 회로에서 디바이스의 임계 치수(critical dimension)가 일반적인 메모리 셀 기술의 한계로 축소됨에 따라, 설계자는 더 큰 저장 용량을 달성하고 더 낮은 비트당 비용을 달성하기 위해 메모리 셀의 다수의 평면을 적층하는 기술을 찾고 있다. 최근에는, 수직으로 적층된 메모리 셀을 포함하는 3차원 적층형 메모리(three-dimensionally stacked memory)가 개발되고 있다. 이러한 3차원 적층 메모리의 예는 3차원 적층 NAND 플래시 메모리 및 3차원 적층 NOR 메모리를 포함한다.
일반적으로, NOR 메모리는 비교적 빠른 판독, 임의 액세스 시간, 안정적인 코드 저장 및 사용 용이성(예를 들어, NAND 메모리에 비해)을 허용한다. 예를 들어, NOR 메모리는 제자리 실행(execute-in-place) 애플리케이션, BIOS 및 펌웨어 애플리케이션에 적합할 수 있다. 반면에, NAND 메모리는 일반적으로 상대적으로 빠른 기록 동작(예를 들어, 페이지 별 기록) 및 소거 동작(예를 들어, 블록 별 소거), 상대적으로 낮은 비트당 비용 및 상대적으로 높은 밀도(예를 들어, NOR 메모리에 비해)를 특징으로 한다. 일 예에서, NAND 메모리는 데이터 저장 애플리케이션에 적합할 수 있다. 따라서, 디바이스는 비교적 빠른 부팅 및 랜덤 액세스 코딩을 위해 NOR 메모리를 사용할 수 있고, 고밀도 및 고용량 데이터 저장을 위해 NAND 메모리를 사용할 수 있다.
NAND 메모리와 NOR 메모리의 장점을 갖는 3차원 적층형 집적 회로 메모리 기술을 제공하는 것이 바람직하다. 예를 들어, 동일한 집적 회로 메모리 칩에 3D NOR와 3D NAND 메모리를 공동 집적(co-integration)하기 위한 기술을 제공하는 것이 바람직하다.
본 개시의 실시예는 메모리 디바이스를 제공한다. 상기 메모리 디바이스는 기판을 포함한다. 복수의 워드 라인 층들이 상기 기판 위에 있다. 수직 NOR 열(column)의 어레이가 상기 복수의 워드 라인 층의 제1 영역에 있다. 상기 수직 NOR 열 어레이의 각각의 수직 NOR 열은 제1 전도성 필라 및 제2 전도성 필라를 포함한다. 각각의 수직 NOR 열은 상기 제1 전도성 필라 및 상기 제2 전도성 필라와 상기 복수의 워드 라인 층에 워드 라인 층의 교차점(cross point)에 형성된 NOR 구성으로 배열된 제1 복수의 메모리 셀을 포함한다. 수직 NAND 열의 어레이는 상기 복수의 워드 라인 층의 제2 영역에 있다, 상기 수직 NAND 열의 어레이의 각각의 수직 NAND 열은 메모리 필라를 포함한다. 각각의 수직 NAND 열은 메모리 필라와 복수의 워드 라인 층에 워드 라인 층의 교차점에 형성된 NAND 구성으로 배열된 제2 복수의 메모리 셀을 포함한다.
본 개시의 실시예는 집적 회로(IC) 칩을 포함한다. 상기 집적 회로(IC) 칩은 기판을 포함한다. 제1 워드 라인을 갖는 3차원(3D) NOR는 상기 기판 위에 배치된다. 제2 워드 라인을 갖는 3D NAND는 상기 기판 위에 배치된다. 제1 워드 라인 층 및 제2 워드 라인 층은 동일한 패터닝된 층의 일부이다. 다른 예에서, 제1 워드 라인 층과 제2 워드 라인 층은 동일한 수평 평면에 배치된다.
본 개시의 실시예는 수직 메모리 구조를 제조하는 방법을 포함한다. 상기 방법은 기판 상의 영역을 덮는 교번하는 절연 재료 층 및 희생 재료(sacrificial material) 층을 형성하는 단계를 포함한다. 영역을 덮는 교번하는 절연 재료 층 및 희생 재료 층은 파티션된다. 교번하는 절연 층 및 희생 층의 제1 스택 및 교번하는 절연 재료 층 및 희생 재료 층의 제2 스택이 형성된다. 상기 제1 스택 내에 수직 NOR 메모리 어레이 및 상기 제2 스택 내에 수직 NAND 메모리 어레이가 형성된다. 상기 제1 스택 및 상기 제2 스택의 희생 층은 워드 라인 재료로 대체된다. 복잡한 메모리 디바이스의 효율적인 제조를 위해, 제1 및 제2 스택에 적용된 많은 공정 단계가 본 출원에 설명된 기술에서 공유될 수 있다.
본 발명의 다른 양태 및 이점은 이하의 도면, 상세한 설명 및 청구 범위를 검토함으로써 알 수 있다.
도 1은 동일한 기판 상에 형성된 2개의 수직 메모리 구조를 포함하는 반도체 메모리 디바이스이다.
도 2a는 도 1의 반도체 메모리 디바이스의 NOR 메모리를 확대한 도면이다.
도 2b 및 도 2c는 도 2a의 NOR 메모리의 메모리 채널을 예시한다.
도 2ca은 도 1, 2a 및 도 2b의 NOR 메모리 셀의 동작을 예시한다.
도 2d는 도 1a 및 도 2a-2c에 도시된 바와 같이 구현된 메모리 셀의 NOR 어레이의 개략적인 회로도이다.
도 2e 및 도 2f는 도 1의 NOR 메모리의 섹션을 더 상세히 도시하며, 여기서 섹션은 NOR 메모리 아래에 있는 로직 회로에 액세스하기 위한 스루홀(through-hole) 상호 연결부(interconnect)를 포함한다.
도 2ea 및 2fa은 도 2e 및 도 2f의 섹션의 대안적인 구성을 예시한다.
도 2g는 도 1의 NOR 메모리의 교번하는 워드 라인 층 및 절연 층의 스택을 통과해 연장되는 제1 수직 개구, 제2 수직 개구, 및 제3 수직 개구를 예시한다.
도 3a는 도 1의 반도체 메모리 디바이스의 NAND 메모리를 확대한 도면이다.
도 3b는 도 3a의 NAND 메모리에 형성된 메모리 셀의 단면도이다.
도 3c는 도 1, 3a 및 3b에 예시된 바와 같이 구현된 메모리 셀의 NAND 어레이의 개략적인 회로도이다.
도 3d는 도 1, 3a, 3b 및 도 3c의 NAND 메모리 셀의 동작을 예시한다.
도 4a, 4ba, 4bb, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4ja, 4k, 4l, 4m 및 4n은 도 1 내지 도 3d의 반도체 메모리 디바이스(100)를 제조하는데 사용 가능한 제조 공정의 단계들을 예시한다.
도 5는 도 1의 반도체 메모리 디바이스를 예시하며, 여기서 NOR 메모리 아래의 전도성 층의 제1 섹션과 NAND 메모리 아래의 전도성 층의 제2 섹션이 물리적으로 분리되어 있다.
도 6a는 도 1의 반도체 메모리 디바이스가 "메모리 컴퓨팅"(CIM : compute in memory) 애플리케이션에 사용되는 예를 예시한다.
도 6b는 도 1 내지 도 6a의 반도체 메모리 디바이스를 포함하는 예시적인 시스템을 예시하며, 반도체 메모리 디바이스는 CIM 애플리케이션에 사용된다.
도 7은 도 1 내지 도 6b의 반도체 메모리 디바이스를 포함하는 시스템을 d예시하며, 호스트가 반도체 메모리 디바이스와 직접 통신하고(예를 들어, RAM(Random Access Memory)를 우회하여) 및 반도체 메모리 디바이스가 "제자리 실행"(XIP : execute in place) 기능을 구현할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 동일한 기판(101) 상에 형성된 상이한 액세스 아키텍처(예를 들어, NOR 및 NAND)를 갖는 2개의 수직 메모리 구조(102 및 152)를 포함하는 반도체 메모리 디바이스(100)를 도시한다. 수직 메모리 구조(102, 152) 각각은 대응하는 복수의 메모리 셀을 포함한다. 예를 들어, 수직 메모리 구조(102)의 메모리 셀은 NOR 구성으로 배열되고, 따라서 수직 메모리 구조(102)는 3D NOR 메모리 구조(102) 또는 단순히 NOR 메모리 구조(102)로도 지칭된다. 일 예에서, 수직 메모리 구조(152)의 메모리 셀은 NAND 구성으로 배열되고, 따라서 수직 메모리 구조(152)는 또한 3D NAND 메모리 구조(152), 또는 단순히 NAND 메모리 구조(152)로도 지칭된다. 일 예에서, 반도체 메모리 디바이스(100)는 집적 회로(IC) 메모리 칩과 같은 메모리 칩이다.
논의된 바와 같이, NOR 메모리 구조(102)는 기판(101) 위의 워드 라인 층(104)과 절연 층(106)이 교번하는 스택(105)을 포함한다. 일 예에서, 워드 라인 층(104)은 3D 메모리 어레이의 워드 라인에 사용될 수 있는 텅스텐 또는 다른 적절한 전도성 재료와 같은 전도성 재료를 포함한다. NAND 메모리 구조(152)는 교번하는 절연 층(156)과 워드 라인 층(154)의 스택(155)을 포함한다. 워드 라인 층(154)은 NAND 메모리 구조(152)이며, NOR 메모리 구조의 워드 라인 층(104)과 동일한 패터닝된 워드 라인 재료 층의 일부일 수 있다.
트랜지스터와 같은 복수의 능동 소자를 포함하는 로직 회로(103)는 NOR 메모리 구조(102) 아래, 예를 들어, NOR 메모리 구조(102)와 기판(101) 사이에 배치된다.
트랜지스터와 같은 복수의 능동 디바이스를 포함하는 로직 회로(153)는 NAND 메모리 구조(152) 아래, 예를 들어, NAND 메모리 구조(152)와 기판(101) 사이에 배치된다.
로직 회로(103) 및 로직 회로(153)는 일례에서 NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 하나 이상의 동작을 제어하는 데 사용될 수 있는 CMOS(complementary metal-oxide-semiconductor) 회로를 포함한다. 따라서, 도 1은 CMOS 제어 회로를 포함하는 로직 회로(103)가 NOR 메모리 구조(102)의 메모리 어레이 아래에 배치되는 "어레이 아래 CMOS"(CUA : CMOS under array) 아키텍처의 예이다. 그러나, 본 개시의 원리는, 이러한 특정 아키텍처에 한정되지 않는다. 예를 들어, 본 개시의 원리는 또한 3D NOR 메모리와 3D NAND 메모리를 공동 집적하는 메모리 디바이스를 형성하는 데 사용될 수 있으며, 여기서 3D NOR 및/또는 3D NAND는 "어레이 부근 CMOS"(CAN : CMOS near array) 아키텍처를 사용하고, 여기서, CMOS 로직 회로는 메모리 어레이의 측면에 배치된다.
도 2a는 NOR 메모리 구조(102)의 다양한 세부사항을 예시하는 NOR 메모리 구조(102)의 확대도이다. 채널 층(209)을 포함하는 NOR 메모리 구조(102)의 섹션(200)은 도 2b 및 도 2c에 더 상세히 도시되어 있다. 2c는 도 2b의 라인 A-A에서 취해진 단면도이다. 도 2a에서 예시의 우측은 도 1에 예시된 단일 집적 회로 상의 NOR 및 NAND 메모리 구조 사이에 배치된다. 도 2a에 예시된 실시예에서, NOR 메모리에 대한 계단 구조의 우측은 구조는 도 3a에 도시된 NAND 메모리 구조에 대한 계단 구조의 왼쪽과 연속이다.
도 1, 2a, 2b 및 2c를 참조하면, 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105)은 섹션(200)에 수직 개구를 포함한다. 섹션(200)에서 수직 개구는 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105)을 통과해 연장된다. 섹션(200)에서 수직 개구의 측벽 표면은 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105)으로 구성된다. 섹션(200)의 수직 개구는 도 2c의 예에 예시된 바와 같이 원형 수평 단면을 가질 수 있다. 다른 실시예에서, 수직 개구는 타원형 또는 다른 형상인 수평 단면을 가질 수 있다. 이제 도 2b 및 도 2c를 참조하여, 섹션(200)의 수직 개구에 배치된 구조는 섹션(200)의 수직 개구 내부 및 제1 측면 상의 제1 전도성 필라(204), 및 수직 개구 내부 및 제2 측면 상의 제2 전도성 필라(205)을 포함한다. 제1 전도성 필라 및 제2 전도성 필라(204, 205)는 섹션(200)의 수직 개구의 상부로부터 섹션(200)의 수직 개구의 바닥까지 연장되고, 절연 충진 층(insulating filling layer)(211)에 의해 서로 분리된다.
도 2b 및 2c에 도시된 바와 같이, 섹션(200)의 수직 개구에 배치된 구조는 소위, SONOS, BE-SONOS 및 관련 기술을 사용하여 구현된 유전체 전하 저장 구조와 같은 데이터 저장 구조(208)를 포함한다. NOR 메모리 구조(102)의 데이터 저장 구조(208)는 섹션(200)의 수직 개구 내에서 Z 방향으로 연장된다. NOR 메모리 구조(102)의 데이터 저장 구조(208)는 터널링 층(tunneling layer), 전하 트래핑 층(charge trapping layer) 및 차단 층(blocking layer)을 갖는 다층 유전체를 포함할 수 있다. 터널링 층은 실리콘 산화물, 또는 실리콘 산화물/실리콘 질화물 조합(예를 들어, 산화물/질화물/산화물(Oxide/Nitride/Oxide) 또는 ONO)을 포함할 수 있다. 전하 트래핑 층은 전하를 트래핑할 수 있는 실리콘 질화물 또는 다른 재료를 포함할 수 있다. 차단 층은 실리콘 산화물, 알루미늄 산화물, 및/또는 이러한 재료의 조합을 포함할 수 있다. 전술한 바와 같이, 데이터 저장 구조(208)(터널링 층/전하 트래핑 층/차단 층)는 임의의 상이한 재료의 조합을 가질 수 있다. 일부 예들에서, 데이터 저장 구조(208)는 폴리 실리콘 전하 트래핑 층을 갖는 플로팅 게이트(floating gate)를 사용하여 구현된다. NOR 메모리 구조(102)의 섹션(200)에 있는 데이터 저장 구조(208)는 개별 NOR 메모리 셀의 전하를 저장한다. 도 2b 및 도 2c를 참조하면, NOR 메모리 구조(102)의 메모리 셀(220)이 설명된다. 메모리 셀(220)은 섹션(200)의 수직 개구와 워드 라인 층(104)의 인터섹션(intersection)(교차점)에 배치된다. 도 2c는 도 2b의 라인 A-A에서 취해진 단면에서 메모리 셀(220)을 도시한다. 메모리 셀(220)은 데이터 저장 구조(208)를 둘러싸는 워드 라인 층(104), 채널 층(209), 제1 전도성 필라(204) 및 제2 전도성 필라(205)을 포함한다. 제1 전도성 필라(204), 제2 전도성 필라(205)에 의해 점유되지 않고, 채널 층(209)으로 둘러싸인 갭에 절연성 충진 층(211)이 채워진다.
도 2b 및 도 2c에 도시된 바와 같이, 채널 층(209)은 섹션(200)의 수직 개구의 둘레 주변의 데이터 저장 구조(208)의 내부 표면 상에 배치된다. 채널 층(209)은 데이터 저장 구조(208)와 제1 전도성 필라(204) 사이에 있다. 또한, 채널 층(209)은 데이터 저장 구조(208)와 제2 전도성 필라(205) 사이에 있다. 채널 층(209)은 제1 전도성 필라 및 제2 전도성 필라(204, 205) 사이의 개구 둘레 주변 영역에서 절연 충진 층(211)과 데이터 저장 구조(208) 사이에 있다. 일 예에서, 채널 층(209)은 적어도 워드 라인 층(104)의 레벨에 존재한다. 채널 층(209)은 메모리 셀의 동작 동안 전하 수송에 사용되는 폴리 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 층을 포함한다.
도 2b 및 도 2c에 도시된 바와 같이, 워드 라인 층(104)은 NOR 메모리 구조(102)의 워드 라인을 구성한다. 채널 층(209)은 섹션(200)의 수직 개구의 z 방향을 따라 연장되는 데이터 저장 구조(208)의 내부 표면 상에 배치된다. 채널 층(209)은 섹션(200)의 수직 개구의 제1 측면에 있는 제1 전도성 필라(204)와의 컨택 S/D(221a)와 수직 개구의 제2 측면에 있는 제2 전도성 필라(205)와의 컨택 S/D(221b)를 갖는다. 도 2c에 도시된 바와 같이, 제1 전도성 필라(204) 및 제2 전도성 필라(205)는 메모리 셀(220)의 소스/드레인 단자로서 동작한다.
도 2c에 도시된 바와 같이, 채널 영역은 NOR 메모리 구조(102)의 메모리 셀(220)의 채널 층(209) 내에 있다. 채널 영역은 섹션(200)에서 수직 개구의 둘레 주변으로 확장된다. 화살표(203)는 컨택 S/D(221a) 및 S/D(221b)에서 소스/드레인 단자(제1 전도성 필라(204)/제2 전도성 필라(205)) 사이의 채널 영역 내의 전류 흐름 경로를 나타낸다. 따라서, 메모리 셀(220)은 전도성 필라(204, 205)의 방향에 수직인 수평 채널을 갖는다. 메모리 셀은 NOR 구성에서 섹션(200)의 수직 개구의 z 방향을 따라 열에 배치된다. 섹션(200)의 동일한 수직 개구에 있는 메모리 셀은 제1 전도성 필라(204)와 제2 전도성 필라(205) 사이에 전기적으로 병렬로 연결된다.
NOR 메모리 구조(102)의 메모리 셀은 유전체 전하 트래핑 메모리 셀일 수 있으며, 여기서 전하가 소스 단자와 드레인 단자(제1 전도성 필라(204)/제2 전도성 필라(205)) 사이의 채널 층(209) 위에 데이터를 나타내는 메모리 셀(220)의 데이터 저장 구조(208)에 트랩(trap)된다. 메모리 셀의 게이트는 대응하는 워드 라인의 워드 라인 층(104)에 의해 형성된다.
도 2ca은 NOR 메모리 셀의 동작을 나타낸다. 예를 들어, 3개의 연속적인 NOR 메모리 셀(220a, 220b, 220c)이 도 2ca에 예시되고 라벨링되어 있으며, 여기서 3개의 연속적인 NOR 메모리 셀(220a, 220b, 220c)은 전도성 필라(204, 205)(예를 들어, 메모리 셀에 대해 각각 소스 및 드레인 단자로서 동작함) 사이에 병렬로 결합된다. 판독 동작 동안 메모리 셀(220b)이 판독된다고 가정한다. 도 2c와 관련하여 논의된 바와 같이, NOR 메모리의 채널 층(209)의 채널 영역은 수평이다. 선택된 메모리 셀(220b)의 워드 라인 층(104)에 판독 전압이 인가되고, 선택되지 않은 메모리 셀(220a, 220c)의 채널은 턴 오프(turn off)된다. 메모리 셀(220b)에 저장된 데이터에 따라, 전류는 전도성 필라(205)에서 메모리 셀(220b)의 채널 영역을 통해 전도성 필라(204)(도면에서 두꺼운 화살표를 사용하여 도시된 전류 경로)로 흐를 수 있고, 이는 그런 다음 판독 동작 동안에 감지될 수 있다.
도 1을 참조하면, 복수의 유전체 층(120)은 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105) 위에 배치된다. 전도성 필라(204, 205)의 적어도 상부 섹션은 유전체 층(120)의 적어도 일부를 통과해 연장된다. 컨택 플러그(contact plug)(215 및 216)(도 2b 참조)는 전도성 필라(204 및 205)에 개별 연결을 위해 유전체 층(120)을 통과해 형성될 수 있다. 오버라잉(overlying) 패터닝된 전도체(conductor)가 전역 비트 라인, 소스 라인, 워드 라인 및 메모리의 동작을 지원하는 다른 회로에 사용된다.
도 2d에 개략적으로 도시된 바와 같이, 복수의 비트 라인(예를 들어, BLn 및 BL(n+1))이 개개의 컨택 플러그(216) 위에 배치되어 연결된다. 복수의 비트 라인은 도 2d에 도시된 제1 X 방향에서 복수의 워드 라인(예를 들어, WL(i)m 및 WL(i)(m+1))과 직교하는 제2 방향(Y 방향)으로 연장된다. 제1 X 방향은 또한 전도성 필라(204, 205)가 연장되는 Z 방향에 수직이다.
복수의 소스 라인이 개개의 컨택 플러그(215) 위에 배치되어 연결된다. 복수의 소스 라인은 제1 방향(X 방향)으로 복수의 워드 라인(예를 들어, WL(i)m, WL(i)(m+1))과 직교하는 제2 방향(Y 방향)으로 연장된다.
도 2d는 도 1 및 도 2a-2c에 도시된 바와 같이 구현된 메모리 셀의 NOR 어레이의 개략적인 회로도이다. 전도성 필라(204, 205)는 소스 라인(SLn) 및 비트 라인(BLn), 소스 라인(SL(n+1)) 및 비트 라인(BL(n+1))의 개별 라인에 결합된다. 각각의 층에서, 개별 워드 라인(WL)(예를 들어, 워드 라인 층(104))이 배치되고, 복수의 전도성 필라(204, 205)에 의해 관통된다. 메모리 셀은 워드 라인과 전도성 필라(204, 205)의 교차점에 배치되고, NOR 구성으로 배열된다.
예를 들어, 워드 라인(WL(i)m 및 WL(i)(m+1))의 스택은 교번하는 절연 층(미도시)으로 인터리빙(interleave)된다. 워드 라인(WL(i)m)과 소스 라인(SLn) 및 비트 라인(BLn)의 교차점에 제1 메모리 셀이 형성된다. 워드 라인(WL(i)(m+1))과 소스 라인(SLn) 및 비트 라인(BLn)의 교차점에 제2 메모리 셀이 형성된다. 제1 및 제2 메모리 셀은 병렬로 결합된다.
유사하게, 워드 라인 WL(i)m, 소스 라인 SL(n+1) 및 비트 라인 BL(n+1)의 교차점에 제3 메모리 셀이 형성된다. 워드 라인(WL(i)(m+1))과 소스 라인(SL(n+1)) 및 비트 라인(BL(n+1))의 교차점에 제4 메모리 셀이 형성된다. 제3 및 제4 메모리 셀은 병렬로 결합된다. 유사하게, 4개의 메모리 셀은 도 2d에 도시된 바와 같이 WL(i+1)m 및 WL(i+1)(m+1) 및 개개의 소스 및 비트 라인의 교차점에 형성된다.
도 1 및 도 2a을 다시 참조하면, NOR 메모리 구조(102)는 또한 예를 들어, NOR 메모리 구조(102)의 상부로부터 로직 회로(103)에 액세스하기 위한 스루홀 상호 연결부(219)를 포함하는 섹션(200a)을 포함한다. 도 2e 및 2f는 도 1의 NOR 메모리의 섹션(200a)의 추가 세부사항을 예시하며, 여기서 섹션(200a)은 NOR 메모리 구조(102) 아래의 로직 회로(103)에 액세스하기 위한 스루홀 상호 연결부(219)를 포함한다. 도 2ea 및 2fa은 도 2e 및 도 2f의 섹션(200a)의 대안적인 구성을 예시한다. 도 2f는 도 2e의 라인 B-B에서 취해진 단면도이다. 도 2fa은 도 2ea의 라인 B-B에서 취해진 단면도이다.
일 실시예에서, 섹션(200a)은 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105)을 통과해 연장되는 수직 개구인 스루홀을 포함한다. 전도성 재료를 포함하는 비아(예를 들어, 텅스텐, 구리, 알루미늄, 금, 은, 또는 다른 적절한 금속 또는 금속 합금, 또는 폴리 실리콘과 같은 비금속 전도성 재료)는 섹션(200a)의 스루홀 내에 스루홀 상호 연결부(219)를 형성한다.
도 2e 및 도 2f의 예에서, 섹션(200a)의 스루홀 상호 연결부(219)는 데이터 저장 구조(208), 채널 층(209), 및 스루홀 상호 연결부(219)를 채널 층(209)으로부터 분리하는 절연 재료의 층(223)으로 둘러싸여 있다. 데이터 저장 구조(208) 및 채널 층(209)의 구성은 도 2b 및 도 2c와 관련하여 더 상세히 논의되었다. 워드 라인의 층(104)과 스루홀 상호 연결부(219)의 교차점에는 어떠한 메모리 셀도 형성되지 않는다는 점에 유의한다. 예를 들어, 스루홀 상호 연결부(219)는 절연 재료의 층(223)에 의해 채널 층(209)으로부터 격리된다. 일 예에서, 스루홀 상호 연결부(219)는 NOR 메모리 구조(102) 아래에 배치된 로직 회로(103)에 액세스하는 데 사용된다. 예시된 바와 같이, 스루홀 상호 연결부(219)는 금속화 층(metallization layer)(195)과 같은 하나 이상의 금속화 층을 통해 로직 회로(103)에 결합된다.
도 2ea 및 도 2fa의 예에서, 섹션(200a)의 스루홀 상호 연결부(219)는 섹션(200a)의 수직 개구에 배치된 절연 재료의 층(223)에 의해 둘러싸여 있다. 따라서, 도 2e 및 도 2f의 예와 달리, 도 2ea 및 2fa에서, 데이터 저장 구조(208) 또는 채널 층(209)은 섹션(200a)의 수직 개구 내에 배치되지 않는다. 다르게 말하면, 도 2e 및 도 2f에서 섹션(200a)의 수직 개구는 Z 방향으로 연장되는 데이터 저장 구조(208) 또는 채널 층(209)을 포함하지만, 이들 층은 도 2ea 및 도 2fa의 섹션(200a)의 수직 개구에는 존재하지 않는다.
도 2g는 도 1 및 도 2a의 NOR 메모리 구조(102)의 일부를 도시하고, 도 1의 NOR 메모리 구조(102)의 교번하는 워드 라인 층(104) 및 절연 층(106)의 스택(105)을 통과해 연장되는 제1 수직 개구(109a), 제2 수직 개구(109b), 및 제3 수직 개구(109c)를 추가로 도시한다. 이러한 수직 개구는 도 1 및 도 2a에 도시되어 있지만, 도 2g는 이러한 수직 개구를 더욱 상세하게 도시한다는 것에 유의한다.
도 1, 2a 및 2g에 도시된 바와 같이, 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105) 아래에는 전도성 층(191a, 191b, 191c)이 있으며, 이는 또한 총괄하여 전도성 층(191)으로도 지칭된다. 이들 전도성 층(191a, 191b 및 191c) 각각은 도 2g에 도시된 바와 같이 기판(101)에 평행한 대응하는 수평 평면에서 연장된다. 일 예에서, 전도성 층(191)은 폴리 실리콘, 텅스텐, 또는 적절한 금속 또는 금속 합금과 같은 전도성 재료를 포함한다. 이러한 전도성 층(191a, 191b, 191c)이 3개로 도시되어 있지만, 상이한 수의 이러한 전도성 층 예컨대, 1개, 2개, 4개, 5개 또는 그 이상이 있을 수 있다.
전도성 층(191)은 NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 바닥 부분에 존재한다는 점에 유의할 수 있다. 도 1에 도시되지는 않았지만 본 출원에서 나중에 논의될 바와 같이, NOR 메모리 구조(102)의 바닥 부분에 있는 전도성 층(191a)의 제1 섹션은 NAND 메모리 구조(152)의 바닥 부분에 있는 전도성 층(191a)의 제2 섹션으로부터 전기적으로 절연될 수 있고; NOR 메모리 구조(102)의 바닥 부분에 있는 전도성 층(191b)의 제1 섹션은 NAND 메모리 구조(152)의 바닥 부분에 있는 전도성 층(191b)의 제2 섹션으로부터 전기적으로 절연될 수 있는 식이다. 이러한 격리는 일 예에서, 제1 섹션과 제2 섹션에서 전도성 층(191)을 패터닝함으로써 즉, NOR 메모리 구조(102)와 NAND 메모리 구조(152) 사이의 영역에서 2개의 섹션(예를 들어, 본 출원에서 나중에 논의되는 도 5에 도시됨)을 물리적으로 격리시킴으로써 달성될 수 있다. 그러한 격리는 또한 다른 예에서 제1 섹션과 제2 섹션 사이에 있는(예를 들어, 본 출원에서 나중에 논의되는 도 4ba에서 영역(407)으로 예시됨) 전도성 층(191)의 중간 섹션(예를 들어, NOR 메모리 구조(102)와 NAND 메모리 구조(152) 사이의 영역)에 이온 주입에 의해 달성될 수 있다.
다시 도 2g를 참조하면, 일 예에서, 전도성 층(191a, 191b, 191c)은 유전체 층(192a, 192b)에 의해 분리된다. 예를 들어, 유전체 층(192a)은 전도성 층(191a, 191b) 사이에 있고, 유전체 층(192b)은 전도성 층(191b, 191c) 사이에 있다. 유전체 층(192a, 192b)은 실리콘 산화물 및 실리콘 질화물과 같은 재료를 포함할 수 있다.
일 예에서, NOR 메모리 구조(102)(도 2g 참조)의 수직 개구(109a, 109b)는 NOR 메모리 구조(102)의 교번하는 워드 라인 층(104) 및 절연 층(106)의 스택(105)을 통과해 연장하고 또한 하나 이상의 전도성 층(191a, 191b, 191c)을 통과해 연장된다. 도 2g의 예에서, 수직 개구(109a, 109b)는 NOR 메모리 구조(102)의 교번하는 워드 라인 층(104) 및 절연 층(106)의 스택(105)을 통과해 연장되고, 또한 전도성 층(191a) 및 유전체 층(192a)을 통과해 연장되고, 전도성 층(191b)에서 끝이 난다. 본 출원에서 나중에 논의되는 바와 같이, 수직 개구(109a, 109b)는 워드 라인 재료의 증착 전에 희생 재료의 제거를 위해 사용되며, NOR 메모리 구조(102)의 어떠한 전기적 동작에도 사용되지 않을 수 있다. 따라서, 일 예에서, 수직 개구(109a, 109b)는 전기적으로 플로팅하는 전도성 재료, 유전체 재료로 채워질 수 있거나 채워지지 않은 채로 남아 있을 수 있다(예를 들어, 공극이 공기로 채워짐).
계속 도 2g를 참조하면, 일 실시예에서, 수직 개구(109c)는 수직 개구(109c)를 통과해 수직으로 연장하는 더미 게이트 컨택(dummy gate contact)(111)을 포함한다. 더미 게이트 컨택(111)은 나중에 논의되는 바와 같이 섹션(200)의 바닥에서 더미 셀(144)에 전기적으로 연결된다. 더미 게이트 컨택(111)은 텅스텐, 구리, 알루미늄, 금, 은, 또는 다른 적절한 금속 또는 금속 합금과 같은 전도성 재료, 또는 폴리 실리콘과 같은 비금속 전도성 재료를 포함한다. 더미 게이트 컨택(111)은 예를 들어, 실리콘 산화물과 같은 적절한 산화물일 수 있는 절연 재료(229)에 의해 수직 개구(109c)의 측벽으로부터 분리된다. 도 2g의 예에서, 더미 게이트 컨택(111)은 상호 연결 구조(235)(금속 플러그를 포함할 수 있음)를 통해 상부 금속화 층에 결합된다.
도 2g에 도시된 바와 같이, 전도성 구조(143)(전도성 층(191)의 재료와 동일할 수 있음)는 전도성 층(191a, 191b, 191c)을 전기적으로 결합한다. 따라서, NOR 메모리 구조(102)의 바닥 부분에서 섹션(200)에 인접한 전도성 층(191a, 191b, 191c)은 전도성 구조(143)를 통해 서로 전기적으로 결합된다.
도 2g에서 점선으로 도시된 바와 같이, 적어도 하나의 전도성 층(191)과 채널 층(209)의 중첩 영역에 더미 셀(144)이 형성된다. 이 더미 셀(144)에 인접한 전기적으로 결합된 전도성 층(191a, 191b, 191c)은 이 더미 셀(144)의 게이트로서 동작한다. 더미 게이트 컨택(111)를 통해 이 더미 셀(144)의 게이트에 전압을 인가함으로써, 이 더미 셀(144)의 채널 영역은 전기적으로 스위치 오프(switch off)된다. 일 실시예에서, 더미 셀(144)은 전도성 층(191)에 매립된 NOR 메모리 구조(102)의 섹션(200) 부분에서 누설 전류를 방지하거나 감소시키기 위해 즉, 섹션 (200)의 더미 셀(144)의 하단 부분에서 누설 전류를 방지하거나 감소시키기 위해 사용된다.
도 1 및 도 2a을 다시 참조하면, NOR 메모리 구조내의 워드 라인 층(104)은 워드 라인 컨택(107)이 개별 워드 라인 층(104)에 액세스할 수 있도록 단차식(stepped) 또는 계단식 구성으로 배열된다. 계단 단차 컨택 영역은 스택(105)와 스택(155) 사이에 있다. 예를 들어, 워드 라인 컨택(107)을 형성하기 위해 NOR 메모리 구조(102)를 통해 ‹K 에칭(deep etch)이 수행되어 전도성 워드 라인 층(104)을 NOR 메모리 구조(102) 위의 금속 상호 연결부에 연결한다.
또한 도 1 및 도 2a에 전도성 층(191a)에 연결되는 컨택(108)이 예시된다. 도 2g와 관련하여 논의된 바와 같이, 수직 개구(109c) 내의 더미 게이트 컨택(111)은 전도성 층(191)에 대한 컨택을 형성한다. 일 예에서, 컨택(108)은 또한 수직 개구(109c) 내의 더미 게이트 컨택(111) 대신에 또는 그에 추가하여 더미 게이트 컨택으로서 작용할 수 있다. 컨택(108)이 NOR 메모리 구조(102)에 존재하는 예에서, 수직 개구(109c) 및/또는 상호 연결 구조(235)(도 2g 참조) 내의 더미 게이트 컨택(111)는 없을 수 있거나 전기적으로 플로팅될 수 있고, 수직 개구(109c)는 전기적으로 플로팅하는 전도성 재료 또는 절연 재료로 채워질 수 있다. 더미 게이트 컨택(111)가 수직 개구(109c) 내에 존재하는 다른 예에서, 도 2a의 컨택(108)는 NOR 메모리 구조(102)에 없을 수 있다. 수직 개구(109c)내의 더미 게이트 컨택(111) 및 컨택(108) 중 적어도 하나 또는 둘 모두가 NOR 메모리 구조(102)에 존재하고 더미 셀(144)에 대한 더미 게이트 컨택으로서 동작한다(도 2g 참조).
도 3a는 도 1의 반도체 메모리 디바이스(100)의 NAND 메모리 구조(152)의 확대한 도면이다. 채널 층(309)을 포함하는 NAND 메모리 구조(152)의 섹션(300)은 도 3b에 추가로 상세히 예시된다. 도 3b는 워드 라인 층(154)을 통해 수평 방향으로 취해진 메모리 셀(320)(도 3a 참조)의 단면도이다.
섹션(300)은 교번하는 워드 라인 층(154) 및 절연 층(156)의 스택(155)을 통과해 Z 방향으로 연장되는 메모리 필라(memory pillar)이다. NAND 메모리 구조(152)의 섹션(300)에서 수직 개구는 폴리 실리콘과 같은 반도체 재료를 포함하는 채널 층(309)을 포함한다. 채널 층(309)은 섹션(300)의 수직 개구를 따라 Z 방향으로 하향으로 연장된다. 섹션(300)의 수직 개구는 도 3b의 예에서 원형이다. 다른 실시예에서, 수직 개구는 타원형일 수 있거나 다른 형상을 가질 수 있다.
NAND 메모리 구조(152)의 섹션(300)의 수직 개구 내의 데이터 저장 구조(308)는 예를 들어, 소위 SONOS, BE-SONOS 및 관련 기술을 사용하여 구현된 유전체 전하 저장 구조일 수 있다. 데이터 저장 구조(308)는 섹션(300)의 수직 개구의 내부 표면에서 Z 방향으로 연장된다. 채널 층(309)은 섹션(300)의 일련의 메모리에 대한 수직 채널을 제공하는 Z 방향을 따라 데이터 저장 구조(308)에 의해 둘러싸여 있다. 데이터 저장 구조(308)는 터널링 층, 전하 트래핑 층, 및 차단 층을 갖는 다층 유전체를 포함한다. 터널링 층은 실리콘 산화물, 또는 실리콘 산화물/실리콘 질화물 조합(예를 들어, 산화물/질화물/산화물 또는 ONO)을 포함한다. 전하 트래핑 층은 실리콘 질화물 또는 전하를 트래핑할 수 있는 다른 재료를 포함한다. 차단 층(blocking layer)은 실리콘 산화물, 알루미늄 산화물 및/또는 이러한 재료의 조합을 포함한다. 일부 예들에서, NAND 메모리 구조(152)의 데이터 저장 구조(308)는 폴리 실리콘 전하 트래핑 층을 갖는 플로팅 게이트(floating gate)를 사용하여 구현된다. 전술한 바와 같은 데이터 저장 구조(308)(터널링 층/전하 트래핑 층/차단 층)는 재료의 임의의 상이한 조합을 가질 수 있다. 섹션(300)의 데이터 저장 구조(308)는 개별 NAND 메모리 셀의 전하를 저장한다. 워드 라인 층(154)의 레벨에서 섹션(300)을 가로질러 수평으로 취해진 도 3b의 단면도에 예시된 바와 같이, 유전체 코어(311)는 채널 층(309)의 중간에 있다. 유전체 코어(311)는 또한 섹션(300)의 수직 개구에서 Z 방향으로 하향 연장된다. 게이트 전방위(all-around) 워드 라인 층(154)의 스택은 섹션(300)의 메모리 필라에 의해 교차된다. 각각의 워드 라인 층(154)에서 섹션(300)의 메모리 필라의 절두체(frustum)는 해당 층에서 게이트 전방위 워드 라인 구조와 조합하여 도 3a에 도시된 메모리 셀(320)과 같은 대응하는 메모리 셀을 형성한다. 섹션(300)의 메모리 필라는 유전체 코어(311)(도 3b 참조), 채널 층(309), 및 데이터 저장 구조(308)를 포함한다.
도 1 및 도 3a를 다시 참조하면, 도 2a와 관련하여 논의된 바와 같이, 복수의 유전체 층(120)이 NAND 메모리 구조(152)의 교번하는 절연 층(156) 및 워드 라인 층(154)의 스택(155) 위에 배치된다. 섹션(300)의 필라의 적어도 상부 섹션은 유전체 층(120)의 적어도 일부를 통과해 연장된다. 컨택 플러그(contact plug)(315)는 채널 층(309)에 연결하기 위해 유전체 층(120)을 통과해 형성될 수 있다.
복수의 비트 라인(도 3c 참조)이 복수의 대응하는 비트 라인 선택 트랜지스터 위에 배치되고 연결될 수 있으며, 비트 라인은 앞에서 논의된 제1 방향(X 방향)에 직교하는 제2 방향(Y 방향)으로 연장된다. 비트 라인들은 대응하는 컨택 플러그들(315)을 통해 대응하는 채널 층들(309)의 각각의 상단 단부들에 연결될 수 있다.
도 3a에 도시된 바와 같이, NAND 메모리 구조(152)는 교번하는 워드 라인층(154) 및 절연 층(156)의 스택(155) 아래에 소스 라인(SL) 구조(183)를 포함한다. 소스 라인(SL) 구조(183)(이는 전도성 층(191)의 재료와 동일할 수 있다). 도 2g와 관련하여 논의된 전도성 구조(143)와 유사하게, SL 구조(183)는 적어도 하나의 전도성 층(191)(예를 들어, 전도성 층(191a, 191b, 191c))에 전기적으로 결합하고 유전체 층(192a, 192b)을 통과하여 연장된다. 채널 층(309)에 인접한 적어도 하나의 전도성 층(191)(예를 들어, 전도성 층(191a, 191b, 191c)은 NAND 메모리 구조(152)에 대한 소스 라인으로 동작한다. SL 구조(183)는 섹션(300)의 바닥 부분에서 채널 층(309)과의 전류 흐름 연결을 위해 직접 컨택하고, 전류는 적어도 하나의 전도성 층(191)(예를 들어, 전도성 층(191a, 191b, 191c)을 통하여 흐른다. 즉, 데이터 저장 구조(308)는 SL 구조(183)와 채널 층(309) 사이에 존재하지 않는다(예를 들어, 에칭됨).
도 3a에는 수직 개구(159a, 159b)도 도시되어 있다. 전도성 재료는 수직 개구(159a, 159b)에 증착되어 각각 상호 연결부(interconnect)(161a, 161b)를 형성한다. 상호 연결부(161a)는 절연 재료(도 3a에 라벨링되지 않음)에 의해 수직 개구(159a)의 측벽으로부터 분리된다. 유사하게, 상호 연결부(161b)는 절연 재료(도 3a에 라벨링되지 않음)에 의해 수직 개구(159b)의 측벽으로부터 분리된다. 일 예에서, 상호 연결부(161a 및/또는 161b) 중 하나 또는 둘 모두는 소스 라인 컨택으로서 작용하여 SL 구조(183)를 NAND 메모리 구조(152)용 회로에 결합한다.
도 3c는 도 1, 3a 및 도 3b에 도시된 바와 같이 구현된 메모리 셀의 NAND 어레이의 개략적인 회로도이다. 섹션(300)과 관련하여 논의된 수직 메모리 필라들은 비트 라인들(BL1, BL2) 각각에 연결된다. 각각의 워드 라인 층에는, 개별 워드 라인(WLi)이 배치되고(도 3c의 예에서는 i=0, …, 31), 복수의 메모리 필라에 의해 관통된다. 메모리 셀은 워드 라인과 메모리 필라의 교차점에 배치되고 NAND 직렬 구성으로 배열된다. 섹션(300)의 동일한 수직 개구(즉, 동일한 메모리 필라)의 메모리 셀은 전기적으로 직렬로 연결된다.
워드 라인 층(154)은 전체 구조에서 메모리 필라 중 일부만 교차하고, 워드 라인 층(154)은 메모리 셀의 블록을 정의한다. 예를 들어, 예시적인 수직 메모리 필라(377a, 377b)를 포함하는 메모리 블록(375a)은 도 3c에서 라벨링되고, 다른 예시적인 수직 메모리 필라를 포함하는 다른 메모리 블록(375b)은 또한 도 3c에 라벨링된다.
예를 들어, 메모리의 특정 블록에서 데이터를 판독하기 위해, 제어 회로부(control circuitry)는 워드 라인 (WLi)를 활성화하여 스택의 특정 층을 선택하고 스트링 선택 라인 (SSL)을 활성화하여 특정 블록을 선택하고 비트 라인 (BLi)를 활성화하여 활성화된 블록의 활성화된 층에 있는 셀을 활성화한다. 하단 선택 게이트도 GSL 라인에 의해 활성화된다. 그런 다음 셀의 행은 비트 라인 전도체를 통해 페이지 버퍼(미도시)로 병렬로 판독된다. (본 출원에서 사용된 "활성화(activate)"는 연결된 셀 또는 스위치에 영향을 미치기 위해 특정 바이어스를 적용하는 것을 의미한다. 바이어스는 메모리 설계에 따라 하이(high)이거나 로우(low)일 수 있다.) 제품 사양 및 디자인에 따라, 페이지 버퍼는 두 개 이상의 데이터 행을 보유할 수 있으며, 이 경우 전체 페이지 판독 동작에는 두 개 이상의 SSL이 연속적으로 활성화된다.
도 3d는 NAND 메모리 셀의 동작을 예시한다. 예를 들어, 3개의 연속적인 직렬 연결된 NAND 메모리 셀(320a, 320b, 320c)이 도 3d에 예시되고 라벨링되어 있다. 수직 채널 층(309)(도 3a 및 3b의 섹션(300) 참조)은 메모리 셀(320a, 320b, 320c)을 통과한다. 판독 동작 동안 메모리 셀(320b)이 판독된다고 가정한다. 선택된 메모리 셀(320b)에는 판독 전압(Vread)이 인가되고, 패스 스루(pass-through) 상태(즉, 선택되지 않은 메모리 셀의 채널 층은 전류의 흐름을 허용한다)인 선택되지 않은 메모리 셀(220a, 220c)에는 패스 전압(Vpass)이 인가된다. 선택된 메모리 셀(320b)에 저장된 데이터에 따라, 메모리 셀(320b)의 채널 층을 통해 전류가 흐를(또는 차단)수 있고, 그런 다음 판독 동작 동안 감지될 수 있다.
다시 도 1 및 도 3a을 참조하여, NAND 메모리 구조(152)는 또한 예를 들어, NAND 메모리 구조(152)의 상부로부터 구조(152) 아래의 로직 회로(153)에 액세스하기 위해 스루홀 상호 연결부(169)를 포함하는 섹션(300a)을 포함한다. 상호 연결부(1619) 및 섹션(300a)는 도 2e, 2f, 2ea, 2fa의 스루홀 상호 연결부(219) 및 섹션(200a)과 유사한 구조를 가질 수 있다. 따라서, 일 예에서, 상호 연결부(169)는, 예를 들어, 도 2e 및 도 2f에 관하여 논의된 바와 같이, 데이터 저장 구조 및 채널 층에 의해 둘러싸일 수 있다 (이러한 구조 및 층은 도 3a에 라벨링되지 않음). 다른 예에서, 상호 연결부(169)는, 예를 들어, 도 2ea 및 2fa과 관련하여 논의된 바와 같이 (데이터 저장 구조 및/또는 채널 층이 아닌) 절연 재료에 의해 둘러싸일 수 있다. 도 3a의 섹션(300a)은 도 2e, 2f, 2ea, 2fa에 대한 섹션(200a)의 논의에 기초하여 당업자에게 명백할 것이다.
도 1, 2a 및 도 3a에 도시된 바와 같이, NOR 메모리 구조 및 NAND 메모리 구조(152) 내의 워드 라인 층(154)은 워드 라인 컨택(157)이 개별 워드 라인 층(154)에 액세스할 수 있도록 단차식(stepped) 또는 계단식(staircase) 구성으로 배열된다. 예를 들어, 워드 라인 컨택(157)을 형성하고 전도성 워드 라인 층(154)을 메모리 어레이 위의 금속 상호 연결부에 연결하기 위해 메모리 구조의 절연 재료(420)를 통과해 ‹K 에칭(deep etch)이 이루어진다. 도 3a의 예시의 좌측은 도 1에 예시된 단일 집적 회로 상의 NOR 및 NAND 메모리 구조 사이에 배치된다. 도 2a 및 도 3a에 도시된 실시예에서, NOR 메모리 구조에 대한 계단 구조의 우측은 도 3a에 도시된 NAND 메모리 구조에 대한 계단 구조의 좌측과 연속이다.
NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 계단은 스크라이브 라인으로부터 떨어진 칩의 중앙에 위치된다. 또한, NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 계단은 동일한 공정 단계를 형성하고 NOR 및 NAND 메모리 셀에 사용될 수 있다. 결과적으로 설계는 칩 면적의 낭비를 줄일 수 있다.
NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 계단은 2개의 측면을 갖는 공유 계단 구조로 구성될 수 있으며, 두 측면은 도 1에 도시된 바와 같이 단면에서 볼 때 대칭일 수 있다.
수직 NOR 열의 어레이와 수직 NAND 열의 어레이 사이에 위치된 NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 계단.
NOR 메모리 구조(102) 내의 워드 라인 층(104)은 워드 라인 컨택(107)이 개별 워드 라인 층(104)에 액세스할 수 있도록 대칭 계단 구성의 일측에 배열된다.
NAND 메모리 구조(152) 내의 워드 라인 층(154)은 워드 라인 컨택(157)이 개별 워드 라인 층(154)에 액세스할 수 있도록 대칭 계단 구성의 다른 측면에 배열된다.
도 4a, 4ba, 4bb, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4ja, 4k, 4l, 4m 및 4n은 도 1 내지 도 3d의 반도체 메모리 디바이스(100)를 제조하는데 사용 가능한 제조 공정의 단계들을 도시한다.
도 4a는 하지의 CMOS 주변 회로를 위한 로직 회로(103, 153), 버퍼 층(193)(예를 들어, 실리콘 질화물/실리콘 산화물) 및 금속화 층(193, 195)을 포함하는 기판(101)을 제공한 후의 서브 어셈블리를 도시한다. 일 예에서, 버퍼 층(193) 및 금속화 층(195)은 또한 버퍼 층으로 작용하여 로직 회로(103, 153)에 대한 NAND/NOR 메모리 어레이를 제조하는 동안 생성되는 기계적 및/또는 열적 쇼크(shock)의 전달을 방지하거나 감소시키기 위해 버퍼 층으로서 작용할 수 있다.
교번하는 전도성 층(191)(예를 들어, 본 출원에서 앞서 논의된 전도성 층(191a, 191b, 191c)) 및 유전체 층(192)(예를 들어, 유전체 층(192a, 192b))의 스택(190)이 버퍼 층(193) 및 금속화 층(195)을 포함하는 기판 위의 영역에 형성된다. 일 예에서, 전도성 층(191)은 폴리 실리콘, 텅스텐, 또는 적절한 금속 또는 금속 합금과 같은 전도성 재료를 포함한다. 이어서, 복수의 교번하는 절연 층(106) 및 희생 층(402)이 기판의 영역 위에 형성된다. 희생 층(402)은 나중에 공정에서 대응하는 워드 라인 층(104, 154)으로 대체된다는 점에 유의한다. 희생 층(402)의 재료는 실리콘 질화물과 같은 임의의 적절한 희생 재료(sacrificial material)일 수 있다. 본 출원에서 이전에 논의된 바와 같이, 절연 층(106)은 실리콘 산화물과 같은 적절한 절연 재료를 포함한다.
도 4ba은 도 4a의 서브 어셈블리로 형성된 서브 어셈블리를 예시한다. 도 4ba에서, 도 4a의 복수의 교번하는 절연 층(106)과 희생 층(402)이 에칭되어 이를 제1 및 제2 스택(403a, 403b)으로 파티션되고, 형성되는 NAND 및 NOR 메모리에서 워드 라인 컨택을 위한 단차식 또는 계단식 구조를 형성한다. 예를 들어, 희생 층(402)은 동일한 수평 평면에 있고 동일한 패터닝된 층의 일부인 2개의 대응하는 개별 및 불연속 희생 층(404 및 454)을 형성하도록 에칭 및 파티션된다. 따라서, 서브 어셈블리는 교번하는 희생 층(404)과 절연 층(106)의 제1 스택(403a)을 갖는다; 교번하는 희생 층(454)과 절연 층(156)의 제2 스택(403b)을 갖는다.
희생 층(404)을 포함하는 스택(403a)은 메모리 어레이의 NOR 섹션에 있고, 희생 층(454)을 포함하는 스택(403b)은 메모리 어레이의 NAND 섹션에 있다. 희생 재료의 희생 층(404)은 NOR 메모리 구조(102)의 워드 라인 층(104)을 형성하기 위해 나중에 대체될 것이다. 희생 재료의 희생 층(454)은 NAND 메모리 구조(152)의 워드 라인 층(154)을 형성하기 위해 나중에 대체될 것이다.
또한, 도 4ba의 예에서, 전도성 층(191a, 191b, 191c)(예를 들어, 전도성 재료를 포함함)은 희생 층(404) 아래 및 희생 층(454) 아래의 섹션을 분리하기 위해 에칭되지 않는다. 오히려 전도성 층(191a, 191b, 191c)이 반도체 재료인 경우, 희생 층(404) 아래의 전도성 층(191a, 191b, 191c)의 제1 섹션은 예를 들어, 두 섹션 사이의 영역(407)에 이온 주입을 통해, 희생 층(454) 아래의 전도성 층(191a, 191b, 191c)의 제2 섹션과 전기적으로 절연된다. 예를 들어, 주입된 이온의 극성은 전도성 층(191)의 두 섹션이 영역(407)에 의해 전기적으로 절연되도록 선택된다.
도 4bb는 위에서 논의된 전도성 층(191a, 191b, 191c)의 제1 및 제2 섹션을 전기적으로 절연시키는 대안적인 방식을 예시한다. 예를 들어, 도 4bb에서, 이온 구현 대신에, 전도성 층(191a, 191b, 191c)이 두 섹션이 물리적으로 분리되도록 두 개의 불연속 섹션으로 선택적으로 에칭되고 파티션된다.
나머지 도면들 중 적어도 일부는 위에서 논의된 전도성 층(191a, 191b, 191c)의 2개의 섹션이 도 4ba과 관련하여 논의된 이온 주입을 사용하여 격리된다고 가정한다. 그러나, 그러한 가정은 본 개시의 범위를 제한하지 않으며, 2개의 섹션은 또한 도 4bb와 관련하여 논의된 2개의 섹션의 물리적 분리를 사용하여 격리될 수 있다(또한 도 5와 관련하여 본 출원에서 나중에 논의됨).
도 4c는 도 4ba의 서브 어셈블리로 형성된 서브 어셈블리를 예시하며, 여기서, 실리콘 산화물과 같은 적절한 절연 재료(420)가 단차식 또는 계단식 희생 층(404, 454) 사이의 영역에 증착된다. 절연 재료(420)는 도 4c에 예시된 바와 같이 CMP(Chemical Mechanical Polishing) 및/또는 다른 연마 또는 평탄화 기술을 사용하여 평탄화된다.
도 4d는 패터닝된 마스크 또는 포토레지스트 층(417)이 서브 어셈블리의 상부 표면 상에 증착된 도 4c의 서브 어셈블리로 형성된 서브 어셈블리를 예시한다. 후속하여, 서브 어셈블리는 포토레지스트 층(417)의 개구를 통과해 에칭되고, 이에 의해 도면에 예시된 수직 개구(405, 406, 408, 409)를 포함하는 제1 및 제2 스택(102 및 105)의 제1 및 제2 어레이를 형성한다. 수직 개구(405, 406, 408, 409)를 형성하기 위해 임의의 적절한 이방성 에칭 기술이 사용될 수 있다.
도 1 및 도 4d를 참조하여, 수직 개구(405)는 NOR 스루홀 상호 연결부(219)를 결국 포함할 섹션(200a)을 위한 것이고; 수직 개구(406)는 결국 NOR 채널 층(209)을 포함할 섹션(200)을 위한 것이고; 수직 개구(408)는 결국 NAND 채널 층(309)을 포함할 섹션(300)을 위한 것이고; 수직 개구(409)는 결국 NAND 상호 연결부(169)를 포함할 섹션(300a)을 위한 것이다.
수직 개구(405, 406, 408, 409)의 직경은 도 4d에서 각각 D4, D2, D1 및 D3으로 라벨링되어 있다. 일 예에서, 직경 D3 및 D4은 실질적으로 유사하다. 일 예에서, 직경 D3 및 D4는 300-400 나노미터(nm) 범위에 있다. 일 예에서, 직경 D2는 직경 D3 및 D4보다 작고, 직경 D1은 직경 D2보다 작다. 즉, D1 < D2 < D3
Figure 112022018614389-pat00001
D4이다. 일 예에서, 직경 D1은 75-125 nm의 범위에 있을 수 있고, 직경 D2는 150-250 nm의 범위에 있을 수 있다.
일 실시예에서, 직경(D3 및 D4)은 상대적으로 더 넓은데 그 이유는 메모리 어레이 아래의 로직 회로(103, 153)와 통신하기 위한 상대적으로 두꺼운 스루홀 상호 연결부 구조에 사용되기 때문이다. 직경 D2는 직경 D1보다 더 큰데, 그 이유는 직경 D1을 갖는 NAND 채널 개구는 하나의 메모리 필라만 수용해야 하는 것에(도 3b 참조) 반하여 직경 D2를 갖는 NOR 채널 개구가 2개의 전도성 필라(예를 들어, 전도성 필라 (204, 205), 도 2b, 2c 참조)을 수용해야 하기 때문이다.
이제 도 4e를 참조하면, 수직 개구(405, 406, 408, 409) 각각의 측벽에 데이터 저장 구조가 증착되고, 이어서 수직 개구(405, 406, 408, 409) 각각의 측벽에 채널 재료가 증착된다.
예를 들어, 도 2b, 2c 및 4e를 참조하면, 메모리 구조의 NOR 측에서, 데이터 저장 구조(208)가 수직 개구(406)의 측벽에 증착된 후 이어서 채널 층(209)이 증착된다. NAND 측의 데이터 저장 구조는 동일한 제조 단계를 사용하여 만들어질 수 있으며, 실질적으로 동일한 두께를 갖는 실질적으로 동일한 재료 층일 수 있으며, 기본적으로 공정 영역에 따른 변화 및 수직 개구의 차이로 인해 다양하다.
유사하게, 도 3a 및 도 4e을 참조하면, 메모리 구조의 NAND 측에서, 데이터 저장 구조(308)가 수직 개구(408)의 측벽 상에 증착되고, 이어서 채널 층(309)이 증착된다. 이것은 수직 개구(408) 내에 NAND 메모리의 메모리 필라의 형성으로 귀결된다는 점에 유의한다. 따라서, 상부 플러그(315)는 도 3과 관련하여 또한 논의된 바와 같이 수직 개구(408)의 상부에 형성될 수 있다.
유사하게, 일 예에서, 데이터 저장 구조(208) 및 채널 층(209)은 도 4e에 도시된 바와 같이, 그리고 도 2e 및 도 2f에 관하여 논의된 바와 같이 수직 개구(405, 409)의 측벽 상에 증착된다. 그러나, 다른 예에서 그리고 도 4e의 예시와는 반대로, 도 2ea 및 도 2fa와 관련하여 논의된 수직 개구(405, 409)에 데이터 저장 구조 및/또는 채널 층이 증착될 수 없다.
일 실시예에서, 데이터 저장 구조(208, 308) 증착은 수직 개구(405, 406, 408, 409) 각각에서 적어도 부분적으로 동시에 수행된다. 따라서, 데이터 저장 구조(208, 308)는 모든 수직 개구(405, 406, 408, 409)에 동일한 공정 단계에서 증착된다. 따라서, NOR 측의 데이터 저장 구조와 NAND 측의 데이터 저장 구조는 동일한 제조 단계를 사용하여 만들어질 수 있으며, 실질적으로 동일한 두께를 갖는 재료의 실질적으로 동일한 층일 수 있고, 기본적으로 공정 영역에 걸친 변화 및 수직 개구의 차이로 인해 다양하다.
유사하게, 일 실시예에서, 채널 층(209, 309) 증착은 수직 개구(405, 406, 408, 409) 각각에서 적어도 부분적으로 동시에 수행된다. 따라서, 채널 층(209, 309)은 모든 수직 개구(405, 406, 408, 409)에서 동일한 공정 단계에서 증착된다. 따라서, NOR 측의 채널 층과 NAND 측의 채널 층은 동일한 제조 단계를 사용하여 만들어질 수 있으며, 실질적으로 실질적으로 동일한 두께를 갖는 동일한 재료일 수 있으며, 기본적으로 공정 영역에 따른 변화와 수직 개구의 차이로 인해 다양하다.
도 4e에 도시된 바와 같이, 데이터 저장 구조(208, 308) 및 채널 층(209, 309)은 수직 개구(405, 406) 각각의 측벽에 존재하지만 바닥 표면에는 존재하지 않는다. 예를 들어, 수직 개구(405, 406, 409) 각각의 측벽 및 바닥 표면에 데이터 저장 구조 및 채널 층을 증착한 후, 데이터 저장 구조 및 채널 층은 이러한 수직 개구의 바닥 표면으로부터 방향성 또는 이방성 에칭 기술을 사용하여 에칭될 수 있고, 따라서 이러한 수직 개구(405, 406, 409)의 측벽(바닥 표면이 아닌)에 이러한 층을 남긴다.
대조적으로, 수직 개구(408)에서, 데이터 저장 구조(308) 및 채널 층(309)은 수직 개구(408)의 양 측벽 및 바닥 표면에 존재한다.
일 예에서, 언더 메모리 어레이 로직 회로에 액세스하기 위한 상호 연결부 구조에 사용되는 수직 개구(405 및 409)는 실리콘 산화물과 같은 절연 재료 또는 실리콘 질화물과 같은 희생 재료로 채워진다 (도 4e에 라벨링되지 않음). 일 예에서, NOR 채널 형성에 사용되는 수직 개구(406)는 절연 재료(예를 들어, 실리콘 산화물) 또는 희생 재료(예를 들어, 실리콘 질화물)로 채워지거나 추가 처리를 위해 채워지지 않은 채로 남아 있다(예를 들어, 도 4f와 관련하여 논의됨).
이제 도 4f를 참조하면, 수직 개구(406) 내의 절연 재료 내에 2개의 수직 홀이 Z 방향으로 에칭되고, 전도성 필라(204, 205)가 적절한 증착 공정을 사용하여 2개의 수직 홀 내에 각각 형성한다. 전도성 필라(204, 205)의 구조는 도 2b 및 도 2c를 참조하여 상세히 논의된다. 이것은 NOR 메모리의 채널 층(209)을 포함하는 NOR 메모리의 섹션(200)의 형성을 완료한다.
이제 도 4g를 참조하면, 도면에 도시된 바와 같이 수직 개구 또는 슬릿(109a, 109b, 109c, 159a, 159b)이 z 방향으로 형성된다. 일 예에서, 수직 개구(109a, 109b, 109c)는 어레이의 NOR 측 상의 교번하는 절연 층(106) 및 희생 층(404)의 스택(403a)을 통과해 연장되며; 수직 개구(159a, 159b)는 어레이의 NAND 측 상의 교번하는 절연 층(156)과 희생 층(454)의 스택(403b)을 통과해 연장된다. 수직 개구(109a, 109b, 109c, 159a, 159b)는 전도성 층(191b)(예를 들어, 3개의 전도성 층(191a, 191b, 191c) 중 중간 층)까지 연장된다. 일 예에서, 수직 개구(109a, 109b, 109c, 159a, 159b)는 서브 어셈블리 상의 포토레지스트 층을 패터닝한 다음 패터닝된 포토레지스트 층의 개구를 통과해 방향성 또는 이방성 에칭 기술을 사용하여 수직 개구를 형성함으로써 형성된다.
수직 개구(109c)의 직경은 DS2이고, 수직 개구(109a, 109b) 각각의 직경은 약 DS1이며, 수직 개구(159a, 159b) 각각의 직경은 약 DS3이다. 일 예에서, 직경 DS1은 DS2 및 DS3 각각보다 작다. 직경 DS2는 직경 DS3과 실질적으로 동일하거나 약간 작다. 다르게 말하면, DS1 < DS2
Figure 112022018614389-pat00002
< DS3이다.
본 출원에서 나중에 논의되는 바와 같이, 수직 개구(109a, 109b)는 희생 층(404)의 제거 및 워드 라인 재료의 후속 증착에 사용되어야 하며, 이러한 수직 개구는 임의의 후속 전기 동작에 사용되지 않아야 한다. 따라서, 이들 수직 개구는 (예를 들어, 수직 개구(109c, 159a, 159b)와 비교하여) 상대적으로 더 작은 직경을 갖는다.
대조적으로, 수직 개구(109c, 159a, 159b)는 희생 층(404)의 제거 및 워드 라인 재료의 후속 증착을 위해 사용되어야 하며, 이러한 수직 개구는 또한 다른 전기 연결 목적 및 본 출원에서 나중에 논의되는 다른 목적을 위해 사용되어야 한다. 따라서, 수직 개구(109c, 159a, 159b)는 (예를 들어, 수직 개구(109a, 109b)에 비해) 상대적으로 더 큰 직경을 갖는다.
이제 도 4h를 참조하면, 수직 개구(109c, 109a, 109b, 159a, 159b)의 측벽 및 바닥 표면은 예를 들어, 실리콘 질화물 또는 다른 적절한 에칭 정지 재료(etching stop material)를 포함하는 에칭 정지 층(etch stop layer)(428)으로 라이닝(line)된다. 수직 개구(109c, 109a, 109b, 159a, 159b)의 측벽 및 바닥 표면 상에 에칭 정지 층(428)을 증착하기 위해 적절한 증착 기술이 적용될 수 있다. 수직 개구(109c, 159a, 159b)의 바닥 표면 상의 에칭 정지 층(428)은 예를 들어, 적절한 이방성 에칭 기술을 사용함으로써 제거된다. 따라서, 에칭 정지 층(428)은 도 4h에 예시된 바와 같이 수직 개구(109a, 109b)의 바닥 표면 상에 남아 있지만, 수직 개구(109c, 159a, 159b) 상에 남아 있지 않다.
이제 도 4i를 참조하면, 전도성 층(191b)의 섹션과 유전체 층(192a, 192b)의 인접 섹션이 수직 개구(109c, 159a, 159b)를 통해 에칭되고 제거된다. 따라서, 공극(void)(443)은 수직 개구(109c) 아래에 형성되며, 공극(443)은 전도성 층(191b)의 대응하는 섹션 및 유전체 층(192a, 192b)의 인접한 섹션 내에 있다. 유사하게, 공극(483)은 수직 개구(159a, 159b) 아래에 형성되며, 공극(483)은 전도성 층(191b)의 대응하는 섹션 및 유전체 층(192a, 192b)의 인접한 섹션 내에 있다.
채널 층(309)이 공극(483)을 통해 노출되도록 전도성 층(191b) 및 유전체 층(192a, 192b)에 인접한 수직 개구(408)의 데이터 저장 구조(308) 섹션도 제거된다는 점에 유의한다.
이제 도 4j를 참조하면, 공극(443)은 전도성 재료로 (예를 들어, 수직 개구(109c)를 통해) 재충진되어 전도성 구조(143)를 형성한다. 전도성 구조(143)는 서브 어셈블리의 좌측 섹션 아래(예를 들어, 희생 층(404) 아래) 전도성 층(191a, 191b, 191c)에 물리적으로 결합되고 전기적으로 결합된다. 도 2g와 관련하여 논의된 바와 같이, 전도성 층(191a, 191b, 191c)이 전도성 구조(143)를 통해 서로 결합되기 때문에, 전도성 층(191a, 191b, 191c)의 조합은 이제 더미 셀(144)을 위한 게이트를 형성할 수 있다 (도 2g 참조).
유사하게, 공극(483)은 전도성 재료로 (예를 들어, 수직 개구(159a, 159b)를 통해) 재충진되어 전도성 소스 라인(SL) 구조(183)를 형성한다. SL 구조(183)는 서브 어셈블리의 우측 섹션 아래(예를 들어, 희생 층(454) 아래) 전도성 층(191a, 191b, 191c)에 물리적으로 결합되고 전기적으로 결합된다. SL 구조(183)는 채널 층(309)과 직접 컨택한다(예를 들어, 도 4i와 관련하여 논의된 공극(483)에 인접한 데이터 저장 구조(308)가 제거된 때). 즉, 데이터 저장 구조(308)는 SL 구조(183)와 채널 층(309) 사이에 존재하지 않고, SL 구조(183)는 채널 층(309)을 직접 제어할 수 있다.
에칭 정지 층(428)은 또한 수직 개구(109c, 109a, 109b, 159a, 159b)로부터 제거된다. 수직 개구(109c, 159a, 159b)의 측벽으로부터 에칭 정지 층(428)을 제거하는 한편, 전도성 구조(143) 및 SL 구조(183)의 임의의 잔류물도 이러한 수직 개구의 측벽으로부터 제거된다.
이제 도 4ja을 참조하면, 희생 층(404)의 희생 재료는 수직 개구(109c, 109a, 109b)를 통해 제거되어 (464)로 라벨링된 공극을 생성한다. 따라서, 이제 공극(464) 및 절연 층(106)은 메모리 구조의 NOR 섹션에 있는 스택(477a)에 인터리빙된다.
유사하게, 희생 층(454)의 희생 재료는 수직 개구(159a, 159b)를 통해 제거되어 (474)로 라벨링된 공극을 생성한다. 따라서, 이제 공극(474) 및 절연 층(156)은 메모리 구조의 NAND 섹션의 스택(477b)에 인터리빙된다.
이제 도 4k를 참조하면, 공극(464)은 수직 개구(109c, 109a, 109b)를 통해 워드 라인 재료(예를 들어, 텅스텐)로 충진되어 메모리 구조의 NOR 섹션에 대응하는 워드 라인 층(104)을 형성한다. 유사하게, 공극(474)은 수직 개구(159a, 159b)를 통해 (텅스텐과 같은) 워드 라인 재료로 충진되어 메모리 구조의 NAND 섹션에서 대응하는 워드 라인 층(154)을 형성한다. 따라서, 교번하는 절연 층(106)과 워드 라인 층(104)의 스택(105)이 NOR 섹션에 형성되고, 교번하는 절연 층(156)과 워드 라인 층(154)의 스택(155)이 NAND 섹션에 형성된다. 어레이의 NOR 및 NAND 섹션 둘 모두에서 워드 라인 층을 적어도 부분적으로 동시에 형성하기 위해 동일하거나 시간적으로 중첩되는 워드 라인 증착 공정이 채용될 수 있음에 유의한다.
NOR 메모리 구조(102)의 워드 라인은 NAND 메모리 구조(152)의 대응하는 워드 라인을 가질 것이어서 이들 2개의 워드 라인은 동일한 수평 평면에 있고 동일한 패터닝된 층의 일부가 된다는 것에 유의한다. 이는 예를 들어, 도 4a 및 4ba에 도시된 바와 같이 초기에 단일 희생 층의 일부였던 대응하는 2개의 희생 층을 대함으로써 2개의 워드 라인이 형성되기 때문이다.
이제 도 4l을 참조하면, 전도성 재료가 수직 개구(159a, 159b)에 증착되어 텅스텐, 구리, 알루미늄, 금, 은, 또는 다른 적절한 금속 또는 금속 합금 또는 폴리 실리콘과 같은 비금속 전도성 재료를 포함하는 상호 연결부(161a, 161b)를 각각 형성한다. 상호 연결부(161a)는 절연 재료(도 4l에 라벨링되지 않음)에 의해 수직 개구(159a)의 측벽으로부터 분리된다. 유사하게, 상호 연결부(161b)는 절연 재료(도 4l에 라벨링되지 않음)에 의해 수직 개구(159b)의 측벽으로부터 분리된다. 일 예에서, 상호 연결부(161a 및/또는 161b)는 소스 라인 컨택(들)로서 작용하여 SL 구조 (183)를 NAND 메모리 구조(152)의 상부에 있는 회로에 결합한다.
일 예에서, 전도성 재료가 수직 개구(109c)에 증착되어 수직 개구(109c)를 통해 Z 방향으로 하향으로 연장되는 더미 게이트 컨택(111)을 형성한다. 더미 게이트 컨택(111)은 텅스텐, 구리, 알루미늄, 금, 은, 또는 다른 적절한 금속 또는 금속 합금과 같은 전도성 재료, 또는 폴리 실리콘과 같은 비금속 전도성 재료를 포함한다. 더미 게이트 컨택(111)은 예를 들어, 실리콘 산화물과 같은 적절한 산화물일 수 있는 절연 재료(도 4l에 라벨링되지 않음)에 의해 수직 개구(109c)의 측벽으로부터 분리된다.
그러나, 도 4l에 도시되지 않았지만 다른 예에서, 수직 개구(109c)는 실리콘 산화물과 같은 절연 재료로 충진된다. 이러한 예에서, 수직 개구(109c)는 임의의 더미 게이트 컨택이 없고 컨택(108)(도 1 및 도 2a 참조)은 도 2g와 관련하여 앞서 논의된 더미 게이트 컨택으로서 동작한다.
수직 개구(109a, 109b)는 이러한 수직 개구는 디바이스(100)의 전기 연결에 사용되지 않기 때문에 도 4l에 도시된 바와 같이 실리콘 산화물과 같은 절연 재료로 충진된다(이 수직 개구의 절연 재료는 도 4l에 구체적으로 라벨링되지 않음).
이제 도 4m을 참조하면, NOR 메모리 구조(102)를 위한 워드 라인 컨택(107) 및 NAND 메모리 구조(152)를 위한 워드 라인 컨택(157)가 예를 들어, 절연 재료(420)의 ‹K 에칭에 의해 형성된다. 일 예에서, 게이트 컨택(108)도 형성되지만, 다른 예에서는, 도 2g와 관련하여 논의된 바와 같이 그러한 더미 게이트 컨택이 형성되지 않는다(예를 들어, 컨택(111)은 더미 게이트 컨택으로서 작용함).
또한, 도 2a와 관련하여 더 상세히 논의된 바와 같이, 예를 들어, NOR 메모리 구조(102)의 상부로부터 로직 회로(103)에 액세스하기 위해 스루홀 상호 연결부(219)가 수직 개구(405)에 형성된다. 유사하게, 도 3a와 관련하여 더 상세히 논의된 바와 같이, 예를 들어, NAND 메모리 구조(152)의 상부로부터 로직 회로(153)에 액세스하기 위해 스루홀 상호 연결부(169)가 수직 개구(409)에 형성된다.
이제 도 4n을 참조하면, 상부 상호 연결부가 서브 어셈블리 상에 형성되고, 이는 도 4m의 다양한 연결 구조를 메모리 어레이 상부의 회로 및 금속화 층에 결합시킨다. 도 4n에 도시된 서브 어셈블리는 도 1의 반도체 메모리 디바이스(100)이다. 이는 도 1의 반도체 메모리 디바이스(100)를 형성하기 위한 제조 공정을 완료시킨다.
본 출원에서 앞에서 논의된 바와 같이, NOR 메모리 구조(102)의 바닥 부분에 있는 전도성 층(191)의 제1 섹션 및 NAND 메모리 구조(152)의 바닥 부분에 있는 전도성 층(191)의 제2 섹션은 예를 들어, 이 두 섹션을 물리적으로 분리하거나 이 두 섹션 사이의 층 영역에 이온 주입을 통해 전기적으로 절연된다. 이온 주입은 도 4ba의 영역(407)과 관련하여 논의되었다. 도 5는 도 1의 반도체 메모리 디바이스(100)를 도시하며, NOR 메모리 구조(102) 아래의 전도성 층(191)의 제1 섹션과 NAND 메모리 구조(152) 아래의 전도성 층(191)의 제2 섹션이 물리적으로 분리되어 있다. 예를 들어, 이들 2개의 섹션 사이의 수직 개구(502)는 2개의 섹션을 분리한다. 수직 개구(502)는 본 출원에서 앞서 논의된 절연 재료(420)로 충진될 수 있다. 수직 개구(502)는 전도성 층(191a)의 제2 섹션으로부터 전도성 층(191a)의 제1 섹션을 완전히 분리하고 격리시키고 전도성 층(191b)의 제2 섹션으로부터 전도성 층(191b)의 제1 섹션을 완전히 분리하고 격리시키고, 전도성 층(191c)의 제2 섹션으로부터 전도성 층(191c)의 제1 섹션을 완전히 분리하고 격리시키는 일련의 웰(well) 또는 슬릿(slit)을 형성함으로써 형성될 수 있다. 일 예에서, 본 출원에서 이전에 도 4g와 관련하여 논의된 바와 같이 수직 개구(109a, 109b, 109c, 159a, 159b)의 형성 동안 수직 개구(502)가 형성될 수 있다.
도 5는 또한 수직 개구(109c) 내의 층(111)(앞에서는 더미 게이트 컨택으로 지칭되었고, 도 1에서 더미 게이트 컨택으로 사용됨)이 어레이 회로의 상부에 결합되지 않은 대안적인 실시예를 도시한다. 예를 들어, 도 5는 도 2g의 상호 연결 구조(235)가 없다. 도 5의 예에서 층(111)은 전도성 또는 절연성 재료를 포함할 수 있고, NOR 메모리의 어떠한 전기적 연결에도 사용되지 않는다. 컨택(108)은 도 5에 도시된 실시예에 대한 더미 게이트 컨택으로서 작용한다.
도 1 내지 도 5를 참조하면, 동일한 IC 메모리 칩에 NOR 메모리 구조(102) 및 NAND 메모리 구조(152)를 집적하는 반도체 메모리 디바이스(100)가 개시되어 있다. NOR 메모리 구조(102) 및 NAND 메모리 구조(152)는 동일한 공정을 사용하여, 그리고 적어도 부분적으로 동시에 제조된다. 예를 들어, NAND 및 NOR 메모리의 채널 층 형성, 다양한 수직 개구 형성 및 컨택 형성 공정에 대해 본 출원에서 논의된 공정은 NOR 및 NAND에 대해 동일한 공정을 복잡하게 복제하지 않고 NOR 및 NAND 아키텍처 둘 모두에 대한 요구 사항을 충족시키기 위해 고도로 집적되어 있다. 예를 들어, 도 4g와 관련하여 논의된 바와 같이, NOR 메모리 구조(102)에 대한 수직 개구 또는 슬릿(109a, 109b, 109c) 및 NAND 메모리 구조(152)에 대한 수직 개구 또는 슬릿(159a, 159b)은 동일한 수직 개구 형성 공정 단계에 형성된다. 유사하게, 도 4e와 관련하여 논의된 바와 같이, NOR 메모리 구조(102) 및 NAND 메모리 구조(152) 둘 모두에 대한 채널 층 및 데이터 저장 구조 형성은 적어도 부분적으로 동시에 실행된다(예를 들어, 동일한 공정 단계 동안 실행됨). 유사하게, NOR 메모리 구조(102)의 스루홀 상호 연결부(219) 및 NAND 메모리 구조(152)의 스루홀 상호 연결부(169)는 동일한 공정 단계 동안 형성된다. 따라서, NOR 및 NAND 메모리의 다양한 공통 동작 단계로 인해 전체 제조 단계가 감소되고, 결과적으로 디바이스(100) 제조를 위한 비용 및/또는 시간이 상응하여 감소된다.
도 4ba과 관련하여 논의된 바와 같이, NOR 섹션의 바닥 부분 및 NAND 섹션의 바닥 부분에 있는 전도성 층(191)은 영역(407)에서 이온 주입을 사용하여 서로 전기적으로 절연될 수 있다. 따라서, NOR 메모리 구조(102) 및 NAND 메모리 구조(152)는 전도성 층(191)의 동일한 연속 섹션 상에, 즉, 도 1의 예에서 동일한 메모리 타일(memory tile) 상에 있다. 대조적으로, 도 5의 예에서, NOR 메모리 구조(102) 및 NAND 메모리 구조(152)는 2개의 상이한 메모리 타일 상에 있다. 이러한 대안은 칩 설계 및 배열에 더 큰 유연성을 제공한다.
도 1의 반도체 디바이스(100)는 NOR 및 NAND 메모리의 조합이 요구되는 애플리케이션에 사용될 수 있다. 예를 들어, NOR 메모리 구조(102)는 비교적 빠른 판독, 랜덤 액세스 시간, 안정적인 코드 저장 및 사용 용이성(예를 들어, NAND 메모리에 비하여)을 허용하고 제자리 실행 애플리케이션, BIOS 및 펌웨어 애플리케이션에 적합할 수 있다. 다른 한편으로, NAND 메모리 구조(152)는 일반적으로 상대적으로 더 빠른 기록 동작(예를 들어, 페이지당 기록) 및 소거 동작(예를 들어, 블록별 소거)을 특징으로 하고, 비트당 비용이 상대적으로 낮고 밀도가 상대적으로 높고(예를 들어, NOR 메모리에 비해), 데이터 저장 애플리케이션에 사용될 수 있다.
일 예에서, NOR 메모리 구조(102) 및 NAND 메모리 구조(152)의 조합은 단일 조합된 메모리 디바이스로서 사용될 수 있다. 이러한 조합된 메모리 디바이스는 소위 "XIP”(execute in place) 애플리케이션 및/또는 "CIM”(compute in memory) 애플리케이션에 사용될 수 있으며, 여기서 조합된 메모리 디바이슨는 컴퓨팅 컴포넌트 또는 인공 지능(AI) 컴퓨팅 컴포넌트로 사용될 수 있다. 예를 들어, 이러한 조합된 메모리 디바이스는 로컬 컴퓨팅 시스템을 형성하기 위해 중앙 컴퓨팅 디바이스(중앙 처리 유닛 또는 CPU와 같은)와 함께 패키지될 수 있다.
도 6a는 도 1의 반도체 메모리 디바이스(100)가 "메모리 컴퓨팅"(CIM) 애플리케이션에 사용되는 예를 도시한다. 도 6a의 예에서, NOR 메모리 구조(102) 및/또는 NAND 메모리 구조(152)는 가중치 W1, W2, …, WM과 같은 복수의 가중치를 저장한다. 반도체 메모리 디바이스(100)는 입력 X1, X2, …, XM을 수신하고 출력 O를 생성한다. 반도체 메모리 디바이스(100)가 CIM 애플리케이션을 구현하는 예에서, 출력 O는 입력 X1, X2 , …, XM 및 가중치 W1, W2, …, WM의 함수가 되도록 생성된다.
예를 들어, 반도체 메모리 디바이스(100)는 곱셈-누산(multiply-and-accumulate) 함수 또는 곱의 합산(sum-of-product) 함수를 구현하는 것과 같이 선형 대수에 기초한 계산에 사용될 수 있다. 이러한 기능은 뉴로모픽 컴퓨팅 시스템, 기계 학습 시스템 및 회로부에서 자주 사용된다. 이러한 함수의 예는 다음과 같이 표현할 수 있다:
따라서, 이 예에서, 출력은 입력과 반도체 메모리 디바이스(100)에 저장된 가중치의 곱의 합산이다. 메모리 컴퓨팅 애플리케이션에 대한 자세한 내용은 2019년 3월 20일에 출원된 "NON-VOLATILE COMPUTING METHOD IN FLASH MEMORY"라는 제목의 동시 계류 중인 미국 특허 출원 번호 16/359,919에서 찾을 수 있고, 이는 그 전체가 참조로서 통합된다.
도 6b는 도 1 내지 도 6a의 반도체 메모리 디바이스(100)를 포함하는 예시적인 시스템(600)을 도시하고, 여기서, 반도체 메모리 디바이스(100)는 CIM 애플리케이션에 사용된다. 일 예에서, 시스템(600)은 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU) 등일 수 있는 호스트(620)를 포함한다. 호스트(620)는 반도체 메모리 디바이스(100)와 직접 및/또는 RAM(Random Memory Access) 메모리(622)를 통해 통신한다(도시되지는 않았지만, 호스트(620)와 메모리 디바이스(100) 사이에는 메모리 컨트롤러와 같은 다른 회로가 있을 수 있다). 시스템(600)에서, NAND 메모리 구조(152) 및/또는 NOR 메모리 구조(102)는 도 6a와 관련하여 논의된 바와 같이, 예를 들어, 계산을 실행함으로써 호스트(620)의 컴퓨팅 부하를 공유한다. 이러한 계산의 예는 곱셈-누산 함수, 곱의 합산 함수 등을 포함하지만 이에 제한되지 않는다. 따라서, 반도체 메모리 디바이스(100)는 NOR 및/또는 NAND 메모리 내에서 계산의 일부를 실행함으로써 호스트(620)의 연산 부하를 감소시킬 수 있다.
도 7은 도 1 내지 도 6b의 반도체 메모리 디바이스(100)를 포함하는 시스템을 도시하고, 여기서 호스트(720)는 반도체 메모리 디바이스(100)와 직접 통신하고(예를 들어, RAM(722) 우회함으로써), 반도체 메모리 디바이스(100)는 "XIP”(execute in place) 기능을 구현할 수 있다(도시되지는 않았지만, 호스트(720)와 메모리 디바이스(100) 사이의 메모리 컨트롤러와 같은 다른 회로가 있을 수 있다).
예를 들어, 기존의 NOR 및 NAND 메모리는 결합되지 않고 이러한 메모리는 독립형 메모리로 작동한다. XIP 기능이 없는 기존 파일 시스템에서는, 로드 어드레스(예를 들어, 비휘발성 메모리 또는 NVM)에 저장된 초기 프로그램 코드를 초기화해야 한다. RAM 시스템은 실행 어드레스에 사용 가능한 크기를 설정하고 프로그램 코드 및 기타 데이터와 결합하여 CPU에서 실행할 이미지를 형성할 수 있다.
이에 반해, 반도체 메모리 디바이스(100)의 XIP 기능에서, NOR이 랜덤 액세스 능력을 갖기 때문에 RAM(722)으로 코드를 이동시키지 않고도 로드 어드레스로 저장된 프로그램 코드를 실행할 수 있다. 따라서, 코드는 NOR 메모리 구조(102)에 저장된 장소에서, 즉 RAM(722)의 저장 공간을 점유할 필요 없이 실행된다. 반환 데이터 또는 코드(예를 들어, 메모리에서 판독 기능 실행)는 호스트(720)로 전송되어, 호스트(720)에서의 추가 컴퓨팅을 위해 RAM(722)으로부터의 다른 정보 (변수 또는 데이터와 같은)와 조합될 수 있다. 따라서, 도 7은 호스트(720)와 메모리 디바이스(100) 사이의 직접 통신 경로를 도시한다. 메모리 디바이스(100)의 NOR 메모리 구조(102)와 RAM(722) 사이의 경로는 XIP 기능(시스템 부팅 또는 일부 다른 XIP 파일 시스템과 같은)을 위해 건너뛸 수 있다. 다른 예에서, RAM(722)과 NOR 메모리 구조(102) 사이의 경로는 여전히 다른 비-XIP 파일 시스템 요구사항을 위해 리저브드(reserved)될 수 있다. 따라서, 도 7의 예에서, 호스트(720)는 반도체 메모리 디바이스(100)와 직접 통신한다. 이것은 반도체 메모리 디바이스(100)가 도 6a와 관련하여 논의된 CIM 기능과 같은 XIP 기능을 구현할 수 있게 한다.
본 발명이 위에서 상세히 설명된 바람직한 실시예 및 실시예를 참조하여 개시되지만, 이들 실시예는 제한적인 의미가 아니라 예시적인 것으로 의도되는 것으로 이해되어야 한다. 수정 및 조합이 당업자에게 용이하게 발생할 것으로 예상되며, 이러한 수정 및 조합은 본 발명의 사상 및 다음 청구 범위의 범위 내에 있는 것으로 간주된다.

Claims (20)

  1. 반도체 메모리 디바이스에 있어서,
    기판;
    상기 기판 위의 복수의 워드 라인 층;
    상기 복수의 워드 라인 층의 제1 영역에 있는 수직 NOR 열(column)의 어레이로서, 상기 수직 NOR 열 어레이의 각각의 수직 NOR 열은 제1 전도성 필라 및 제2 전도성 필라를 포함하고, 상기 제1 전도성 필라 및 상기 제2 전도성 필라와 상기 복수의 워드 라인 층에 워드 라인 층의 교차점(cross point)에 형성되는 NOR 구성으로 배열된 제1 복수의 메모리 셀을 포함하는, 상기 수직 NOR 열의 어레이;
    복수의 워드 라인 층의 제2 영역에 있는 수직 NAND 열(column)의 어레이로서, 상기 수직 NAND 열의 어레이의 각각의 수직 NAND 열은 메모리 필라를 포함하고, 상기 메모리 필라와 상기 복수의 워드 라인 층에 워드 라인 층의 교차점에 형성된 NAND 구성으로 배열된 제2의 복수의 메모리 셀을 포함하는, 상기 수직 NAND 열의 어레이;
    상기 제1 영역에 상기 복수의 워드 라인 층 아래에 있는 제1 세트의 전도성 재료 층;
    상기 제1 세트의 전도성 재료 층에 전기적으로 결합하는 제1 전도성 재료 구조로서, 상기 제1 세트의 상기 전기적으로 결합된 전도성 재료 층은 상기 복수의 수직 NOR 열에 수직 NOR 열의 더미 셀의 게이트로 동작하는, 상기 제1 전도성 재료 구조;
    상기 제2 영역에 상기 복수의 워드 라인 층 아래에 있는 제2 세트의 전도성 재료 층;
    상기 제2 세트의 전도성 재료 층에 전기적으로 결합하는 제2 전도성 재료 구조로서, 상기 제2 세트의 전기적으로 결합된 전도성 재료 층은 상기 복수의 수직 NAND 열의 수직 NAND 열에 연결된 소스 라인으로 동작하는, 상기 제2 전도성 재료 구조;
    상기 제1 영역과 상기 제2 영역 사이에 상기 복수의 워드 라인 층을 분할하는 계단식 컨택 구조(stairstep contact structure)로서, 상기 계단식 컨택 구조는 수직 NOR 열의 어레이를 포함하는 상기 제1 영역에 상기 복수의 워드 라인 층을 컨택하는 제1 측면 및 수직 NAND 열의 어레이를 포함하는 상기 제2 영역에 상기 복수의 워드 라인 층을 컨택하는 제2 측면을 갖는, 상기 계단식 컨택 구조; 및
    상기 계단식 컨택 구조 아래에 그리고 상기 제1 세트의 전도성 재료층과 상기 제2 세트의 전도성 재료층 사이에 있는 제3 세트의 전도성 재료층;을 포함하고,
    상기 복수의 워드 라인 층은 상기 제1 영역에 워드 라인 층의 제1 스택을 포함하고, 제1 수직 개구는 상기 제1 스택의 상기 워드 라인 층을 통과해 연장되며, 상기 제1 전도성 필라 및 상기 제2 전도성 필라는 상기 제1 수직 개구 내에 있고;
    상기 복수의 워드 라인 층은 상기 제2 영역에 워드 라인 층의 제2 스택을 포함하고, 제2 수직 개구는 상기 제2 스택의 워드 라인 층을 통과해 연장되며, 상기 메모리 필라는 상기 제2 수직 개구 내에 있고; 및
    상기 제1 세트의 전도성 재료층은 상기 제2 세트의 전도성 재료층으로부터 전기적으로 절연되는(isolated), 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 제3 세트의 전도성 재료 층은 상기 제2 세트의 전도성 재료 층로부터 상기 제1 전도성 재료 층을 전기적으로 절연할 수 있는 극성을 갖는 주입된 이온을 갖는, 반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 세트의 전도성 재료층과 상기 제2 세트의 전도성 재료층을 분리(separate)시키기 위해 상기 제3 세트의 전도성 재료층에 제3 수직 개구를 더 포함하는, 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 제1 스택과 상기 제2 스택 사이에 대칭 계단식 컨택 영역을 더 포함하는, 반도체 메모리 디바이스.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 세트의 상기 전기적으로 결합된 전도성 재료 층에 연결된 상기 복수의 워드 라인 층을 통과하는 더미 게이트 컨택을 더 포함하는, 반도체 메모리 디바이스.
  7. 삭제
  8. 제1항에 있어서, 상기 제2 세트의 상기 전기적으로 결합된 전도성 재료 층에 연결된 상기 복수의 워드 라인 층을 통과하는 소스 라인 컨택을 더 포함하는, 반도체 메모리 디바이스.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 세트의 제 1 전도성 재료 층 중 하나 및 상기 제2 세트의 제 2 전도성 재료 층 중 하나는 적어도 부분적으로 동일한 수평 평면 상에 있는, 반도체 메모리 디바이스.
  11. 제1항에 있어서, 상기 기판은 단일 집적 회로(IC) 메모리 칩인, 반도체 메모리 디바이스.
  12. 집적 회로(IC) 칩에 있어서,
    기판;
    제1 워드 라인을 갖는 상기 기판 위의 3차원(3D) NOR; 및
    제2 워드 라인을 갖는 상기 기판 상의 3차원(3D) NAND를 포함하고,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 동일한 패터닝된 층의 일부이고,
    상기 3D NOR는,
    워드 라인 층의 제1 스택으로서, 상기 제1 스택을 통과하는 수직 NOR 열을 갖는, 상기 워드 라인 층의 제1 스택;
    상기 수직 NOR 열 내부에, 절연 충진 층에 의해 서로 분리된 제1 전도성 필라와 제2 전도성 필라,
    상기 제1 스택의 상기 워드 라인 층의 내부 표면과 컨택하고 그리고 상기 수직 NOR 열의 둘레 상에 배치된 제1 데이터 저장 구조, 및
    상기 수직 NOR 열의 둘레 주위의 상기 제1 데이터 저장 구조 상에 배치되고, 상기 제1 전도성 필라 및 상기 제2 전도성 필라와 각각 컨택하는 제1 및 제2 컨택을 갖는 제1 채널 층;을 포함하고,
    상기 3D NAND는,
    워드 라인 층의 제2 스택으로서 상기 제2 스택을 통과하는 수직 NAND 열을 갖는, 상기 워드 라인 층의 제2 스택,
    상기 수직 NAND 열 내부에서 상기 수직 NAND 열을 따라서 연장되는 채널 층; 및
    상기 수직 NAND 열의 상기 채널 층의 둘레에 배치되고, 상기 제2 스택의 상기 워드 라인 층의 내부 표면과 컨택하는 제2 데이터 저장 구조를 포함하고,
    상기 집적 회로(IC) 칩은,
    상기 워드 라인 층의 제1 스택 아래에 있는 제1 세트의 전도성 재료 층;
    상기 제1 세트의 전도성 재료 층에 전기적으로 결합하는 제1 전도성 재료 구조로서, 상기 제1 세트의 상기 전기적으로 결합된 전도성 재료 층은 상기 수직 NOR 열의 더미 셀의 게이트로 동작하는, 상기 제1 전도성 재료 구조;
    상기 워드 라인 층의 제2 스택 아래에 있는 제2 세트의 전도성 재료 층;
    상기 제2 세트의 전도성 재료 층에 전기적으로 결합하는 제2 전도성 재료 구조로서, 상기 제2 세트의 전기적으로 결합된 전도성 재료 층은 상기 수직 NAND 열에 연결된 소스 라인으로 동작하는, 상기 제2 전도성 재료 구조;
    상기 워드 라인 층의 제1 스택과 상기 워드 라인 층의 제2 스택을 분리하고, 상기 워드 라인 층의 제1 스택과 컨택하는 제1 측면과 상기 워드 라인 층의 제2 스택과 컨택하는 제2 측면을 갖는 계단식 컨택 구조; 및
    상기 계단식 컨택 구조 아래에 그리고 상기 제1 세트의 전도성 재료층과 상기 제2 세트의 전도성 재료층 사이에 있는 제3 세트의 전도성 재료층;을 더 포함하고,
    상기 제1 스택은 상기 워드 라인 층의 제1 스택을 통과해 연장되는 제1 수직 개구를 가지며, 상기 제1 전도성 필라 및 상기 제2 전도성 필라는 상기 제1 수직 개구 내에 있고;
    상기 제2 스택은 상기 워드 라인 층의 제2 스택을 통과해 연장되는 제2 수직 개구를 가지며, 상기 제2 데이터 저장 구조는 상기 제2 수직 개구 내에 있고; 및
    상기 제1 세트의 전도성 재료 층은 상기 제2 세트의 전도성 재료층으로부터 전기적으로 절연되는(isolated), 집적 회로 칩.
  13. 제12항에 있어서, 상기 제1 워드 라인 및 상기 제2 워드 라인은 적어도 부분적으로 동일한 수평 평면 상에 있는, 집적 회로 칩.
  14. 삭제
  15. 수직 메모리 구조를 제조하는 방법에 있어서,
    기판 상의 영역을 덮는 교번하는 절연 층(insulating layer) 및 희생 층(sacrificial layer)을 형성하는 단계;
    상기 영역을 덮는 상기 교번하는 절연 층 및 상기 희생 층을 파티션하여 (partitioning) 상기 교번하는 절연 층 및 희생 층의 제1 스택 및 상기 교번하는 절연 층 및 희생 층의 제2 스택 및 상기 제1 스택과 상기 제2 스택을 분리하고 그리고 상기 제1 스택과 컨택하는 제1 측면과 상기 제2 스택과 컨택하는 제2 측면을 갖는 계단식 컨택 구조를 형성하는 단계;
    상기 제1 스택 및 상기 제2 스택의 희생 층을 워드 라인 재료로 대체하는 단계를 포함하여 상기 제1 스택 내에 수직 NOR 메모리 어레이 및 상기 제2 스택 내에 수직 NAND 메모리 어레이를 형성하는 단계;
    상기 계단식 컨택 구조, 상기 제1 스택 및 상기 제2 스택 아래에 제1 유전체 층에 의해 분리된 적어도 제1 전도성 층 및 제2 전도성 층을 형성하는 단계로서, 상기 제1 스택 아래의 상기 제1 전도성 층 및 상기 제2 전도성 층은 상기 제2 스택 아래의 상기 제1 전도성 층 및 상기 제2 전도성 층으로부터 전기적으로 절연되는, 상기 제1 전도성 층 및 제2 전도성 층을 형성하는 단계;
    적어도 상기 제2 전도성 층까지 연장되는 상기 제1 스택의 제1 수직 개구 및 적어도 상기 제2 전도성 층까지 연장하는 상기 제2 스택의 제2 수직 개구를 형성하는 단계;
    상기 제1 수직 개구 및 상기 제2 수직 개구를 통해 상기 제1 전도성 층 및 상기 제1 유전체 층의 적어도 일부를 제거하여 상기 제1 스택 아래에 제1 공극(void) 그리고 상기 제2 스택 아래에 제2 공극을 형성하는 단계; 및
    상기 제1 공극에 제1 전도성 구조를 형성하고, 상기 제2 공극에 제2 전도성 구조를 형성하는 단계를 포함하되,
    상기 제 1 전도성 구조는 상기 제 1 전도성 층과 상기 제 2 전도성 층을 상호 연결하기 위해 적어도 상기 제 1 유전체 층의 섹션을 통과해 연장되고,
    상기 방법은,
    동일한 수직 개구 형성 공정 동안, 상기 제1 스택 및 상기 제2 스택에 수직 개구 어레이를 형성하는 단계로서, 상기 어레이는 NOR 셀의 열 형성을 위해 상기 제1 스택의 제1 수직 개구 및 NAND 셀의 스트링 형성을 위한 상기 제2 스택의 제2 수직 개구를 포함하는, 상기 수직 개구 어레이를 형성하는 단계;
    상기 제1 스택의 상기 제1 수직 개구 내에 라이닝(lining)되는 제1 데이터 저장 구조, 상기 제2 스택의 상기 제2 수직 개구 내에 라이닝되는 제2 데이터 저장 구조를 형성하는 단계;
    상기 제1 수직 개구에 라이닝되는 상기 제1 데이터 저장 구조 상에 제1 채널 층을 형성하고, 상기 제2 수직 개구에 라이닝되는 상기 제2 데이터 저장 구조 상에 제2 채널 층을 형성하는 단계; 및
    상기 제1 채널 층과 컨택하는 상기 제1 수직 개구 내부에 제1 전도성 필라 및 제2 전도성 필라를 형성하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 희생 층을 대체하는 단계는,
    동일한 대체 공정 동안 상기 제1 스택 및 상기 제2 스택의 희생 층을 대체하는 단계를 포함하는, 방법.
  17. 삭제
  18. 제15항에 있어서,
    상기 제1 수직 개구의 NOR 셀의 열은 상기 제1 전도성 필라와 상기 제2 전도성 필라 사이에 병렬로 연결된, 방법.
  19. 제15항에 있어서,
    동일한 수직 개구 형성 공정 동안, 상기 제1 스택에 제3 수직 개구를 형성하고, 상기 제2 스택에 제4 수직 개구를 형성하는 단계;
    상기 제1 스택의 상기 제3 수직 개구를 통해 노출된 희생 재료 층의 표면 상에 라이닝되는 제3 데이터 저장 구조 및 상기 제2 스택의 제4 수직 개구를 통해 노출된 희생 재료 층의 표면 상에 라이닝되는 제4 데이터 저장 구조를 형성하는 단계;
    상기 제3 수직 개구의 둘레 주위의 상기 제3 데이터 저장 구조 상에 제3 채널 층을 형성하고, 상기 제4 수직 개구의 둘레 주위의 상기 제4 데이터 저장 구조 상에 제4 채널 층을 형성하는 단계;
    상기 제 3 수직 개구 내에 제 1 스루홀 상호 연결부를 형성하는 단계로서, 상기 제 1 스루홀 상호 연결부는 절연 재료에 의해 상기 제 3 채널 층으로부터 격리되고, 상기 수직 NOR 메모리 어레이 아래의 로직 회로에 전기적으로 연결하는, 상기 제 1 스루홀 상호 연결부를 형성하는 단계를 더 포함하는, 방법.
  20. 삭제
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