TWI837659B - 具有台階接觸配置的三維電路結構 - Google Patents

Abstract

用於改善複雜的3D電路中的製造良率的電路結構具有導體的第一堆疊及導體的第二堆疊，導體的第一堆疊及導體的第二堆疊具有記憶體區及接觸區。第一堆疊的導體在接觸區中具有階梯式佈置，以在導體上提供搭接區域。連接電路將第一堆疊中的導電層的搭接區域連接至位於第二堆疊中的通孔中的貫穿堆疊導體，以連接至位於堆疊下方的電路系統。記憶體區包括垂直記憶柱的陣列。連接電路包括層間連接件，所述層間連接件接觸第一堆疊中的搭接區域，延伸至位於第一堆疊及第二堆疊之上的圖案化導體。圖案化導體可包括自第一堆疊的層間連接件至第二堆疊的貫穿堆疊導體的聯結件。電路結構可包括位於第一堆疊的接觸區中的多個結構垂直柱。

Description

具有台階接觸配置的三維電路結構

[優先權申請案]

本申請案主張於2021年10月12日提出申請的美國臨時專利申請案第63/254,893號的權益，所述申請案併入本案供參考。

提出一種有關於用於堆疊的導體（例如三維（three dimensional，3D）記憶體中的字元線）與具有階梯式接觸配置的其他電路系統的內連的電路結構的技術。

正在使用導體的堆疊來製造積體電路，以達成更高的密度及內連性。舉例而言，在3D記憶體中，正在開發具有包括數十層且在某些情形中超過100層的字元線的堆疊的電路結構。

堆疊電路結構可能是易損的，尤其是在製造的某些階段期間。舉例而言，用於製造3D結構的一種方式是有關於形成絕緣層與犧牲層的堆疊，隨後對堆疊進行蝕刻以使電路結構成形，以及向電路結構添加主動元件，同時保留犧牲層。在製造的某個階段處，移除犧牲層且使用導電材料替換犧牲層。在一些類型的3D記憶體中，用於替換犧牲層的導電材料可被配置為字元線，所述字元線用作正在形成的3D記憶陣列中的記憶單元的閘極。因此，此過程有時被稱為閘極替換技術。在其中將犧牲層移除及替換的階段期間，電路結構非常脆弱，此會影響製造良率。

另外，該些類型的堆疊電路結構的臨界尺寸持續縮小，進而影響正在構建的結構的蝕刻裕度及佈局裕度。

期望提供可改善堆疊電路結構中的蝕刻裕度及佈局裕度的技術。另外，期望提供用於改善堆疊電路結構中的製造良率的技術。

提出包括可改善複雜的3D電路中的製造良率的電路結構的技術。所闡述的電路結構包括：導體的第一堆疊，具有操作區及接觸區，所述第一堆疊的導體在所述接觸區中具有階梯式佈置，以在所述導體上提供相應搭接區域；導體的第二堆疊，與所述第一堆疊分離，所述第二堆疊具有操作區及與所述第一堆疊的所述接觸區鄰近的接觸區；以及連接電路，將所述第一堆疊中的導電層的所述搭接區域連接至位於所述第二堆疊的所述接觸區中的通孔中的貫穿堆疊導體，所述貫穿堆疊導體連接至位於所述堆疊下方的電路系統。

可實施一種電路結構，所述電路結構包括：垂直柱的第一陣列及垂直柱的第二陣列，所述垂直柱的所述第一陣列穿過所述第一堆疊的所述操作區（例如，包括記憶單元的記憶體區），所述垂直柱的所述第二陣列穿過所述第二堆疊的所述操作區。所述連接電路可包括：多個層間連接件，位於所述第一堆疊的所述接觸區中，所述多個層間連接件中的所述層間連接件接觸所述第一堆疊中的導體上的相應搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的圖案化導體。另外，所述圖案化導體可包括自位於所述第一堆疊的所述接觸區中的所述多個層間連接件中的層間連接件至位於所述第二堆疊的所述接觸區中的貫穿堆疊導體的聯結件（link）。

可實施一種電路結構，所述電路結構包括位於所述第一堆疊的所述接觸區中的多個結構垂直柱。

所述多個結構垂直柱中的所述結構垂直柱可設置於具有第一佈局面積的通孔中，且所述多個貫穿堆疊導體中的所述貫穿堆疊導體可設置於具有第二佈局面積的通孔中，所述第二佈局面積大於所述第一佈局面積。在實例中，電路結構可包括兩個結構垂直柱，所述兩個結構垂直柱位於在所述第一堆疊中的特定導體的所述相應搭接區域中的搭接區域中穿過所述堆疊的相應通孔中。

在特徵的示例性組合中，電路結構可包括：導體的第一堆疊，具有操作區及接觸區，所述第一堆疊的導體在所述接觸區中具有階梯式佈置，以在所述導體上提供相應搭接區域；導體的第二堆疊，與所述第一堆疊分離，所述第二堆疊具有操作區及與所述第一堆疊的所述接觸區鄰近的接觸區；垂直柱的第一陣列及垂直柱的第二陣列，所述垂直柱的所述第一陣列穿過所述第一堆疊的所述操作區，所述垂直柱的所述第二陣列穿過所述第二堆疊的所述操作區，所述第一陣列中的所述垂直柱及所述第二陣列中的所述垂直柱包括位於具有第一佈局面積的第一通孔中的記憶體結構；多個層間連接件，位於所述第一堆疊的所述接觸區中，所述多個層間連接件中的所述層間連接件接觸所述第一堆疊的導體上的相應搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的圖案化導體；以及多個貫穿堆疊導體，位於所述第二堆疊的所述接觸區中，所述多個貫穿堆疊導體中的所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第二堆疊下面的電路。此示例性組合中的所述圖案化導體包括自位於所述第一堆疊的所述接觸區中的所述多個層間連接件中的層間連接件至位於所述第二堆疊的所述接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件。

在雙出口配置中，可使此示例性組合擴展，使得所述第二堆疊在所述第二堆疊的所述操作區的第二側上具有第二接觸區，所述第二堆疊的導體在所述第二接觸區中具有階梯式佈置，以在所述導體上提供相應搭接區域；且所述第一堆疊在所述第一堆疊的所述操作區的第二側上具有第二接觸區，所述第一堆疊的所述第二接觸區與所述第二堆疊的所述第二接觸區鄰近；所述電路結構更包括：第二多個層間連接件，位於所述第二堆疊的所述第二接觸區中，所述第二多個層間連接件中的所述層間連接件接觸所述第二堆疊的導體上的相應搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的圖案化導體；以及多個貫穿堆疊導體，位於所述第一堆疊的所述第二接觸區中，所述多個貫穿堆疊導體中的所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第一堆疊下面的電路。所述圖案化導體包括自位於所述第二堆疊的所述第二接觸區中的所述多個層間連接件中的層間連接件至位於所述第一堆疊的所述第二接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件。

本技術的其他態樣及優點可在以下的圖式、詳細說明及申請專利範圍中看見。

參照圖1至圖7提供所提出的技術的實施例的詳細說明。

圖1是包括3D記憶陣列160的積體電路記憶體裝置100的簡化方塊圖。儘管所述技術可應用於各種類型的記憶陣列，但本文中闡述的實例包括以或架構或者與架構配置的3D快閃記憶體。記憶體裝置100包括對3D記憶陣列160進行支援的周邊電路系統。周邊電路系統包括控制器110（控制器110包括邏輯電路，例如狀態機等），用於執行裝置所必需的操作，在一些實例中包括命令解碼、讀取、抹除及程式化操作、輸入/輸出操作、位址產生、記憶體管理等等。周邊電路系統包括偏置構件電源電壓電路（biasing arrangement supply voltages circuit）111，偏置構件電源電壓電路111產生偏置電壓及電源電壓且在整個積體電路中分配偏置電壓及電源電壓，用於記憶體操作及其它操作。另外，輸入/輸出I/O介面119自晶片外（off-chip）接收輸入資料且在線115上將輸入資料發射至晶片上資源，並且在線116上自晶片上資源接收輸出資料且將輸出資料發射至晶片外。

在此實例中，由控制器110在線130上提供位址，所述位址被分配至耦合至來自3D記憶陣列160的資料線165的行解碼器170且在此實例中被分配至耦合至字元線145的用於3D記憶陣列160中的列的解碼器/驅動器140。行解碼器170藉由線175耦合至感測放大器及頁面緩衝器180。在此實例中，感測放大器及頁面緩衝器180藉由線185耦合至快取190。快取190耦合至資料輸出線116。

在本文中闡述的技術中，周邊電路系統中的至少一些周邊電路系統是在3D記憶陣列160下實施。此可使用例如互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）下陣列電路結構來達成。在此方塊圖中，解碼器/驅動器140是在陣列下實施。3D記憶陣列160包括記憶體結構，記憶體結構包括導體的多個堆疊，所述導體在以下闡述的實例中被配置為字元線。為了連接至位於3D記憶陣列160下面的電路系統，在記憶體結構的接觸區中實施多個堆疊穿孔TSV。

圖2A至圖2D示出適用於與架構快閃記憶體裝置的3D記憶體結構，與架構快閃記憶體裝置可如以上參照圖1所述來實施。

圖2A是包括被配置為字元線的導體的堆疊的電路結構的橫截面。導體的堆疊包括記憶體區，在記憶體區中，記憶柱（例如200）穿過堆疊設置。在此實例中，記憶柱200包括資料儲存結構208、通道層209及芯體，芯體包括被配置為源極/汲極線的第一垂直導體204、被配置為源極/汲極線的第二垂直導體205以及對第一垂直導體與第二垂直導體進行隔離的介電填充物。

導體的堆疊在包括交替的絕緣層106與字元線層104的電路結構中實施。交替的絕緣層106與字元線層104形成導體的堆疊，導體的堆疊形成於多個附加導體層191a、191b、191c之上，所述多個附加導體層191a、191b、191c可用於對記憶陣列進行支援的各種功能，包括傳遞偏置電壓、選擇電晶體閘極等等。

在交替的絕緣層106與字元線層104的堆疊之上設置有多個介電層120。垂直導體204、205的至少上部區段延伸穿過介電層120中的至少一些介電層120。上覆的圖案化導體用於全域位元線、源極線及對記憶體的操作進行支援的其它電路。

介電層193設置於堆疊下面，且位於陣列下電路系統的頂部上。

導體的堆疊在接觸區中以階梯形式進行配置，進而在堆疊中在每一字元線層上形成搭接區域，在搭接區域處，可使用自對應導體的搭接區域延伸至上覆於陣列上的圖案化導體110的垂直導體（例如107）進行接觸。另外，如圖所示，垂直導體108可連接至下伏導體層（例如191a）直至上覆的圖案化導體層。圖案化導體110延伸至周邊電路系統，周邊電路系統可設置於堆疊下面，如本文中的實例中所述。

示意性地示出的電路結構包括位於襯底101上的陣列下電路系統103（包括電晶體及一個圖案化導體層或多個圖案化導體層），此可為陣列提供周邊電路系統的至少一些部分。

現在參照圖2B及圖2C，對記憶柱200的結構進行闡述。如上所述，設置於用於形成記憶柱200的通孔中的結構包括位於柱200的垂直開口的第一側內部或第一側上的第一垂直導體204、以及位於柱200的垂直開口的第二側內部或第二側上的第二垂直導體205。第一垂直導體204與第二垂直導體205自柱200的垂直開口的頂部延伸至柱200的垂直開口的底部，且藉由絕緣填充層211彼此分離。接觸插塞215及216將垂直導體204及205連接至上覆的位元線導體217及源極線導體218。

如圖2B及圖2C中所示，設置於柱200的垂直開口中的結構包括資料儲存結構208，例如使用所謂的矽-氧化物-氮化物-氧化物-矽（Silicon Oxide Nitride Oxide Silicon，SONOS）、能隙工程SONOS（Bandgap Engineered SONOS，BE-SONOS）及相關技術實施的介電電荷儲存結構。資料儲存結構208在柱200的垂直開口內在Z方向上延伸。資料儲存結構208可包括具有隧穿層、電荷陷獲層及阻擋層的多層電介質。隧穿層可包含氧化矽或氧化矽/氮化矽組合（例如，氧化物/氮化物/氧化物或ONO）。電荷陷獲層可包含氮化矽或能夠陷獲電荷的其他材料。阻擋層可包含氧化矽、氧化鋁及/或此種材料的組合。如上所述，資料儲存結構208（隧穿層/電荷陷獲層/阻擋層）可具有材料的任何不同組合。在一些實例中，資料儲存結構208可使用具有多晶矽電荷陷獲層的浮動閘極來實施。

對與記憶體結構102的記憶單元220進行闡述。記憶單元220設置於柱200中的垂直開口與字元線層104的交點（交叉點）處。圖2C示出在圖2B所示線A-A處截取的橫截面中的記憶單元220。記憶單元220包括環繞資料儲存結構208的字元線層104、通道層209、第一垂直導體204及第二垂直導體205。在由通道層209環繞的間隙中填充有絕緣填充層211，且絕緣填充層211未被第一垂直導體204、第二垂直導體205佔據。

如圖2B及圖2C中所示，通道層209在柱200中的垂直開口的周邊周圍設置於資料儲存結構208的內表面上。通道層209位於資料儲存結構208與第一垂直導體204之間。另外，通道層209位於資料儲存結構208與第二垂直導體205之間。通道層209在絕緣填充層211與資料儲存結構208之間位於第一垂直導體204與第二垂直導體205之間的開口的周邊周圍的區中。在實例中，通道層209至少存在於字元線層104的層階處。通道層209包含例如多晶矽、鍺或矽/鍺的半導體層，用於記憶單元的操作期間的電荷傳輸。

如圖2B及圖2C中所見，字元線層104構成記憶體結構102中的閘極。通道層209具有與位於柱200中的垂直開口的第一側上的第一垂直導體204的接觸件S/D 221a、以及與位於柱200中的垂直開口的第二側上的第二垂直導體205的接觸件S/D 221b。如圖2C中所示，在通道層209與第一垂直導體204及第二垂直導體205連接處，位於柱200的相對的側上的接觸件用作記憶單元220的源極/汲極端子。

如圖2C中所示，通道區位於記憶單元220的通道層209內。通道區在柱200中的垂直開口的周邊周圍延伸。箭頭203指示在接觸件S/D 221a及接觸件S/D 221b處的源極/汲極端子（第一垂直導體204/第二垂直導體205）之間在通道區內的電流流動路徑。因此，記憶單元220具有與垂直導體204、205的方向垂直的水平通道。在此種配置中，記憶單元沿著柱200的垂直開口的Z方向設置成一行。柱200的同一垂直開口中的記憶單元在第一垂直導體204與第二垂直導體205之間並聯地電性連接。

參照圖2C1來進行對記憶單元的操作的說明。舉例而言，在圖2C1中示出且標記出三個連續的記憶單元220a、220b、220c，其中所述三個連續的記憶單元220a、220b、220c並聯耦合於垂直導體204、205之間。假設記憶單元220b將在讀取操作期間被讀取。記憶單元的通道層209的通道區是水平的，如針對圖2C所論述。將讀取電壓施加至所選擇的記憶單元220b的字元線層104，且將未被選擇的記憶單元220a、220c的通道區關斷。端視儲存於記憶單元220b中的資料而定，電流可自垂直導體205經由記憶單元220b的通道區到達垂直導體204（圖中使用粗箭頭示出的電流的路徑），然後可在讀取操作期間感測所述電流。

圖2D是由與圖2A至圖2C1所示記憶體結構類似的記憶體結構構成的記憶陣列的電路圖。多條位元線（例如，BLn及BL(n+1)）設置於記憶柱中的相應垂直導體之上且連接至所述相應垂直導體。第一堆疊「i」的字元線被實施為被記憶柱穿透的水平導體。第二堆疊「i+1」的字元線被實施為被記憶柱穿透的水平導體。所述多條位元線在與圖2D中所示的第一X方向上的堆疊中的多條字元線（例如，WL(i)m及WL(i)(m+1)）正交的第二方向（Y方向）上延伸。第一X方向亦垂直於垂直導體204、205所延伸的Z方向。多條源極線在與第一方向（X方向）上的所述多條字元線（例如，WL(i)m及WL(i)(m+1)）正交的第二方向（Y方向）上延伸。

每一記憶柱中的垂直導體204、205耦合至源極線SLn及位元線BLn、源極線SL(n+1)及位元線BL(n+1)中的相應源極線及位元線。在每一層處，單獨的字元線WL（例如，字元線層104）被設置，且被所述多個記憶柱穿透。記憶單元設置於字元線與記憶柱的交叉點處。

舉例而言，字元線WL(i)m與WL(i)(m+1)的堆疊和交替的絕緣層（未示出）交錯。第一記憶單元形成於字元線WL(i)m、源極線SLn及位元線BLn的交叉點處。第二記憶單元形成於字元線WL(i)(m+1)、源極線SLn及位元線BLn的交叉點處。第一記憶單元與第二記憶單元並聯耦合。第三記憶單元形成於字元線WL(i)m、源極線SL(n+1)及位元線BL(n+1)的交叉點處。第四記憶單元形成於字元線WL(i)(m+1)、源極線SL(n+1)及位元線BL(n+1)的交叉點處。第三記憶單元與第四記憶單元並聯耦合。類似地，如圖2D中所示，在WL(i+1)m及WL(i+1)(m+1)與相應源極線及位元線的交叉點處形成四個記憶單元。

本文中所述的陣列下電路系統及堆疊穿孔技術適用於與參照圖2A至圖2D所述的記憶體結構類似的記憶體結構。圖3至圖6示出應用於與圖2A至圖2D所示記憶體結構類似的記憶體結構中的實施例。然而，本文中所述的陣列下電路系統及堆疊穿孔技術亦可應用於其他類型的記憶體結構（對於一些實例，包括垂直反及結構及交叉點相變記憶體結構），且應用於不用作記憶體的非電路。

圖3以佈局圖示出包括記憶單元區及接觸區的記憶體結構的一部分。所示部分包括標記為STACK A至STACK D的四個導體的堆疊。堆疊由絕緣溝渠（例如360、361）分離。堆疊可處於約900奈米寬的量級上，由處於約150奈米寬的量級上的溝渠分離。

在此實例中，記憶單元區包括如上所述的記憶柱。在堆疊的記憶單元區中，每一堆疊中存在記憶柱的兩個列（例如STACK C中的375、376）。記憶柱的列以使得上覆的位元線及源極線的佈局的密度能夠更大的圖案偏置開。

接觸區包括階梯式結構，在此實例中，階梯式結構為被配置為字元線的每一導電層提供搭接區域。在圖3中，示出四個階梯STEP 1至STEP 4，但結構可包括N個階梯，每一字元線層一個階梯。搭接區域是相應階梯中的導電層的暴露表面。

在STACK A及STACK C中，層間連接件（例如，STACK A中的301、311）設置於每一相應階梯中，與在所述階梯處暴露出的對應導電層的搭接區域接觸，且延伸至上覆的圖案化導體層（例如，350、351）。在交替的堆疊（STACK B與STACK D）中，堆疊穿孔（例如303）穿過每一相應階梯設置，且包括自位於堆疊下方的電路系統延伸至上覆的圖案化導體層（例如350、351）的貫穿堆疊導體（例如STACK B中的302、312）。

記憶柱（例如370、371）形成於穿過具有第一佈局面積的堆疊的第一通孔中。堆疊穿孔303具有較第一佈局面積大的第二佈局面積。對堆疊穿孔利用更大的第二佈局面積會在製造中提供更大的對準裕度及擴大的蝕刻製程窗口，用於在堆疊穿孔內部形成貫穿堆疊導體302、312。

在所示佈局中，與導電層上的搭接墊接觸的層間連接件（例如301、311）設置成與記憶單元區中的記憶柱的列大致對準的兩個列。因此，層間連接件301與同一堆疊中的記憶柱的下部列對準，且層間連接件311與同一堆疊中的記憶柱的上部列對準。

另外，結構柱（例如，STACK A中的305、306）穿過每一層上的搭接區域設置成與記憶單元區中的記憶柱的列大致對準的列，且與層間連接件301、311成相反的圖案。因此，STACK A及STACK C中的每一搭接區域包括層間連接件（例如301）及兩個結構柱（例如305、306）。結構柱305、306可具有與記憶柱370、371相同的佈局面積。在所示實例中，結構柱305、306對稱地佈置於自層間連接件301的中心與堆疊的長軸垂直畫出的線的相對的側上，位於搭接區域的第一側上的層間連接件301與記憶柱的下部列對準，且結構柱315、316對稱地佈置於自層間連接件311的中心與堆疊的長軸垂直畫出的線的相對的側上，位於搭接區域的第二側上的層間連接件311與記憶柱的上部列對準。佈局的對稱性可有助於閘極替換製程期間的結構的穩定性。所提出的技術在具有如此處所闡述的層間導體的階梯式接觸結構的搭接區域中提供結構柱的對稱佈局，此可獨立於在鄰近的堆疊中使用堆疊穿孔的佈局來應用，或者與在鄰近的堆疊中使用堆疊穿孔的佈局相結合來應用。

在閘極替換製造技術中，在堆疊包括交替的犧牲層與絕緣層時，可製作堆疊穿孔、用於結構柱305、306的通孔、以及用於記憶柱370、371的通孔。另外，堆疊穿孔、用於結構柱305、306的通孔、以及用於記憶柱370、371的通孔可在共享對階梯進行掩蔽、蝕刻及填充的製程中製作。在對階梯進行掩蔽、蝕刻及填充之後，可使用材料對結構柱305、306及堆疊穿孔303進行填充，以形成與閘極替換製程隔離的柱，且在製程期間提供結構支撐。層間連接件（例如301）及堆疊穿孔中的貫穿堆疊導體（例如302）的形成可在使用字元線材料對移除犧牲材料留下的空隙進行重新填充之後進行。

因此，在移除犧牲材料且使用導電材料對結構中的空隙進行重新填充之後，堆疊穿孔、用於結構柱及記憶柱的通孔為結構提供結構支撐。因此，本文中闡述的結構的特徵以獨立方式及組合方式可降低閘極替換製程期間結構的脆弱性且改善製造良率。

在所示佈局中，具有記憶單元區（或其它實施例中的其它形式的操作區）及接觸區的導體的第一堆疊被佈置成使得第一堆疊在接觸區中具有階梯式佈置，以在導體上提供相應搭接區域。導體的第二堆疊與第一堆疊分離，且具有記憶單元區（或其它形式的操作區）及與第一堆疊的接觸區鄰近的接觸區。提供連接電路，連接電路將第一堆疊中的導電層的搭接區域連接至位於第二堆疊的接觸區中的通孔中的貫穿堆疊導體，其中貫穿堆疊導體連接至位於堆疊下方的電路系統。

對於附加的結構支撐，第一堆疊包括結構柱，且在此種情形中每一搭接區域包括兩個結構柱，此具有與記憶柱相同的佈局面積。結構柱不提供電路功能，但例如在使用閘極替換製程的製造期間對第一堆疊進行支撐。

圖4示出具有第一接觸區及第二接觸區的圖3所示佈局的展開圖，其中第二接觸區與第一接觸區互補。如圖4中所見，STACK B及STACK D在第一接觸區（參見TSV區401B及401D）中的搭接區域中具有擴大的堆疊穿孔及貫穿堆疊導體，此用於將位於STACK A及STACK C的接觸區（字元線接觸區401A及401C）中的層間連接件連接至位於堆疊下面的電路系統。在第二接觸區中，佈局是互補的，使得STACK A及STACK C在第二接觸區（例如，TSV區402A及402C）中的搭接區域中具有擴大的堆疊穿孔及貫穿堆疊導體，此用於將位於STACK B及STACK D的接觸區（字元線接觸區402B及402D）中的層間連接件連接至位於堆疊下面的電路系統。同樣如圖4中所見，高密度位元線378上覆於記憶單元區上且接觸記憶柱中的垂直導體。

圖4示出接觸區中所使用的堆疊穿孔的直徑D _TSV大於記憶柱通孔的直徑D _MP。在此實例中，直徑D _TSV約為直徑D _MP的兩倍，且因此具有大得多的佈局面積，進而提供如上所述的擴大的對準裕度及擴大的蝕刻製程窗口，用於在堆疊穿孔內部形成貫穿堆疊導體。

如圖4中所示，鄰近的堆疊的字元線在陣列的相對的側上具有通往周邊電路系統的出口，雙出口佈局。此種雙出口佈局可減輕連接電路的佈局限制，包括通往鄰近的堆疊中的貫穿堆疊導體的連接件。

圖5及圖6分別是沿著線5-5（STACK D的第二接觸區）及線6-6（STACK D的第二接觸區與STACK C的第二接觸區之間）截取的圖4所示結構的剖視圖。

圖5是STACK D的接觸區的部分的橫截面。電路結構包括多個導電層504D-1至504D-N，所述多個導電層504D-1至504D-N被配置為與圖4所示記憶體結構類似的記憶體結構中的字元線。在此實例中，導電層591a至591c設置於被配置為字元線的層504D-1至504D-N下面。下伏絕緣層593上覆於圖案化導體層410上，圖案化導體層410是位於堆疊之下的電路系統的一部分。除了圖案化導體層410之外，在陣列中的特定堆疊之下可存在或者可不存在主動組件，例如電晶體。在圖5中，第一導電層504D-1上的第一搭接區域由層間連接件520接觸，層間連接件520向上延伸至接觸插塞521且延伸至上覆的圖案化導體522。第三導電層504D-3上的第二搭接區域由層間連接件530接觸，層間連接件530向上延伸至接觸插塞531直至上覆的圖案化導體532。在此橫截面中，結構柱501及502在第一導電層504D-1的搭接區域與第三導電層504D-3上的搭接區域之間穿過第二導電層504D-2上的搭接區域設置。用於第二導電層504D-2的層間導體可在此圖示的第一接觸區中設置於記憶體區的相對的側上。

結構柱501及502可包括在製造記憶柱期間形成的襯墊510，包括例如用於形成記憶柱中的通道層的半導體材料的層、用於形成記憶柱中的記憶體材料層的記憶體材料的層或者兩者。另外，結構柱501及502可填充於襯墊510內部，使得結構柱501及502在用於製造堆疊的閘極替換製程期間形成穩定的結構。在此實例中，導電芯體512被示出於結構柱501及502內部，此可在記憶柱的製造期間形成。然而，導電芯體512延伸至電路結構的絕緣層593中且不實行電路功能。層511可為用作蝕刻停止層的材料，在堆疊的形成之前進行沈積。

圖6是跨越STACK D及STACK C的第二接觸區的橫截面，在堆疊的側上具有絕緣溝渠660、661、662。導電層504D-1及504D-2示出為具有較淺的邊界，以表示導電層504D-1及504D-2在此圖示中是凹陷的，此圖示示出穿過第三導電層504D-3上的搭接區域的橫截面。層間連接件530自第三導電層504D-3上的搭接區域向上延伸至導電插塞531且向上延伸至圖案化導體532。

鄰近的STACK C包括多個導電層504C-1至504C-N。穿過層504C-3的搭接區域設置堆疊穿孔610。貫穿堆疊導體612設置於堆疊穿孔610內，且自位於堆疊下方的電路系統延伸，包括圖案化導體層650及電晶體或其他主動組件651。位於堆疊下面的電路系統可用於形成記憶陣列的周邊電路系統。堆疊穿孔610可填充有包括在記憶柱的製造期間形成的襯墊611的結構，包括例如用於形成記憶柱中的通道層的半導體材料的層、用於形成記憶柱中的記憶體材料層的記憶體材料的層或者兩者。另外，堆疊穿孔610可填充於襯墊611內部，使得襯墊611在製造期間（例如在堆疊的製造中使用的閘極替換製程期間）形成穩定的結構。導電芯體在堆疊穿孔610內部提供垂直貫穿堆疊導體612，此可在擴大的堆疊穿孔內部的閘極替換製程之後形成，利用更大的對準及蝕刻製程窗口。貫穿堆疊導體612藉由導電插塞631連接至圖案化導體532，進而將第三導電層504D-3連接至堆疊下電路系統（650、651、652、653）。

圖7以圖3所示形式的佈局圖示出包含反及記憶體操作區的替代記憶體結構的一部分。因此，如圖所示，結構包括具有垂直反及串的記憶單元區以及接觸區。所示部分包括標記為STACK A至STACK D的四個導體的堆疊。堆疊由絕緣溝渠（例如760、761）分離。

在此實例中，記憶單元區包括經配置以用作反及串的記憶柱，其一個實例在於2020年5月5日發佈的由李（Lee）等人所著的美國專利第10,644,018號（「具有多個下部選擇閘極的3D記憶體（3D MEMORY HAVING PLURAL LOWER SELECT GATES）」）中闡述，所述美國專利如同在本文中完全陳述那般併入供參考。在所示的反及串結構中，記憶柱包括垂直通道，且與每一柱的垂直通道進行接觸以連接至位元線。如在圖3所示實例中，在堆疊的記憶單元區中，在每一堆疊中存在記憶柱的兩個列（例如，STACK C中的775、776）。記憶柱的列以使得上覆的位元線及源極線的佈局的密度能夠更大的圖案偏置開。

接觸區包括階梯式結構，在此實例中，階梯式結構為被配置為字元線的每一導電層提供搭接區域。在圖7中，示出四個階梯STEP 1至STEP 4，但結構可包括N個階梯，每一字元線層一個階梯。搭接區域是相應階梯中的導電層的暴露表面。

在STACK A及STACK C中，層間連接件（例如，STACK A中的701、711）設置於每一相應階梯中，與在所述階梯處暴露出的對應導電層的搭接區域接觸，且延伸至上覆的圖案化導體層（例如，750、751）。在交替的堆疊（STACK B與STACK D）中，堆疊穿孔（例如703）穿過每一相應階梯設置，且包括自位於堆疊下方的電路系統延伸至上覆的圖案化導體層（例如750、751）的貫穿堆疊導體（例如STACK B中的702、712）。在所示反及結構中，層間導體780、781、782、783及784設置於位於堆疊之間的狹縫中的通孔中，且連接至用於反及電路的下伏共用源極線。

記憶柱（例如770、771）形成於穿過具有第一佈局面積的堆疊的第一通孔中。堆疊穿孔703具有較第一佈局面積大的第二佈局面積。對堆疊穿孔利用更大的第二佈局面積會在製造中提供更大的對準裕度及擴大的蝕刻製程窗口，用於在堆疊穿孔內部形成貫穿堆疊導體702、712。

在所示佈局中，與導電層上的搭接墊接觸的層間連接件（例如701、711）設置成與記憶單元區中的記憶柱的列大致對準的兩個列。因此，層間連接件701與同一堆疊中的記憶柱的下部列對準，且層間連接件711與同一堆疊中的記憶柱的上部列對準。

另外，結構柱（例如，STACK A中的705、706）穿過每一層上的搭接區域設置成與記憶單元區中的記憶柱的列大致對準的列，且與層間連接件701、711成相反的圖案。因此，STACK A及STACK C中的每一搭接區域包括層間連接件（例如701）及兩個結構柱（例如705、706）。結構柱705、706可具有與記憶柱770、771相同的佈局面積。在所示實例中，結構柱705、706對稱地佈置於自層間連接件701的中心與堆疊的長軸垂直畫出的線的相對的側上，位於搭接區域的第一側上的層間連接件701與記憶柱的下部列對準，且結構柱715、716對稱地佈置於自層間連接件711的中心與堆疊的長軸垂直畫出的線的相對的側上，位於搭接區域的第二側上的層間連接件711與記憶柱的上部列對準。佈局的對稱性可有助於閘極替換製程期間的結構的穩定性。所提出的技術在具有如此處所闡述的層間導體的階梯式接觸結構的搭接區域中提供結構柱的對稱佈局，此可獨立於在鄰近的堆疊中使用堆疊穿孔的佈局來應用，或者與在鄰近的堆疊中使用堆疊穿孔的佈局相結合來應用。

在閘極替換製造技術中，在堆疊包括交替的犧牲層與絕緣層時，可製作堆疊穿孔、用於結構柱705、706的通孔、用於層間導體780至784的通孔、以及用於記憶柱770、771的通孔。另外，堆疊穿孔、用於結構柱705、706的通孔、用於層間導體780至784的通孔、以及用於記憶柱770、771的通孔可在共享對階梯進行掩蔽、蝕刻及填充的製程中製作。在對階梯進行掩蔽、蝕刻及填充之後，可使用材料對結構柱705、706及堆疊穿孔703進行填充，以形成與閘極替換製程隔離的柱，且在製程期間提供結構支撐。層間連接件（例如701）及堆疊穿孔中的貫穿堆疊導體（例如702）的形成可在使用字元線材料對移除犧牲材料留下的空隙進行重新填充之後進行。

因此，在移除犧牲材料且使用導電材料對結構中的空隙進行重新填充之後，堆疊穿孔、用於結構柱及記憶柱的通孔為結構提供結構支撐。因此，本文中闡述的結構的特徵以獨立方式及組合方式可降低閘極替換製程期間結構的脆弱性且改善製造良率。

在所示佈局中，具有記憶單元區（或其它實施例中的其它形式的操作區）及接觸區的導體的第一堆疊被佈置成使得第一堆疊在接觸區中具有階梯式佈置，以在導體上提供相應搭接區域。導體的第二堆疊與第一堆疊分離，且具有記憶單元區（或其它形式的操作區）及與第一堆疊的接觸區鄰近的接觸區。提供連接電路，連接電路將第一堆疊中的導電層的搭接區域連接至位於第二堆疊的接觸區中的通孔中的貫穿堆疊導體，其中貫穿堆疊導體連接至位於堆疊下方的電路系統。

對於附加的結構支撐，第一堆疊包括結構柱，且在此種情形中每一搭接區域包括兩個結構柱，此具有與記憶柱相同的佈局面積。結構柱不提供電路功能，但例如在使用閘極替換製程的製造期間對第一堆疊進行支撐。

提出一種提供電路結構的技術，所述電路結構改善例如3D記憶體等複雜電路的製造良率。電路結構可改善例如閘極替換製造製程期間的穩定性。可防止在與圖4所示結構類似的結構中，在移除製造過程中使用的犧牲材料之後STACK A至STACK D發生傾斜。技術提供一種橋，用於將3D結構的階梯式接觸區中的例如字元線等導體連接至用於連接至位於堆疊下面的電路系統的堆疊穿孔。電路結構包括擴大的堆疊穿孔，此會改善製造期間的蝕刻製程窗口及對準窗口。電路結構包括接觸搭接墊的層間連接件與鄰近的導體的堆疊中的貫穿堆疊連接件的交替佈局。此種方式會改善此種類型的電路中所要求的上覆導體的佈局及密度。

儘管本發明藉由參照較佳實施例及以上詳細闡述的實例進行揭露，但應理解，該些實例旨在為例示性的，而非出於限制性意義。預期熟習此項技術者將容易想到修改及組合，所述修改及組合將處於本發明的精神及以下申請專利範圍的範圍內。

5-5、6-6、115、130、175、185、A-A:線 100:記憶體裝置 101、510、611:襯墊 102:記憶體結構 103:陣列下電路系統 104:字元線層 106、593:絕緣層 107、108:垂直導體 110:圖案化導體 111:偏置構件電源電壓電路 116:資料輸出線/線 119:輸入/輸出介面 120、193:介電層 140:解碼器/驅動器 145、WL、WL(i)m、WL(i)(m+1)、WL(i+1)m、WL(i+1)(m+1):字元線 160:3D記憶陣列 165:資料線 170:行解碼器 180:頁面緩衝器 190:快取 191a:附加導體層/下伏導體層 191b、191c:附加導體層 200:記憶柱/柱 203:箭頭 204:第一垂直導體/垂直導體 205:第二垂直導體/垂直導體 208:資料儲存結構 209:通道層 211:絕緣填充層 215、216、521:接觸插塞 217:位元線導體 218:源極線導體 220、220a、220b、220c:記憶單元 221a、221b:接觸件S/D 301、311、520、530、701、711:層間連接件 302、312、612、702、712:貫穿堆疊導體 303、610、703、TSV:堆疊穿孔 305、306、315、316:結構柱 350、351、410、750、751:圖案化導體層 360、361、660、661、662、760、761:絕緣溝渠 370、371、770、771:記憶柱 375、376、775、776:列 378:高密度位元線 401A、401C、402B、402D:字元線接觸區 401B、401D、402A、402C:TSV區 501、502、705、706、715、716:結構柱 504C-1、504C-2、504C-4～504C-N、591a、591b、591c:導電層 504C-3:導電層/層 504D-1:第一導電層/導電層/層 504D-2:第二導電層/導電層/層 504D-3:第三導電層/導電層/層 504D-4～504D-N:導電層/層 511:層 512:導電芯體 522、532:圖案化導體 531:接觸插塞/導電插塞 631:導電插塞 650:堆疊下電路系統/圖案化導體層 651:堆疊下電路系統/主動組件 652、653:堆疊下電路系統 780、781、782、783、784:層間導體 BLn、BL(n+1):位元線 D _{MP 、}D _TSV:直徑 i:第一堆疊 i+1:第二堆疊 SLn、SL(n+1):源極線 STACK A、STACK C:導體的堆疊 STACK B、STACK D:導體的堆疊/堆疊 STEP 1、STEP 2、STEP 3、STEP 4:階梯 X、Y、Z:方向

圖1是積體電路記憶體裝置的簡化方塊圖，其包括記憶陣列的接觸區中的用於連接至位於堆疊下面的電路的堆疊穿孔（through-stack vias，TSV）。 圖2A是包括可用於記憶體裝置（如圖1所示記憶體裝置）中的導體的堆疊的電路結構的視圖。 圖2B及圖2C示出電路結構（如圖2A所示電路結構）的記憶柱及單元結構。 圖2C1示出記憶單元（如圖2B及圖2C所示記憶單元）的操作。 圖2D是用於或架構記憶體或者與架構記憶體的如圖2A至圖2C中所示實施的記憶單元的陣列的示意性電路圖。 圖3以佈局圖示出包括記憶單元區及階梯式區的記憶體結構的一部分。 圖4示出具有第一接觸區及第二接觸區的圖3所示佈局的展開圖，其中第二接觸區與第一接觸區互補。 圖5是沿著線5-5（沿著STACK D的第二接觸區）截取的圖4所示結構的剖視圖。 圖6是沿著線6-6（跨越STACK D的第二接觸區及STACK C的第二接觸區）截取的圖4所示結構的剖視圖。 圖7以佈局圖示出記憶體結構的一部分，所述記憶體結構包括包含垂直反及（NAND）串的記憶單元區以及階梯式區。

101:襯墊

103:陣列下電路系統

104:字元線層

106:絕緣層

107、108:垂直導體

110:圖案化導體

120、193:介電層

191a:附加導體層/下伏導體層

191b、191c:附加導體層

200:記憶柱/柱

204:第一垂直導體/垂直導體

205:第二垂直導體/垂直導體

208:資料儲存結構

209:通道層

X、Z:方向

Claims (19)

1. 一種電路結構，包括：導體的第一堆疊，具有操作區及接觸區，所述第一堆疊的導體在所述接觸區中具有階梯式佈置，以在所述導體上提供相應的搭接區域，其中所述第一堆疊的所述導體在第一方向上堆疊；導體的第二堆疊，與所述第一堆疊分離，所述第二堆疊具有操作區及與所述第一堆疊的所述接觸區鄰近的接觸區，其中所述第二堆疊的所述導體在所述第一方向上堆疊；以及連接電路，將所述第一堆疊中的導電層的所述搭接區域連接至位於所述第二堆疊的所述接觸區中的通孔中的貫穿堆疊導體，所述貫穿堆疊導體連接至位於所述第一堆疊與所述第二堆疊下方的電路系統，其中所述第一堆疊與所述第二堆疊在垂直於所述第一方向的第二方向上交替排列。
2. 如請求項1所述的電路結構，包括：垂直柱的第一陣列及垂直柱的第二陣列，所述第一陣列穿過所述第一堆疊的所述操作區，所述第二陣列穿過所述第二堆疊的所述操作區，且其中所述連接電路包括：多個層間連接件，位於所述第一堆疊的所述接觸區中，所述多個層間連接件中的層間連接件接觸所述第一堆疊中的導體上的相應的所述搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的圖案化導體；以及 所述圖案化導體包括自位於所述第一堆疊的所述接觸區中的所述多個層間連接件中的層間連接件至位於所述第二堆疊的所述接觸區中的所述貫穿堆疊導體的聯結件。
3. 如請求項1所述的電路結構，包括多個結構柱，所述多個結構柱位於所述第一堆疊的所述接觸區中。
4. 如請求項3所述的電路結構，其中所述多個結構柱中的結構柱設置於具有第一佈局面積的通孔中，且所述貫穿堆疊導體設置於具有第二佈局面積的通孔中，所述第二佈局面積大於所述第一佈局面積。
5. 如請求項1所述的電路結構，包括兩個結構柱，所述兩個結構柱位於在所述第一堆疊中的特定導體的所述搭接區域中穿過所述第一堆疊的相應通孔中。
6. 一種電路結構，包括：導體的第一堆疊，具有操作區及接觸區，所述第一堆疊的導體在所述接觸區中具有階梯式佈置，以在所述導體上提供相應的搭接區域，其中所述第一堆疊的所述導體在第一方向上堆疊；導體的第二堆疊，與所述第一堆疊分離，所述第二堆疊具有操作區及與所述第一堆疊的所述接觸區鄰近的接觸區，其中所述第二堆疊的所述導體在所述第一方向上堆疊；垂直柱的第一陣列及垂直柱的第二陣列，所述第一陣列穿過所述第一堆疊的所述操作區，所述第二陣列穿過所述第二堆疊的所述操作區，所述第一陣列及所述第二陣列中的垂直柱包括位於 具有第一佈局面積的第一通孔中的記憶體結構；多個層間連接件，位於所述第一堆疊的所述接觸區中，所述多個層間連接件中的層間連接件接觸所述第一堆疊中的導體上的相應的所述搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的圖案化導體；多個貫穿堆疊導體，位於所述第二堆疊的所述接觸區中，所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第二堆疊下面的電路；以及所述圖案化導體包括自位於所述第一堆疊的所述接觸區中的所述多個層間連接件中的層間連接件至位於所述第二堆疊的所述接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件，其中所述第一堆疊與所述第二堆疊在垂直於所述第一方向的第二方向上交替排列。
7. 如請求項6所述的電路結構，包括多個結構柱，所述多個結構柱在所述第一堆疊的所述接觸區中設置於具有所述第一佈局面積的第二通孔中。
8. 如請求項6所述的電路結構，其中所述多個貫穿堆疊導體中的貫穿堆疊導體設置於具有第二佈局面積的第三通孔中，所述第二佈局面積大於所述第一佈局面積。
9. 如請求項6所述的電路結構，其中所述第二堆疊在所述第二堆疊的所述操作區的第二側上具有第二接觸區，所述第二堆疊的導體在所述第二接觸區中具有階梯式佈置，以在所述導 體上提供相應的搭接區域；且所述第一堆疊在所述第一堆疊的所述操作區的第二側上具有第二接觸區，所述第一堆疊的所述第二接觸區與所述第二堆疊的所述第二接觸區鄰近；所述電路結構更包括：第二多個層間連接件，位於所述第二堆疊的所述第二接觸區中，所述第二多個層間連接件中的層間連接件接觸所述第二堆疊中的導體上的相應的所述搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體；第二多個貫穿堆疊導體，位於所述第一堆疊的所述第二接觸區中，所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第一堆疊下面的電路；以及所述圖案化導體包括自位於所述第二堆疊的所述第二接觸區中的所述多個層間連接件中的層間連接件至位於所述第一堆疊的所述第二接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件。
10. 如請求項6所述的電路結構，包括兩個結構柱，所述兩個結構柱位於在所述第一堆疊中的特定導體的所述搭接區域中穿過所述第一堆疊的相應的第二通孔中，所述第二通孔具有所述第一佈局面積。
11. 如請求項6所述的電路結構，其中垂直柱的所述第一陣列及所述第二陣列中的所述記憶體結構分別包括第一垂直導體及第二垂直導體以及位於所述第一垂直導體與所述第二垂直 導體之間的通道結構，以形成記憶單元，其中所述第一堆疊及所述第二堆疊中的導體被配置為字元線。
12. 如請求項6所述的電路結構，其中垂直柱的所述第一陣列及所述第二陣列中的所述記憶體結構分別包括第一垂直反及串及第二垂直反及串，以形成記憶單元，其中所述第一堆疊及所述第二堆疊中的導體被配置為字元線。
13. 一種記憶體電路結構，包括：導體的第一堆疊，具有記憶體區及第一字元線接觸區，所述第一堆疊的導體包括在所述第一字元線接觸區中具有階梯式佈置的字元線導體，以在所述導體上提供相應的搭接區域，其中所述第一堆疊的所述導體在第一方向上堆疊；導體的第二堆疊，與所述第一堆疊分離，所述第二堆疊具有記憶體區及與所述第一堆疊的所述第一字元線接觸區鄰近的第二貫穿堆疊接觸區，且所述第二堆疊的導體包括字元線導體，其中所述第二堆疊的所述導體在所述第一方向上堆疊；垂直柱的第一陣列及第二陣列，所述第一陣列穿過所述第一堆疊的所述記憶體區，所述第二陣列穿過所述第二堆疊的所述記憶體區，所述第一陣列及所述第二陣列中的垂直柱包括位於具有第一佈局面積的第一通孔中的記憶體結構；多個層間連接件，位於所述第一堆疊的所述第一字元線接觸區中，所述多個層間連接件中的層間連接件接觸所述第一堆疊中的字元線導體上的相應的所述搭接區域，且延伸至位於所述第一 堆疊及所述第二堆疊之上的圖案化導體；多個貫穿堆疊導體，位於所述第二堆疊的所述第二貫穿堆疊接觸區中，所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第二堆疊下面的電路；以及所述圖案化導體包括自位於所述第一堆疊的所述第一字元線接觸區中的所述多個層間連接件中的層間連接件至位於所述第二堆疊的所述第二貫穿堆疊接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件，其中所述第一堆疊與所述第二堆疊在垂直於所述第一方向的第二方向上交替排列。
14. 如請求項13所述的記憶體電路結構，包括多個結構柱，所述多個結構柱在所述第一堆疊的所述第一字元線接觸區中設置於具有所述第一佈局面積的第二通孔中。
15. 如請求項13所述的記憶體電路結構，其中所述第二貫穿堆疊接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體設置於具有第二佈局面積的第三通孔中，所述第二佈局面積大於所述第一佈局面積。
16. 如請求項13所述的記憶體電路結構，其中所述第二堆疊在所述第二堆疊的所述記憶體區的第二側上具有第二字元線接觸區，所述第二堆疊的導體在所述第二字元線接觸區中具有階梯式佈置，以在所述導體上提供相應的搭接區域；且所述第 一堆疊在所述第一堆疊的所述記憶體區的第二側上具有第一貫穿堆疊接觸區，所述第一堆疊的所述第一貫穿堆疊接觸區與所述第二堆疊的所述第二字元線接觸區鄰近；所述記憶體電路結構更包括：第二多個層間連接件，位於所述第二堆疊的所述第二字元線接觸區中，所述第二多個層間連接件中的層間連接件接觸所述第二堆疊中的導體上的相應的所述搭接區域，且延伸至位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體；第二多個貫穿堆疊導體，位於所述第一堆疊的所述第一貫穿堆疊接觸區中，所述貫穿堆疊導體自位於所述第一堆疊及所述第二堆疊之上的所述圖案化導體延伸至位於所述第一堆疊下面的電路；以及所述圖案化導體包括自位於所述第二堆疊的所述第二字元線接觸區中的第二多個層間連接件中的層間連接件至位於所述第一堆疊的所述第一貫穿堆疊接觸區中的所述多個貫穿堆疊導體中的貫穿堆疊導體的聯結件。
17. 如請求項13所述的記憶體電路結構，包括兩個結構柱，所述兩個結構柱位於在所述第一堆疊中的特定導體的所述搭接區域中穿過所述第一堆疊的相應的第二通孔中，所述第二通孔具有所述第一佈局面積。
18. 如請求項13所述的記憶體電路結構，其中垂直柱的所述第一陣列及所述第二陣列中的所述記憶體結構分別包括 第一垂直導體及第二垂直導體以及位於所述第一垂直導體與所述第二垂直導體之間的通道結構，以形成記憶單元，其中所述第一堆疊及所述第二堆疊中的所述導體被配置為字元線。
19. 如請求項13所述的記憶體電路結構，其中垂直柱的所述第一陣列及所述第二陣列中的所述記憶體結構分別包括第一垂直反及串及第二垂直反及串，以形成記憶單元，其中所述第一堆疊及所述第二堆疊中的導體被配置為字元線。