TW202137510A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態係提供可以抑制良率之降低的半導體記憶裝置。 一實施形態之半導體記憶裝置，係具備:層狀的第1導電體，其設置於基板之上方；多個第2導電體，其佈置於第1導電體之上方，且在第1方向上相互分開而疊層；多個柱部，其朝第1方向延伸，通過多個第2導電體，且包含與第1導電體電性連接的層狀之半導體；及第1金屬栓塞，其以包圍第1導電體之外周的方式設置，且將第1導電體與基板進行電性連接。

Description

半導體記憶裝置
實施形態係關於半導體記憶裝置。 [關連申請] 本申請主張基於日本專利申請2020-49267號(申請日：2020年3月19日)的基礎申請案的優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
作為半導體記憶裝置已知有NAND型快閃記憶體。
實施形態提供可以抑制良率之降低的半導體記憶裝置。 本實施形態之半導體記憶裝置，係具備：層狀的第1導電體，其設置於基板之上方；多個第2導電體，其佈置於第1導電體之上方，且在第1方向上相互分開而堆疊；多個柱部，其朝第1方向延伸，通過多個第2導電體，且包含與第1導電體電性連接的層狀之半導體；及第1金屬栓塞，其以包圍第1導電體之外周的方式而設置，且將第1導電體與基板進行電性連接。 【圖面簡單說明】　　[圖1]表示第1實施形態的半導體記憶裝置的結構例的方塊圖。 [圖2]表示第1實施形態的半導體記憶裝置具備的記憶格陣列(memory cell array)之電路構成之一例的電路圖。 [圖3]表示第1實施形態的半導體記憶裝置具備的記憶格陣列之平面佈局之一例的俯視圖。 [圖4]表示沿著圖3之A1-A2線的記憶格陣列之截面結構之一例的截面圖。 [圖5]表示第1實施形態的半導體記憶裝置具備的記憶格陣列中的源極線之立體結構之一例的立體示意圖。 [圖6、圖7]表示第1實施形態的半導體記憶裝置的製造方法之一例的流程圖。 [圖8~圖31]表示第1實施形態的半導體記憶裝置的製造工程之一例的記憶格陣列的一部分之截面圖。 [圖32]表示第2實施形態的半導體記憶裝置的製造方法之一例的流程圖。 [圖33~圖35]表示第2實施形態的半導體記憶裝置的製造工程之一例的記憶格陣列的一部分之截面圖。 [圖36]表示沿著圖3之A1-A2線的記憶格陣列之截面結構之變形例的截面圖。
以下，參照圖面說明實施形態。各實施形態中示出將發明之技術的思想予以具體化的裝置或方法。圖面為示意性或概念性表示者，各圖面的尺寸及比率等未必一定和實際者相同。本發明之技術思想並非由構成要素之形狀、結構、佈置等來限定者。 此外，在以下的說明中針對具有大致相同的功能及構成要素者附加相同符號。構成參照符號的文字之後之數字，係用於區別由包含相同文字的參照符號進行參照，且具有同樣構成的要素彼此。針對以包含有相同文字的參照符號表示的要素不必要相互區別時，彼等要素藉由僅包含文字的參照符號來參照。 1.第1實施形態 以下，對第1實施形態的半導體記憶裝置進行說明。以下針對半導體記憶裝置例如是可以以非揮發性記憶資料的NAND型快閃記憶體的情況進行說明。 1.1 半導體記憶裝置1的構成 1.1.1 半導體記憶裝置1的整體構成 使用圖1說明半導體記憶裝置1的整體構成。圖1係表示第1實施形態的半導體記憶裝置1的結構例。 如圖1所示，半導體記憶裝置1例如由外部之記憶體控制器2進行控制。半導體記憶裝置1包含例如記憶格陣列(memory cell array)10、指令暫存器11、位址暫存器12、序列器13、驅動器模組14、行解碼器模組15、及感測放大器模組16。 記憶格陣列10包含多個區塊BLK0~BLKn(n為1以上之整數)。在記憶格陣列10設置有多條位元線和多條字元線。區塊BLK為非揮發性記憶格之集合，例如使用作為資料之抹除單位。各記憶格係與1條位元線和1條字元線被賦予關連對應。記憶格陣列10的詳細構成如後述。 指令暫存器11係將半導體記憶裝置1從記憶體控制器2接收到的指令CMD予以保持。指令CMD包含例如使序列器13執行讀出動作、寫入動作、及抹除動作等的指令。 位址暫存器12係將半導體記憶裝置1從記憶體控制器2接收到的位址資訊ADD予以保持。位址資訊ADD包含例如區塊位址BAd、頁面位址PAd、及列位址CAd。區塊位址BAd、頁面位址PAd、及列位址CAd分別用於選擇區塊BLK、字元線、及位元線。 序列器13控制半導體記憶裝置1整體之動作。例如序列器13根據指令暫存器11保持的指令CMD對驅動器模組14、行解碼器模組15、及感測放大器模組16進行控制，使執行讀出動作、寫入動作、及抹除動作等。 驅動器模組14生成在讀出動作、寫入動作、及抹除動作等使用的電壓。驅動器模組14係根據位址暫存器12保持的頁面位址PAd將生成的電壓分別施加到例如與選擇字元線對應的信號線及與非選擇字元線對應的信號線。 行解碼器模組15係根據位址暫存器12保持的區塊位址BAd來選擇1個區塊BLK。行解碼器模組15例如將與選擇字元線對應的信號線及與非選擇字元線對應的信號線上各自被施加的電壓，分別傳送至選擇的區塊BLK內之選擇字元線及非選擇字元線。 在寫入動作中，感測放大器模組16係與從記憶體控制器2接收到的寫入資料DAT對應地將電壓施加到各位元線。此外，在讀出動作中，感測放大器模組16係根據位元線之電壓來判斷記憶格中記憶的資料，並將判斷結果作為讀出資料DAT傳送至記憶體控制器2。 藉由將以上說明之半導體記憶裝置1及記憶體控制器2彼等予以組合來構成1個半導體裝置亦可。作為這樣的半導體裝置例如可以舉出SDTM 卡這樣的記憶卡或SSD(固態硬碟(solid state drive))等。 1.1.2 記憶格陣列10的電路構成 接著，使用圖2說明記憶格陣列10的電路構成之一例。圖2係針對第1實施形態的半導體記憶裝置1具備的記憶格陣列10的電路構成之一例，將記憶格陣列10所包含的多個區塊BLK之中的1個區塊BLK抽出表示者。 如圖2所示，區塊BLK包含例如4個串單元SU0~SU3。另外，各區塊BLK所包含的串單元SU之個數可以設計為任意之個數。各串單元SU包含與位元線BL0~BLm(m為1以上之整數)分別被賦予了關連的多個NAND串NS。 NAND串NS包含例如4個記憶格電晶體MT0~MT3以及選擇電晶體ST1和ST2。另外，各NAND串NS所包含的記憶格電晶體MT以及選擇電晶體ST1和ST2之個數分別可以設計為任意之個數。 記憶格電晶體MT，係包含控制閘極及電荷儲存層，以非揮發性保持資料。選擇電晶體ST1和ST2分別用於在各種動作時的串單元SU之選擇。 在各NAND串NS中，記憶格電晶體MT0~MT3串聯連接在選擇電晶體ST1的源極與選擇電晶體ST2的汲極之間。同一區塊BLK內之記憶格電晶體MT0~MT3之控制閘極係分別共通連接於字元線WL0~WL3。 同一區塊BLK內之串單元SU0~SU3各自包含的選擇電晶體ST1的閘極係分別共通連接於選擇閘極線SGD0 ~SGD3。多個區塊BLK之間對應於同一列的選擇電晶體ST1的汲極，係共通連接於對應的位元線BL。 同一區塊BLK內之選擇電晶體ST2之閘極係共通連接於選擇閘極線SGS。各區塊BLK內之選擇電晶體ST2之源極，係在多個區塊BLK之間共通連接於源極線SL。 在1個串單元SU內連接到共通之字元線WL的多個記憶格電晶體MT，例如被稱為格單元(cell unit)CU。各格單元CU之記憶容量隨著記憶格電晶體MT所記憶的資料之位元數而變化。 例如當每個記憶格電晶體MT記憶1位元資料時，1個格單元CU可以記憶1頁面資料，當每個記憶格電晶體MT記憶2位元資料時，1個格單元CU可以記憶2頁面資料。 如上所述，「1頁面資料」係定義為例如由記憶1位元資料的記憶格電晶體MT構成的格單元CU所記憶的資料之總量。 1.1.3 記憶格陣列10的結構 以下，對第1實施形態的半導體記憶裝置1具備的記憶格陣列10的結構之一例進行說明。 以下參照的圖面中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向對應於與用於形成半導體記憶裝置1的p型半導體基板(以下簡單標記為「半導體基板」)的表面垂直的方向。為了容易觀察圖面，在平面圖中針對各構成要素適當地附加陰影線。平面圖上附加的陰影線未必與附加陰影線的構成要素之材料或性能有關連。在截面圖中絕緣層(層間絕緣膜)、佈線、接觸栓塞等之構成要素被適當地省略。 圖3係表示第1實施形態中的記憶格陣列10的平面佈局之一例，係在多個區塊BLK之中抽出與區塊BLK0對應的結構體予以表示者。此外，位元線BL及層間絕緣膜被省略。 如圖3所示，例如與區塊BLK0的串單元SU0~SU3分別對應的結構體，分別向X方向延伸設置，並配列在Y方向。此外，與串單元SU0~SU3分別對應的結構體係藉由例如間隙SLT各自被分開。亦即，在Y方向相鄰的間隙SLT之間設置有向X方向延伸的串單元SU。換言之，向X方向延伸的多個間隙SLT係配列在Y方向。藉由在Y方向相鄰的間隙SLT分開的結構體，係對應於1個串單元SU。例如對應於串單元SU的結構體係隔著後述的C4區域被分開為2個結構體。 在對應於串單元SU的結構體之下層設置有與源極線SL對應的導電體。以接觸與該源極線SL對應的導電體之側面，且包圍與該源極線SL對應的導電體之外周的方式設置有金屬栓塞22。 記憶格陣列10包含陣列區域、階梯區域、C4區域、及栓塞區域。首先，對陣列區域中的詳細的結構進行說明。 陣列區域為實質上保持資料的區域。在陣列區域設置有多個記憶體柱部MP。每個記憶體柱部MP例如作為1個NAND串NS而發揮功能。此外，圖3所示的記憶體柱部MP之個數為示意性者，記憶體柱部MP之個數不限定於圖示的個數。多個記憶體柱部MP以交錯狀設置亦可。 接著，對階梯區域中的詳細結構進行說明。 階梯區域係將與設置在陣列區域中的記憶體柱部MP連接的字元線WL以及選擇閘極線SGD、SGS與行解碼器模組15之間進行電性連接的區域。 在階梯區域中從下層起例如以階梯狀設置有分別與選擇閘極線SGS、字元線WL0~WL3、及選擇閘極線SGD對應的多個導電體。 此外，在階梯區域例如與選擇閘極線SGS、字元線WL0~WL3、及選擇閘極線SGD分別對應地設置有多個接觸栓塞CC。與選擇閘極線SGS、字元線WL0~WL3、及選擇閘極線SGD分別對應的多個導電體，係經由分別對應的接觸栓塞CC電性連接於行解碼器模組15。 此外，在階梯區域中設置有多個虛擬柱部HR，該多個虛擬柱部HR係貫穿導電體23~28之至少1個，且底面到達與源極線SL對應的導電體。虛擬柱部HR之佈置可以是任意。虛擬柱部HR不與其他佈線電性連接。虛擬柱部HR在製造工程中在形成空隙時作為支撐層間絕緣膜的柱部而發揮功能。 接著，對C4區域中的詳細的結構進行說明。 C4區域係將設置於記憶格陣列10之上方的電極(佈線)與設置於下方的電路部分進行連接的區域。在C4區域設置有多個接觸栓塞C4，藉由該多個接觸栓塞C4將設置於記憶格陣列10之上方的電極與設置於下方的電路部分予以連接。在C4區域中，在與源極線SL對應的導電體設置有供接觸栓塞C4通過導電體之用的開口區域OR。由於接觸栓塞C4通過開口區域OR，因此，未電性連接於與源極線SL對應的導電體。在開口區域OR中，在對應於源極線SL的導電體與接觸栓塞C4之間，以接觸對應於源極線SL的導電體之側面的方式設置有金屬栓塞22。此外，圖3所示的接觸栓塞C4之個數為示意性者，接觸栓塞C4之個數不限定於圖示的個數。 接著，對栓塞區域中的詳細的結構進行說明。 栓塞區域，係以接觸對應於源極線SL的導電體之側面，且包圍對應於源極線SL的導電體之外周的方式來設置金屬栓塞22的區域。在栓塞區域中，對應於源極線SL的導電體，係電性連接於設置在半導體基板的雜質擴散層區域。 圖4係表示沿圖3之A1-A2線的截面圖，示出第1實施形態中的記憶格陣列10的截面結構之一例。此外，絕緣層的一部分被省略。 如圖4所示，在陣列區域中記憶格陣列10包含例如導電體21、導電體23~28、及多個記憶體柱部MP。 在半導體基板20之上方經由未圖示的絕緣層設置有導電體21。導電體21例如形成為沿著XY平面擴展的板狀。導電體21作為源極線SL而發揮功能。導電體21例如為多晶矽(poly-Si)。此外，在半導體基板20與導電體21之間之區域設置有例如行解碼器模組15或感測放大器模組16等之電路，彼等電路包含多個控制電晶體等。控制電晶體例如對設置於上方的記憶格陣列10進行控制。圖4中作為控制電晶體之一例僅示出2個N通道MOS電晶體Tr。 在半導體基板20之上表面(表面附近)設置有例如P型阱區域(P well)及元件分離區域STI。 每個P型阱區域及元件分離區域STI係與半導體基板20之上表面相接。元件分離區域STI係用於例如電性分離N型阱區域(N well)與P型阱區域。元件分離區域STI使用例如氧化矽。 N通道MOS電晶體Tr包含2個N+ 雜質擴散層區域、絕緣層OX、閘極電極GC、及絕緣層SW。 2個N+ 雜質擴散層區域係形成在P型阱區域之上表面(表面附近)，例如摻雜有磷(P)。一方之N+ 雜質擴散層區域與另一方之N+ 雜質擴散層區域在X方向分離而佈置。2個N+ 雜質擴散層區域作為N通道MOS電晶體Tr之源極(源極擴散層)及汲極(汲極擴散層)而發揮功能。 絕緣層OX設置在2個N+ 雜質擴散層區域之間之P型阱區域上，作為N通道MOS電晶體Tr之閘極絕緣膜而發揮功能。絕緣層OX係使用絕緣材料形成，絕緣材料包含例如氧化矽及氮化矽之疊層結構。 閘極電極GC設置在絕緣層OX上。 絕緣層SW設置在N通道MOS電晶體Tr之閘極電極GC之側面，作為側壁而發揮功能。 在比N通道MOS電晶體Tr更上層設置有接觸栓塞C1及CS、以及佈線層D1。 接觸栓塞C1係設置在N通道MOS電晶體Tr之閘極電極GC與佈線層D1之間的導電體。接觸栓塞CS係設置在N通道MOS電晶體Tr之源極或汲極與佈線層D1之間的導電體。2個N+ 雜質擴散層區域之各個係經由接觸栓塞CS電性連接於佈線層D1。閘極電極GC係經由接觸栓塞C1電性連接於佈線層D1。 在導電體21之上方隔著未圖示的絕緣層，亦即在Z方向分開地從下層起依序設置有導電體23~28。導電體23~28例如形成為向X方向延伸的板狀。導電體23~28係分別使用作為選擇閘極線SGS、字元線WL0~WL3、及選擇閘極線SGD。導電體23~28例如包含鎢(W)。 記憶體柱部MP形成為向Z方向延伸的柱狀。記憶體柱部MP例如貫穿導電體23~28，且底面到達導電體21的內部。換言之，記憶體柱部MP不貫穿導電體21。 此外，記憶體柱部MP例如包含芯構件29、半導體30、絕緣層31~33、及導電體34。 芯構件29係在記憶體柱部MP之中央部形成為向Z方向延伸的柱狀。芯構件29之下端例如包含在導電體21內。芯構件29例如為二氧化矽(SiO2 )。 芯構件29之側表面及下表面被半導體30覆蓋。半導體30之側表面的一部分接觸導電體21，而與導電體21電性連接。半導體30作為記憶格電晶體MT以及選擇電晶體ST1和ST2之各別的通道而發揮功能。半導體30例如為多晶矽(poly-Si)。 半導體30的側表面的一部分和下表面被絕緣層31~33之疊層膜覆蓋。絕緣層31係與半導體30接觸且包圍半導體30的側表面及底面。絕緣層31作為記憶格電晶體MT之隧道絕緣膜而發揮功能。絕緣層31例如為SiO2 。 絕緣層32係與絕緣層31接觸且包圍絕緣層31的側表面及底面。絕緣層32作為記憶格電晶體MT之電荷儲存層而發揮功能。絕緣層32例如為氮化矽(SiN)。 絕緣層33係與絕緣層32接觸且包圍絕緣層32之側表面及底面。此外，在半導體30與導電體21接觸的區域並未設置絕緣層31~33之疊層膜。絕緣層33作為記憶格電晶體MT之塊狀絕緣膜而發揮功能。絕緣層33例如為SiO2 。 在芯構件29及半導體30之上部形成有導電體34。導電體34與半導體30電性連接。導電體34之側表面例如被絕緣層31~33之疊層膜覆蓋。導電體34例如為poly-Si，可以與半導體30一體形成。 在以上說明之記憶體柱部MP之構成中，例如記憶體柱部MP與導電體23交叉的部分係作為選擇電晶體ST2而發揮功能。記憶體柱部MP與導電體24~27分別交叉的部分係分別作為記憶格電晶體MT0~MT3而發揮功能。記憶體柱部MP與導電體28交叉的部分係作為選擇電晶體ST1而發揮功能。 此外，記憶體柱部MP可以是多個柱部在Z方向連結的結構。例如記憶體柱部MP可以是由貫穿導電體23~25的下位柱部，和貫穿導電體26~28的上位柱部連結的結構。 在階梯區域中，記憶格陣列10例如包含導電體21、23~28、及多個接觸栓塞CC。 例如與選擇閘極線SGS、字元線WL0~WL3、及選擇閘極線SGD分別對應的導電體23、導電體24~27、導電體28之各自的端部，係如上所述設置為階梯狀。但不限定於此，在階梯區域中，導電體23~28之各自的端部至少具有與設置在上層的導電體24~28不重疊的部分即可，亦即具有與接觸栓塞CC連接的區域即可。 各接觸栓塞CC形成為向Z方向延伸的柱狀，例如包含導電體35。導電體35形成為從接觸栓塞CC之上表面至下表面延伸的柱狀。導電體35例如包含鎢(W)。各接觸栓塞CC之下表面分別與導電體23~28連接。 在C4區域中記憶格陣列10例如包含導電體21、金屬栓塞22、及多個接觸栓塞C4。 在導電體21的開口區域OR中，以與導電體21的側表面接觸的方式設置有金屬栓塞22。金屬栓塞22例如包含鎢(W)。 各接觸栓塞C4形成為向Z方向延伸的柱狀，例如包含導電體36及間隔件37。導電體36形成為從接觸栓塞C4之上表面至下表面延伸的柱狀。間隔件37，形成在導電體36之側表面，例如形成為圓筒狀。換言之，導電體36之側表面被間隔件37覆蓋。導電體36例如包含鎢(W)。間隔件37例如為SiN。接觸栓塞C4之下表面連接到設置在記憶格陣列10的下方的佈線層D2。 栓塞區域係上方未設置有導電體23~28的記憶格陣列10的外周區域。在栓塞區域中記憶格陣列10例如包含導電體21及金屬栓塞22。此外，在栓塞區域中在記憶格陣列10的下方設置有與導電體21電性連接的佈線層D2、接觸栓塞C2、佈線層D1、及接觸栓塞C1。另外，與導電體21電性連接的佈線層D2、接觸栓塞C2、佈線層D1、及接觸栓塞C1並不與其他電晶體等電性連接。 以接觸導電體21的側表面的方式設置金屬栓塞22。金屬栓塞22例如包含鎢(W)。金屬栓塞22之下端連接到設置在記憶格陣列10的下方的佈線層D2。 佈線層D2係經由接觸栓塞C2連接到佈線層D1。另外，佈線層D2之佈線方向可以是字元線WL之延伸方向或者是位元線BL之延伸方向。佈線層D1係經由接觸栓塞C1連接到設置在半導體基板20的N+ 擴散層區域。另外，設置在記憶格陣列10的下方的佈線層的層數及接觸栓塞之個數可以設計為任意。金屬栓塞22只要電性連接於半導體基板20的N+ 擴散層區域即可。 在半導體基板20之上表面(表面附近)設置有例如2個P型阱區域。一方之P型阱區域與另一方之P型阱區域在X方向分離而佈置。N+ 擴散層區域設置在該2個P型阱區域之間。2個P型阱區域之各個係在金屬栓塞22與設置在半導體基板20的連接部的N+ 擴散層區域之間形成PN接合，將金屬栓塞22與半導體基板20表面上之其他元件予以電性分離。藉此，在記憶體動作時，半導體基板20表面上之其他元件可以不受源極線SL之電位或電荷之影響。 在以上說明之記憶格陣列10的結構中，導電體24~27係根據字元線WL之條數而設計。可以將設置在多個層的多個導電體23分配給選擇閘極線SGS。選擇閘極線SGS設置在多個層之情況下，可以使用與導電體23不同的導電體。可以將設置在多個層的多個導電體28分配給選擇閘極線SGD。 圖5係表示第1實施形態中的導電體21及金屬栓塞22之立體結構之一例，係將與區塊BLK0對應的結構體抽出表示者。另外，在圖5之例中，為了方便說明而省略開口區域OR。 金屬栓塞22係包含環部與栓塞部。 環部，係與源極線SL(導電體21)之側表面接觸，且以包圍源極線SL之外周的方式而設置。栓塞部將環部與設置於下方的佈線層D2進行電性連接。在圖5之例中，栓塞部設置於在Y方向延伸的佈線層D2上。栓塞部之上表面與環部之下表面連接。此外，在向X方向延伸的金屬栓塞22之環部之下表面未設置栓塞部。 1.2 半導體記憶裝置1的製造方法 圖6及圖7係表示第1實施形態的半導體記憶裝置1的製造方法之一例的流程圖。圖8~圖31分別表示在第1實施形態的半導體記憶裝置1的製造工程中，在圖4之區域R1中的結構體之截面結構之一例。 以下參照圖6及圖7、圖8~圖31之中任一圖面，針對半導體記憶裝置1的製造方法之一例，抽出從層間絕緣膜之形成至與導電體23~28分別對應的替換構件和絕緣層之交互疊層為止之一連串之工程並進行說明。 首先，如圖8所示，在形成有接觸栓塞C2及佈線層D2的層間絕緣膜50之上，疊層作為源極線SL的一部分使用的導電體51及絕緣層52(參照圖6之步驟S10)。具體而言為，在形成佈線層D2之後，以覆蓋佈線層D2之上表面的方式形成層間絕緣膜50。在層間絕緣膜50上形成導電體51。接著，在導電體51上形成絕緣層52。導電體51例如為poly-Si。絕緣層52例如為SiN。此外，佈線層D2係經由接觸栓塞C2與半導體基板20的N+ 擴散層區域電性連接。 接著，如圖9所示，藉由光微影成像等在絕緣層52上形成遮罩53，該遮罩53用於形成與源極線SL對應的區域(圖6之步驟S11)。 接著，如圖10所示，藉由RIE(Reactive Ion Etching)等之各向異性蝕刻加工絕緣層52及導電體51之後，除去遮罩53(圖6之步驟S12)。 接著，如圖11所示，對層間絕緣膜50及絕緣層52上形成絕緣層54(圖6之步驟S13)。絕緣層54例如為SiO2 。 接著，如圖12所示，在絕緣層54上形成絕緣層55(圖6之步驟S14)。絕緣層55例如為NSG(non-silicate glass)。 接著，如圖13所示，藉由例如CMP(Chemical Mechanical Polishing)進行表面的平坦化(圖6之步驟S15)。此時，絕緣層52作為CMP之阻擋層而發揮功能，在CMP後表面露出。 接著，如圖14所示，除去絕緣層52(圖6之步驟S16)。此時例如使用材料之選擇性低的蝕刻條件藉由回蝕刻(etch back)將絕緣層54及絕緣層55的一部分和絕緣層52一同除去。 接著，如圖15所示，形成絕緣層56(圖6之步驟S17)。絕緣層56例如為SiO2 。 接著，如圖16所示，在絕緣層56上形成犧牲構件57 (圖6之步驟S18)。犧牲構件57在形成源極線SL與記憶體柱部MP之連接部時被除去。犧牲構件57例如為SiN。 接著，如圖17所示，藉由光微影成像等在犧牲構件57上形成遮罩58(圖6之步驟S19)。此時，阻劑遮罩58之遮罩區域基於位置對準的偏差等之考慮而設為比導電體51的區域小。 接著，如圖18所示，藉由RIE等之各向異性蝕刻加工犧牲構件57之後，除去遮罩58(圖6之步驟S20)。 接著，如圖19所示，形成絕緣層59(圖6之步驟S21)。絕緣層59例如為SiO2 。 接著，如圖20所示，在絕緣層59上形成作為源極線SL的一部分使用的導電體67(圖6之步驟S22)。導電體67例如為poly-Si。 接著，如圖21所示，在導電體67上形成絕緣層60(圖6之步驟S23)。絕緣層60例如為SiN。 接著，如圖22所示，藉由NIL(nanoimprint lithography)形成遮罩61(圖7之步驟S24)。遮罩61在與金屬栓塞22之栓塞部對應的區域設置有開口。此外，遮罩之高度在遮罩61與源極線SL對應的區域和源極線SL之外側(包含未設置金屬栓塞22之栓塞部的區域)區域中不同。更具體而言為，遮罩61在與源極線SL對應的區域中的高度高於源極線SL之外側區域。 接著，如圖23所示，藉由RIE等之各向異性蝕刻形成與金屬栓塞22對應的溝圖案。之後，除去遮罩61(圖7之步驟S25)。具體而言為，例如在與金屬栓塞22之栓塞部對應的區域中形成底面到達佈線層D2的溝圖案。在與源極線SL對應的區域中，絕緣層60不被蝕刻。在源極線SL之外側之區域中，絕緣層60及導電體67被除去。在未設置金屬栓塞22之栓塞部的區域中，絕緣層60及導電體67被除去。因此在未設置金屬栓塞22之栓塞部的區域中，藉由與源極線SL對應的區域之絕緣層60及導電體67之側表面、以及絕緣層59之上表面來形成角部。 另外，與源極線SL對應的區域之絕緣層56、犧牲構件57、及絕緣層59，在記憶體柱部MP之製造工程中，在形成半導體30與導電體21之連接區域時被除去。除去絕緣層56、犧牲構件57、及絕緣層59而形成的空隙係由導電材料填埋。導電體21亦即源極線SL係包含該導電材料與導電體51與導電體67。 接著，如圖24所示，形成金屬栓塞22使用的導電體，填埋溝圖案(圖7之步驟S26)。此時，金屬栓塞22使用的導電體亦被形成在絕緣層59及絕緣層60上。 接著，如圖25所示，形成金屬栓塞22(圖7之步驟S27)。具體而言為例如藉由回蝕刻除去絕緣層59及絕緣層60上之金屬栓塞22所使用的導電體。金屬栓塞22，在與栓塞部對應的區域中，係被埋入溝圖案內，接觸導電體67和導電體51的側表面，且被加工成為從導電體67向下垂向絕緣層55的形狀。此外，金屬栓塞22，在未設置有栓塞部的區域中，係殘留在由與源極線SL對應的區域之導電體67之側表面和絕緣層59之上表面形成的角部。亦即，金屬栓塞22係以包圍與源極線SL對應的區域的方式被形成。 接著，如圖26所示，形成絕緣層62(圖7之步驟S28)。絕緣層62例如為NSG。 接著，如圖27所示，例如藉由CMP實施表面之平坦化(圖7之步驟S29)。此時，絕緣層60的表面的一部分露出。 接著，如圖28所示，例如藉由回蝕刻在與源極線SL對應的區域中以使絕緣層60的表面露出的方式對絕緣層62的一部分進行加工(圖7之步驟S30)。 接著，如圖29所示，例如藉由RIE等之各向異性蝕刻除去絕緣層60(圖7之步驟S31)。 接著，如圖30所示，形成絕緣層63(圖7之步驟S32)。絕緣層63例如為SiO2 。 接著，如圖31所示，將與導電體23~28分別對應的6層的替換構件64與6層的絕緣層63交替疊層(圖7之步驟S33)。6層的替換構件64，在之後之製造工程中分別被替換為導電體23~28。更具體而言為，在之後之製造工程中例如藉由6層的替換構件64分別形成與導電體23~28對應的結構。將導電材料埋入除去了各替換構件64後形成的空隙，藉此可以形成導電體23~28。替換構件64例如為SiN。 1.3 本實施形態的效果 依據以上說明之第1實施形態的半導體記憶裝置1，可以抑制半導體記憶裝置1的良率之降低。以下，詳細說明本效果。 在半導體基板上設置有行解碼器模組或感測放大器模組等之電路，且在其上設置有記憶格陣列的結構中，有時存在源極線未連接到半導體基板之情況。該情況下，例如藉由RIE加工與記憶體柱部對應的孔時，正電荷會蓄積在與源極線對應的導電體而有可能產生電弧(異常放電)。產生電弧時，會產生圖案異常並降低製品之良率。 相對於此，在本實施形態的半導體記憶裝置1中，可以形成金屬栓塞22。金屬栓塞22接觸源極線SL之外周之側表面，且連接到設置於下方的佈線層D2之上表面。佈線層D2通過下層佈線電連接到半導體基板20的N+ 擴散層區域。依據該結構，在記憶體柱部MP之加工時蓄積在源極線SL的正電荷可以通過金屬栓塞22、佈線層D2、及下層佈線釋放到半導體基板20。因此，可以提升源極線SL之除電效果。藉此，可以抑制電弧引起的半導體記憶裝置1的良率降低。 此外，依據本實施形態的構成，金屬栓塞22係與對應於源極線SL的導電體21的整個外周接觸。依據該結構，增加了導電體21與金屬栓塞22之接觸面積。可以提升半導體記憶裝置1的除電效果。 此外，依據本實施形態的構成，金屬栓塞22電連接到p型半導體基板之N+ 擴散層區域。因此，在寫入動作等時對源極線SL施加電壓時，電流不容易流入半導體基板側。 此外，依據本實施形態的半導體記憶裝置1的製造方法，藉由形成使用NIL加工金屬栓塞22之溝圖案時之遮罩61，可以抑制金屬栓塞22追加所導致的製造工程數之增加。 2.第2實施形態 以下，對第2實施形態的半導體記憶裝置1進行說明。第2實施形態係變更第1實施形態中說明之半導體記憶裝置1的製造工程的一部分者。以下以和第1實施形態不同之點為中心進行說明。 2.1 半導體記憶裝置1的製造方法 圖32係表示第2實施形態的半導體記憶裝置1的製造方法之一例的流程圖。圖33~圖35分別表示在第2實施形態的半導體記憶裝置1的製造工程中，圖4之區域R1中的結構體之截面結構之一例。圖32之流程係表示接續第1實施形態之圖6之流程圖之步驟S23的流程。 以下，參照圖32、圖33~圖35之中任一圖面，針對半導體記憶裝置1的製造方法之一例，將與第1實施形態不同的工程抽出並進行說明。 首先，和第1實施形態同樣地實施圖6之步驟S10~步驟S23。圖6之步驟S23中形成絕緣層60之後，如圖33所示，藉由光微影成像等在絕緣層60上形成遮罩65，該遮罩65為在與金屬栓塞22對應的區域設置有開口者(圖32之步驟S34)。 接著，如圖34所示，例如藉由RIE加工絕緣層60、導電體67、絕緣層59及56之後，除去遮罩65(圖32之步驟S35)。 接著，如圖35所示，藉由光微影成像等形成遮罩66，該遮罩66為在與金屬栓塞22之栓塞部對應的區域及極線SL之外側區域設置有開口者(圖32之步驟S36)。 接著，和第1實施形態之圖23同樣地形成與金屬栓塞22對應的溝圖案。之後，除去遮罩66(圖32之步驟S37)。 以下的流程係和第1實施形態之步驟S26~S33同樣。 2.2 本實施形態的效果 依據以上說明之第2實施形態的半導體記憶裝置1，可以獲得和第1實施形態同樣的效果。 3.變形例等 如上所述，實施形態的半導體記憶裝置，係具備：設置在基板(20)之上方的層狀之第1導電體(SL)；佈置於第1導電體之上方，且在第1方向(Z方向)相互分開而疊層的多個第2導電體(23~28)；向第1方向(Z方向)延伸，通過多個第2導電體，且包含與第1導電體電性連接的層狀之半導體的多個柱部；及以包圍第1導電體之外周的方式設置，且將第1導電體與基板進行電性連接的第1金屬栓塞(22)。 另外，實施形態不限定於上述說明之形態，可以是各種變形。 在上述實施形態中舉出，記憶體柱部MP之半導體30的側表面的一部分接觸對應於源極線SL的導電體21之結構之例進行說明，但不限定於此。 此外，如圖36所示，在設置在C4區域內的源極線SL之開口區域OR中，以與導電體21的側表面接觸的方式設置的金屬栓塞22，係具有栓塞部，且連接到下層的佈線層D2，通過佈線層D2及下層佈線電連接到半導體基板20亦可。該情況下，可以進一步增加導電體21與半導體基板20之間之電流路徑，因此可以進一步提升源極線SL之除電效果。 本說明書中“連接”係指被電連接，並且不排除例如在其間插入另一元件。 對本發明之幾個實施形態進行說明，但是這些實施形態僅作為提示之例，並不意圖限定發明之範圍。這些實施形態可以用其他各種形態來實施，在不脫離發明之要旨的範圍內可以進行各種省略、替換、變更。這些實施形態或其變形係包含於發明之範圍或要旨內，同樣地亦包含於申請專利範圍所記載的發明和其等同之範圍內。
1:半導體記憶裝置 2:記憶體控制器 10:記憶格陣列 11:指令暫存器 12:位址暫存器 13:序列器 14:驅動器模組 15:行解碼器模組 16:感測放大器模組 20:半導體基板 21:導電體 22:金屬栓塞 23~28:導電體 29:芯構件 30:半導體 31~33:絕緣層 34~36:導電體 37:間隔件 50:層間絕緣膜 51:導電體 52:絕緣層 53:遮罩 54~56:絕緣層 57:犧牲構件 58:遮罩 59,60:絕緣層 61:遮罩 62,63:絕緣層 64:替換構件 65,66:遮罩 67:導電體
20:半導體基板
21:導電體
22:金屬栓塞
23~28:導電體
29:芯構件
30:半導體
31~33:絕緣層
34~36:導電體
37:間隔件
MP:記憶體柱
CC:接觸栓塞
SL:源極線
WL0~WL3:字元線
SGD,SGS:選擇閘極線
C4:接觸栓塞
OX,SW:絕緣層
GC:閘極電極
STI:元件分離區域
P well:P型阱區域
C1:接觸栓塞
C2:接觸栓塞
CS:接觸栓塞
D1:佈線層
D2:佈線層
Tr:電晶體
R1:區域

Claims (7)

  1. 一種半導體記憶裝置，係具備： 層狀的第1導電體，其設置於基板之上方； 多個第2導電體，其佈置於前述第1導電體之上方，且在第1方向上相互分開而堆疊； 多個柱部，其朝前述第1方向延伸，通過前述多個第2導電體，且包含與前述第1導電體電性連接的層狀之半導體；及 第1金屬栓塞，其以包圍前述第1導電體之外周的方式而設置，且將前述第1導電體與前述基板進行電性連接。
  2. 如請求項1之半導體記憶裝置，其中 進一步具備：第1佈線層，其設置在前述基板與前述第1導電體之間； 前述第1金屬栓塞包含：第1部分，其包圍前述第1導電體之前述外周，且接觸前述第1導電體之側表面；及第2部分，其將前述第1部分與前述第1佈線層進行電性連接； 前述第1佈線層電連接到前述基板。
  3. 如請求項2之半導體記憶裝置，其中 前述第1佈線層，係設置成為與前述基板平行且朝與前述第1方向交叉的第2方向延伸， 前述第2部分係設置在前述第1佈線層上。
  4. 如請求項1至3之中任一之半導體記憶裝置，其中 進一步具備： 第1栓塞，其通過前述第1導電體和前述多個第2導電體，且側表面不與前述第1導電體和前述多個第2導電體接觸；及 第2金屬栓塞，其與供設置在前述第1導電體的前述第1栓塞通過的開口區域之側表面接觸。
  5. 如請求項4之半導體記憶裝置，其中 進一步具備：第2佈線層，其設置在前述基板與前述第1導電體之間； 前述第2金屬栓塞包含第3部分，該第3部分將前述第1導電體與前述第2佈線層進行電性連接； 前述第2佈線層連接到前述基板。
  6. 如請求項1至3之中任一之半導體記憶裝置，其中 前述多個柱部之每一個包含：前述半導體，其之側表面的一部分電連接到前述第1導電體；及電荷儲存層。
  7. 如請求項1至3之中任一之半導體記憶裝置，其中 前述第1金屬栓塞至少包含鎢。
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