KR102275543B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 반도체 기판 상에 형성된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체, 및 상기 주변 로직 구조체 상에 서로 이격되어 배치되는 복수 개의 메모리 블록들을 포함하되, 상기 메모리 블록들 각각은 웰 플레이트 전극, 상기 웰 플레이트 전극의 상부면과 접촉하는 반도체층, 상기 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하여 상기 반도체층과 연결되는 복수 개의 수직 구조체들을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 반도체 기판 상에 형성된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체, 및 상기 주변 로직 구조체 상에 서로 이격되어 배치되는 복수 개의 메모리 블록들을 포함하되, 상기 메모리 블록들 각각은 웰 플레이트 전극, 상기 웰 플레이트 전극의 상부면과 접촉하는 반도체층, 상기 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하여 상기 반도체층과 연결되는 복수 개의 수직 구조체들을 포함한다.
일 실시예에 따르면, 상기 적층 구조체는 상기 반도체층 상에서 일 방향으로 연장되며, 상기 반도체층은 상기 적층 구조체의 일측에 배치되는 제 1 도전형의 공통 소오스 영역을 포함한다.
일 실시예에 따르면, 상기 공통 소오스 영역은 상기 웰 플레이트 전극과 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 주변 로직 회로들은 상기 반도체 기판 상에 집적된 전압 발생기를 포함하며, 상기 주변 로직 구조체는 상기 웰 플레이트 전극과 상기 전압 발생기를 전기적으로 연결하는 하부 배선 구조체를 포함한다.
일 실시예에 따르면, 상기 주변 로직 회로들은 상기 반도체 기판 상에 집적된 페이지 버퍼 및 전압 발생기를 포함하고, 상기 주변 로직 구조체는 상기 페이지 버퍼와 전기적으로 연결된 복수 개의 제 1 하부 배선들, 및 상기 전압 발생기와 전기적으로 연결된 적어도 하나 이상의 제 2 하부 배선들을 포함하되, 상기 제 2 하부 배선들은 상기 웰 플레이트 전극과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 제 2 하부 배선들은 상기 반도체 기판의 상부면으로부터 상기 복수 개의 제 1 하부 배선들과 동일한 레벨에 배치되고, 상기 복수 개의 제 1 하부 배선들은 서로 이격된 제 2 하부 배선들 사이에 배열될 수 있다.
일 실시예에 따르면, 상기 메모리 블록들 각각은 상기 적층 구조체 상에서 나란히 연장되는 복수 개의 상부 배선들을 포함하며, 상기 상부 배선들은 상기 제 1 하부 배선들과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 반도체층은 제 2 도전형의 불순물들을 가지며, 상기 웰 플레이트 전극과 접촉하는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하되, 상기 반도체층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 플레이트 전극과 접촉하는 상기 상부 부분에서보다 상기 하부 부분에서 클 수 있다.
일 실시예에 따르면, 상기 반도체층은 상기 웰 플레이트 전극과 접촉하는 제 2 도전형의 웰 불순물 영역을 포함한다.
일 실시예에 따르면, 상기 메모리 블록들의 상기 웰 플레이트 전극들은 상기 하부 매립 절연막 상에 서로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 웰 플레이트 전극의 면적은 상기 반도체층의 면적과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 수직 구조체들과 상기 적층 구조체 사이에 개재된 데이터 저장막을 더 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치는 웰 플레이트 전극, 상기 웰 플레이트 전극의 상부면을 덮는 반도체층, 상기 반도체층 상에서 일 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것, 상기 각 적층 구조체들을 관통하여 상기 반도체층과 연결되는 수직 구조체들, 및 상기 적층 구조체들 사이의 상기 반도체층 내에 형성된 제 1 도전형의 공통 소오스 영역들을 포함한다.
일 실시예에 따르면, 상기 공통 소오스 영역들은 상기 웰 플레이트 전극의 상부면과 이격될 수 있다.
일 실시예에 따르면, 상기 반도체층은 상기 웰 플레이트 전극과 접촉하는 제 2 도전형의 Š 불순물 영역을 포함한다.
일 실시예에 따르면, 상기 반도체층은 제 2 도전형의 불순물들을 가지며, 상기 웰 플레이트 전극과 접촉하는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하되, 상기 반도체층의 제 2 도전형 불순물 농도는 상기 상부 부분에서보다 상기 하부 부분에서 클 수 있다.
일 실시예에 따르면, 상기 웰 플레이트 전극의 면적은 상기 반도체층의 면적과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 반도체 기판 상에 형성된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되, 상기 웰 플레이트 전극은 상기 하부 매립 절연막 상에 배치될 수 있다.
일 실시예에 따르면, 상기 주변 로직 회로들은 상기 반도체 기판 상에 집적되며, 상기 웰 플레이트 전극과 전기적으로 연결된 전압 발생기를 포함하며, 상기 전압 발생기와 상기 웰 플레이트 전극 간의 수직적 거리는 상기 적층 구조체들의 수직적 높이보다 작을 수 있다.
일 실시예에 따르면, 상기 수직 구조체들과 상기 적층 구조체 사이에 개재된 데이터 저장막을 더 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 주변 로직 구조체 상에 셀 어레이 구조체가 형성될 수 있다. 셀 어레이 구조체는 웰 플레이트 전극의 상부면에 형성된 반도체층 및 반도체층 상에 3차원적으로 배열되는 메모리 셀들을 포함할 수 있다. 이러한 메모리 셀들의 소거 동작시 반도체층의 하부면을 덮는 웰 플레이 전극을 통해 반도체층 및 메모리 셀들로 소거 전압이 인가될 수 있다. 즉, 반도체층 하부면 전체에서 소거 전압이 인가될 수 있으므로, 3차원적으로 배열된 메모리 셀들로 소거 전압이 전달될 때 전압 강하를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 주변 로직 회로들의 배치 구조를 개략적으로 나타내는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 평면도이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도들로서, 각각 도 11의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다.
도 15a, 도 15b, 도 15c, 및 도 15d는 도 12의 A 부분을 확대한 도면들이다.
도 16a 및 도 16b는 도 13의 B부분을 확대한 도면들이다.
도 17a, 도 17b, 및 도 17c는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 주변 로직 구조체를 나타내는 사시도들이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 구비된 웰 플레이트 전극의 변형례를 나타낸다.
도 19 및 도 20은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 11의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 21은 도 20의 B 부분을 확대한 도면이다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 페이지 버퍼(3), 컬럼 디코더(4), 및 제어 회로들(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들(5)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다. 로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다.
페이지 버퍼(3)는 비트 라인들을 통해 메모리 셀 어레이와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 페이지 버퍼(3)는 제어 로직(3)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 컬럼 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다.
제어 회로들(5)은 3차원 반도체 메모리 장치의 전반적인 동작을 제어한다. 제어 회로들(5)은 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로들(5)은 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기(30)를 포함할 수 있다. 제어 회로들(5)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함한다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들(EL)로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4 및 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도들이다.
도 4 및 도 5를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS)(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)이 배치될 수 있다. 실시예들에 따르면, 페이지 버퍼(3) 및 제어 회로들(5) 상에 셀 어레이(1)를 포함하는 셀 어레이 구조체(CS)(도 1의 CS 참조)가 배치될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 페이지 버퍼(3) 및 제어 회로들(5)이 셀 어레이(1)와 중첩될 수 있으며, 로우 및 컬럼 디코더들(2, 4)은 평면적 관점에서 셀 어레이(1)의 둘레에 배치될 수 있다. 다른 예로, 도 5에 도시된 바와 같이, 컬럼 디코더(4), 페이지 버퍼(3), 및 제어 회로들(5)이 평면적 관점에서 셀 어레이(1)와 중첩될 수 있으며, 로우 디코더들(2)이 평면적 관점에서 셀 어레이(1)의 둘레에 배치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도이다. 도 8 및 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 주변 로직 회로들의 배치 구조를 개략적으로 나타내는 도면들이다.
도 6 및 도 7을 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 그리고, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)는, 평면적 관점에서, 중첩될 수 있다.
일 실시예에서, 반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
일 실시예에 따르면, 주변 로직 구조체(PS)는 반도체 기판(10) 상에 집적된 주변 로직 회로들 및 주변 로직 회로들을 덮는 하부 매립 절연막(50)을 포함한다. 예를 들어, 주변 로직 회로들은 도 1을 참조하여 설명된 로우 및 컬럼 디코더들(2, 4), 페이지 버퍼(3), 및 주변 로직들(5)을 포함할 수 있다. 일 실시예에 따르면, 셀 어레이 구조체(CS) 아래에 페이지 버퍼(20) 및 전압 발생기(30)가 배치될 수 있으며, 페이지 버퍼(20) 및 전압 발생기(30)는 셀 어레이 구조체(CS)와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 적층되며, 복수 개의 메모리 블록들(BLK1, BLK2)을 포함할 수 있다. 메모리 블록들(BLK1, BLK2) 각각은 웰 플레이트 전극(60; well plate electrode), 반도체층(70), 및 적층 구조체(ST)를 포함할 수 있다.
웰 플레이트 전극(60)은 주변 로직 구조체(PS) 상에 평판(plate) 형태로 배치될 수 있으며, 하부 매립 절연막(50)의 상부면에 형성될 수 있다. 일 실시예에서, 메모리 블록들(BLK1, BLK2)의 웰 플레이트 전극(60)들은 서로 이격되어 배치될 수 있다. 웰 플레이트 전극(60)은 주변 회로 구조체의 전압 발생기(30)와 전기적으로 연결될 수 있다. 웰 플레이트 전극(60)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등), 전이 금속(ex, 티타늄 또는 탄탈늄 등) 및 금속 실리사이드 등에서 선택된 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치의 소거 동작시, 전압 발생기(30)로부터 생성된 소거 전압이 웰 플레이트 전극(60)에 인가될 수 있다.
반도체층(70)은 웰 플레이트 전극(60)의 상부면과 직접 접촉될 수 있으며, 웰 플레이트 전극(60)의 상부면 전체를 덮을 수 있다. 반도체층(70)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체층(70)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
적층 구조체(ST)는 반도체층(70) 상에 차례로 적층된 전극들(EL)을 포함하며, 전극들(EL)은 메모리 셀들을 구성할 수 있다. 전극들(EL) 각각은 도전성 물질(예를 들면, 도핑된 실리콘 또는 금속)으로 형성될 수 있으며, 라인 또는 판(plate)의 형태로 제공될 수 있다.
일 실시예에 따르면, 도 8에 도시된 바와 같이, 각각의 메모리 블록들(BLK1, BLK2) 아래에 페이지 버퍼(20)가 배치될 수 있으며, 복수 개의 메모리 블록들(BLK1, BLK2) 아래에 전압 발생기(30)가 배치될 수 있다. 그리고, 평면적 관점에서, 복수 개의 메모리 블록들(BLK1, BLK2) 둘레에 로우 디코더(15)가 배치될 수 있다. 다른 실시예에 따르면, 도 9에 도시된 바와 같이, 각각의 메모리 블록들(BLK1, BLK2) 아래에 페이지 버퍼(20) 및 전압 발생기(30)가 배치될 수도 있다. 그리고, 평면적 관점에서, 복수 개의 메모리 블록들(BLK1, BLK2) 둘레에 로우 디코더(15)가 배치될 수 있다. 실시예들에서, 전압 발생기(30)는 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하며, 전압 발생기(30)에서 생성된 소거 전압을 선택된 메모리 블록(BLK1, BLK2)의 웰 플레이트 전극(60)으로 소거 전압을 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다. 도 11은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 평면도이다. 도 12 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 단면도들로서, 각각 도 11의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다.
도 10 내지 도 14를 참조하면, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는, 평면적 관점에서 오버랩될 수 있다.
실시예들에 따르면, 주변 로직 구조체(PS)는 로우 및 칼럼 디코더들(도 2의 2, 4 참조), 페이지 버퍼(도 2의 3 참조), 및 제어 로직들(도 2의 5 참조)와 같은 주변 로직 회로들을 포함할 수 있으며, 이러한 주변 로직 회로들은 반도체 기판(10)의 전면 상에 집적될 수 있다. 나아가, 주변 로직 구조체(PS)는 주변 로직 회로들과 전기적으로 연결되는 하부 배선 구조체 및 주변 로직 회로들과 하부 배선 구조체를 덮는 하부 매립 절연막(50)을 포함할 수 있다.
일 실시예에 따르면, 주변 로직 구조체(PS)는 페이지 버퍼(20)를 구성하는 제 1 및 제 2 모오스 트랜지스터들(TR1, TR2), 전압 발생기(30)를 구성하는 제 3 모오스 트랜지스터(TR3), 및 로우 디코더(40)를 구성하는 제 4 모오스 트랜지스터(TR4)를 포함할 수 있다.
제 1 모오스 트랜지스터(TR1)는 반도체 기판(10) 내에 n형 불순물을 도핑하여 형성된 제 1 웰 영역(21n) 상에 형성될 수 있다. 제 2 모오스 트랜지스터(TR2)는 반도체 기판(10) 내에 p형 불순물을 도핑하여 형성된 제 2 웰 영역(21p) 상에 형성될 수 있다. 제 3 모오스 트랜지스터(TR3)는 반도체 기판(10) 내에 n형 또는 p형 불순물을 도핑하여 형성된 제 3 웰 영역(31) 상에 형성될 수 있다. 또한, 제 4 모오스 트랜지스터는 반도체 기판(10) 내에 n형 또는 p형 불순물을 도핑하여 형성된 제 4 웰 영역(41) 상에 형성될 수 있다. 나아가, 제 1 내지 제 4 웰 영역들(21n, 21p, 31, 41)에는 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다. 그리고, 제 1 내지 제 4 모오스 트랜지스터들(TR1, TR2, TR3, TR4)에는 하부 배선 구조체와 전기적으로 연결되는 콘택 플러그들 및 배선들이 접속될 수 있다.
일 실시예에 따르면, 하부 배선 구조체가 수직적 관점에서, 주변 로직 회로들과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 하부 배선 구조체는 페이지 버퍼(20)와 전기적으로 연결되는 제 1 하부 배선들(43)과, 전압 발생기(30)와 전기적으로 연결되는 연결 배선(41) 및 제 2 하부 배선들(45)을 포함할 수 있다. 그리고, 제 2 하부 배선들(45)에 적어도 하나 이상의 웰 콘택 플러그들(WCP)이 접속될 수 있으며, 웰 콘택 플러그들(WCP)의 상부면들은 하부 매립 절연막(50)의 상부면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 셀 어레이 구조체(CS)는 웰 플레이트 전극(60), 웰 플레이트 전극(60)을 덮는 반도체층(70), 반도체층(70) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST), 및 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다.
웰 플레이트 전극(60)은 하부 매립 절연막(50)의 상부면에 배치되며, 웰 콘택 플러그들(WCP)의 상부면과 접촉할 수 있다. 일 실시예에서, 웰 플레이트 전극(60)은 평판 형태를 가질 수 있으며, 제 2 하부 배선들(45) 및 연결 배선(41)을 통해 전압 발생기(30)와 전기적으로 연결될 수 있다. 웰 플레이트 전극(60)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등), 전이 금속(ex, 티타늄 또는 탄탈늄 등) 및 금속 실리사이드 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 웰 플레이트 전극(60)은 도전성 금속질화물로 형성될 수 있으며, 웰 플레이트 전극(60)의 두께는 제 1 및 제 2 하부 배선들(43, 45)의 두께보다 얇을 수 있다.
일 실시예에서, 웰 플레이트 전극(60)은 평면적 관점에서 제 2 하부 배선들(45)과 오버랩될 수 있다. 웰 플레이트 전극(60)은 평판 형태를 가지므로, 웰 콘택 플러그들(WCP), 제 2 하부 배선들(45), 연결 배선(41), 및 전압 발생기(30)의 배치 구조가 다양하게 변경될 수 있다. 이에 대해, 도 18 내지 도 22를 참조하여 보다 상세히 설명된다.
반도체층(70)은 웰 플레이트 전극(60)의 상부면과 직접 접촉할 수 있다. 일 실시예에서, 반도체층(70)의 면적은 웰 플레이트 전극(60)의 면적과 실질적으로 동일할 수 있다. 반도체층(70)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체층(70)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 반도체층(70)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역(CTR)을 포함할 수 있다.
일 실시예에 따르면, 웰 플레이트 전극(60) 및 반도체층(70)을 형성하는 것은, 하부 매립 절연막(50) 상에 웰 도전막 및 폴리실리콘막을 차례로 적층하고 웰 도전막 및 폴리실리콘막을 패터닝하는 것을 포함할 수 있다. 여기서, 폴리실리콘막을 증착하는 동안 제 1 도전형의 불순물이 도핑될 수 있다. 이와 달리, 언도우프된 폴리실리콘막을 증착한 후, 반도체층(70)의 하부 부분에 제 1 도전형의 불순물을 도핑하여 웰 불순물 영역을 형성할 수도 있다. 또 다른 예로, 폴리실리콘막을 증착한 후, 레이저 어닐링 공정을 수행하여 폴리실리콘막의 그레인 바운더리를 감소시킬 수 있다.
일 실시예에 따르면, 적층 구조체들(ST)은 반도체층(70) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 반도체층(70) 상에 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하부 절연막(ILD)의 두께는 다른 절연막들(ILD)보다 얇을 수 있다. 또한, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 로직 회로들 간의 전기적 연결을 위해, 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 적층 구조체들(ST)은 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다.
나아가, 평탄화된 상부면을 갖는 상부 매립 절연막(80)이 반도체층(70) 상에서 계단식 구조를 갖는 전극들(EL)의 단부들을 덮을 수 있다. 또한, 캡핑 절연막(90)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(80)을 덮을 수 있다.
캡핑 절연막(90) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 나아가, 비트라인들(BL)은 주변 로직 구조체(PS)의 제 1 하부 배선들(43)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 수직 구조체들(VS)은 셀 어레이 영역(CAR)에 배치되며, 적층 구조체들(ST)을 관통하여 반도체층(70)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)는 평면적 관점에서 일 방향으로 배열될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체들(VS)의 바닥면들은 반도체층(70)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
실시예들에 따르면, 적층 구조체(ST)와 수직 구조체들(VS) 사이에 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나를 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 공통 소오스 영역들(71)이 각각 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있으며, 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에서, 공통 소오스 영역들(71)은 반도체층(70) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 실시예들에서, 공통 소오스 영역들(71)의 바닥면들은 웰 플레이트 전극(60)의 상부면과 이격될 수 있다.
일 실시예에 따르면, 공통 소오스 플러그(CSPLG)가 공통 소오스 영역들(71)에 각각 접속될 수 있다. 공통 소오스 플러그(CSPLG)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작시 공통 소오스 플러그(CSPLG)를 통해 공통 소오스 영역들(71)에 접지 전압이 인가될 수 있다. 일 실시예에 따르면, 공통 소오스 플러그(CSPLG)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 실시예에 따르면, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSPLG)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(71)과 국소적으로 접속될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 연결 구조체가 배치될 수 있다. 이 실시예에 따르면, 연결 구조체는 상부 매립 절연막(80)을 관통하여 전극들(EL)의 끝단들에 각각 접속되는 콘택 플러그들(PLG)과, 상부 매립 절연막(80) 상에서 콘택 패턴들(CT)을 통해 콘택 플러그들(PLG)에 접속되는 상부 배선들(UCL), 캡핑 절연막(90)과 하부 및 상부 매립 절연막들(50, 80)을 관통하는 적어도 하나 이상의 연결 플러그(WPLG) 및 연결 플러그(WPLG)와 상부 배선들(UL)을 연결하는 연결 라인들(CL)을 포함한다.
적층 구조체(ST)의 콘택 영역(CTR)에 배치되는 콘택 플러그들(PLG)은 서로 다른 수직적 길이들을 가질 수 있다. 그리고, 콘택 플러그들(PLG)의 상부면들은 수직 구조체들(VS)의 상부면들과 공면을 이룰 수 있다.
이 실시예에 따르면, 적층 구조체(ST)와 주변 로직 구조체(PS)는 연결 플러그(WPLG)를 통해 전기적으로 연결될 수 있다. 연결 플러그(WPLG)는 캡핑 절연막(90)과 상부 및 하부 매립 절연막들(50, 80)을 관통하여 주변 로직 회로와 전기적으로 연결될 수 있다. 예를 들어, 연결 플러그(WPLG)는 워드라인 드라이버들(40)과 전기적으로 연결될 수 있다.
이러한 3차원 반도체 메모리 장치의 소거 동작시 웰 플레이트 전극(60)을 통해 소거 전압이 반도체층(70) 및 수직 구조체들(VS)에 제공될 수 있다. 이 때, 평판 형태의 웰 플레이트 전극(60)을 통해 반도체층(70)에 소거 전압이 균일하게 제공될 수 있다. 이에 따라, 2차원적으로 배열된 수직 구조체들(VS)에 소거 전압이 제공되는 시간이 실질적으로 균일할 수 있다. 즉, 수직 구조체들(VS)의 위치에 따라, 소거 전압이 달라지는 것을 방지할 수 있다.
나아가, 일 실시예에서, 웰 플레이트 전극(60)과 전압 발생기(30) 간의 수직적 거리는 셀 어레이 구조체(CS)의 높이보다 작을 수 있다. 이에 따라, 주변 로직 구조체(PS)의 전압 발생기(30)로부터 발생된 소거 전압이 전달되는 경로가 감소될 수 있다. 따라서, 3차원 반도체 메모리 장치의 소거 동작시 소거 전압의 전압 강하를 줄일 수 있다.
도 15a, 도 15b, 도 15c, 및 도 15d는 도 12의 A 부분을 확대한 도면들이다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 적층 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막은 터널 절연막(TL), 전하 저장막(CL) 및 블록킹 절연막(BK)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 데이터 저장막 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
도 15a에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다.
도 15b에 도시된 실시예에 따르면, 터널 절연막(TIL) 및 전하 저장막(CIL)은 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 그리고, 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 15c에 도시된 실시예에 따르면, 터널 절연막(TIL)이 전극들(EL)과 수직 구조체(VS) 사이에서 층간 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있으며, 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 15c에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
이러한 데이터 저장막에서, 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
블록킹 절연막(BLK)은 서로 다른 물질로 형성되는 제 1 및 제 2 블록킹 절연막들을 포함할 수 있다. 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막(TIL)보다 작고 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 제 1 및 제 2 블록킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
도 16a 및 도 16b는 도 13의 B부분을 확대한 도면들이다.
도 16a 및 도 16b를 참조하면, 수직 구조체(VS)는 반도체 물질로 이루어질 수 있으며, 반도체층(70)과 연결되는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)를 포함할 수 있다. 제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 절연 물질로 채워질 수 있다.
데이터 저장막(DS)은 수직 구조체들(VS)과 적층 구조체들(ST) 사이에 개재될 수 있으며, 데이터 저장막(DS)은 적층 구조체들(ST)을 관통하는 수직 패턴(VP)과, 전극들(EL)과 수직 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
반도체층(70) 내의 공통 불순물 영역(71)은 제 2 도전형의 불순물들을 포함할 수 있으며, 웰 플레이트 전극(60)의 상부면과 이격될 수 있다. 한편, 도 16b에 도시된 실시예에 따르면, 반도체층(70)은 웰 플레이트 전극(60)과 접하는 제 1 도전형의 웰 불순물 영역(70w)을 포함할 수 있다. 웰 불순물 영역(70w)은 웰 플레이트 전극(60)과 반도체층(70) 간의 오믹 저항을 줄이기 위해 고농도로 도핑될 수 있다. 그리고, 반도체층(70) 내에 형성된 제 2 도전형의 공통 불순물 영역(71)은 웰 불순물 영역(70w)과 이격되어 배치될 수 있다.
나아가, 웰 플레이트 전극(60)의 두께는 반도체층(70)보다 얇게 형성될 수 있으며, 웰 콘택 플러그(WCP)와 접속될 수 있다. 일 실시예에서, 웰 콘택 플러그(WCP)는 배리어 금속막(M1) 및 금속막(M2)을 포함할 수 있다. 그리고, 웰 플레이트 전극(60)은 배리어 금속막(M1)과 동일한 금속물질로 형성될 수 있다. 예를 들어, 배리어 금속막(M1)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 또는 WN 중 선택된 어느 하나이거나 이들의 조합으로 이루어질 수 있으며, 금속막(M2)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 구리 합금 중에서 선택된 적어도 하나로 이루어지질 수 있다. 즉, 일 실시예에서, 웰 플레이트 전극(60)은 금속막보다 전기 전도도가 낮은 배리어 금속막(M1)과 동일한 물질로 형성될 수 있다. 이에 따라, 웰 플레이트 전극(60)과 반도체층(70) 간의 콘택 저항을 줄일 수 있으며, 반도체층(70)과 웰 플레이트 전극(60) 간의 반응성을 줄일 수 있다.
도 17a, 도 17b, 및 도 17c는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 주변 로직 구조체를 나타내는 사시도들이다.
주변 로직 구조체(PS)는 반도체 기판(10) 상에 집적된 주변 로직 회로들, 주변 로직 회로들과 전기적으로 연결되는 하부 배선 구조체, 및 주변 로직 회로들과 하부 배선 구조체를 덮는 하부 매립 절연막(50)을 포함할 수 있다.
도 17a에 도시된 실시예에 따르면, 하부 배선 구조체는 페이지 버퍼(20)와 전기적으로 연결되는 제 1 하부 배선들(43)과, 전압 발생기(30)와 전기적으로 연결되는 연결 배선(41), 및 제 2 하부 배선들(45)을 포함할 수 있다.
제 1 하부 배선들(43) 및 제 2 하부 배선들(45)은 일 방향으로 나란히 연장될 수 있으며, 반도체 기판(10)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 제 2 하부 배선들(45)의 위치는 웰 플레이트 전극(60) 아래에서 자유롭게 변경될 수 있다.
일 실시예에서, 제 1 하부 배선들(43)은 서로 이격된 제 2 하부 배선들(45) 사이에 배열될 수 있다. 서로 이격된 제 2 하부 배선들(45)은 콘택 플러그들을 통해 연결 배선(41)에 공통으로 연결될 수 있으며, 연결 배선(41)은 콘택 플러그를 통해 전압 발생기(30)와 전기적으로 연결될 수 있다. 또한, 제 2 하부 배선들(45)의 상부면에 웰 콘택 플러그들(WCP)이 접속될 수 있으며, 웰 콘택 플러그들(WCP)은 평판 형태의 웰 플레이트 전극(60)에 접속될 수 있다.
일 실시예에서, 제 2 하부 배선들(45)은 2개인 것을 도시하였으나, 제 2 하부 배선들(45)은 2개 이상일 수 있으며, 연결 배선(41) 또한 복수 개 배치될 수 있다.
도 17b에 도시된 실시예에 따르면, 하부 배선 구조체는 페이지 버퍼(20)와 전기적으로 연결되는 제 1 하부 배선들(43)과, 전압 발생기(30)와 전기적으로 연결되는 제 2 하부 배선(45)을 포함할 수 있다. 제 1 하부 배선들(43) 및 제 2 하부 배선(45)은 일 방향으로 나란히 연장될 수 있으며, 반도체 기판(10)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 이 실시예에서, 제 2 하부 배선(45)은 콘택 플러그를 통해 전압 발생기(30)에 직접 연결될 수 있다. 제 2 하부 배선(45)의 위치는 웰 플레이트 전극(60) 아래에서 자유롭게 변경될 수 있다. 제 2 하부 배선들(45)의 상부면에 웰 콘택 플러그들(WCP)이 접속될 수 있으며, 웰 콘택 플러그들(WCP)은 평판 형태의 웰 플레이트 전극(60)에 접속될 수 있다. 이 실시예에서, 웰 플레이트 전극(60)은 하나의 제 2 하부 배선(45)을 통해 전압 발생기(30)에 전기적으로 연결될 수 있다.
도 17c에 도시된 실시예에 따르면, 웰 플레이트 전극(60)과 연결된 웰 콘택 플러그(WCP)가 전압 발생기(30)에 직접 연결될 수 있다. 이 실시예에서, 웰 플레이트 전극(60)은 평판 형태를 가지므로, 웰 콘택 플러그(WCP) 및 전압 발생기(30)의 위치는 웰 플레이트 전극(60) 아래에서 자유롭게 변경될 수 있다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에 구비된 웰 플레이트 전극의 변형례를 나타낸다.
도 18a 및 도 18b를 참조하면, 반도체층(70)의 하부면에 웰 플레이트 전극(60)이 배치될 수 있으며, 반도체의 상부면 상에 전극들(EL)이 수직적으로 적층될 수 있다. 최하층에 배치된 전극(EL)의 면적은 반도체층(70)의 면적과 실질적으로 동일할 수 있으며, 전극들(EL)의 면적은 반도체층(70)의 상부면으로부터 멀어질수록 감소될 수 있다.
도 18a 및 도 18b에 도시된 실시예들에서, 웰 플레이트 전극(60)은 반도체층(70)의 일부분과 접촉될 수 있다. 예를 들어, 도 18a에 도시된 바와 같이, 웰 플레이트 전극(60)은 반도체층(70)의 중심 부분을 가로지르는 라인 형태를 가질 수 있다. 이와 달리, 웰 플레이트 전극(60)은 도 18b에 도시된 바와 같이, 반도체층(70)의 중심 부분에 배치되며 섬(island) 형태를 가질 수 있다.
도 19 및 도 20은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 11의 I-I'선 및 II-II'선을 따라 자른 단면들이다. 도 21은 도 20의 B 부분을 확대한 도면이다.
도 19 및 도 20을 참조하면, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는, 평면적 관점에서 오버랩될 수 있다.
상술한 것처럼, 주변 로직 구조체(PS)는 로우 및 칼럼 디코더들(도 2의 2, 4 참조), 페이지 버퍼(도 2의 3 참조), 및 제어 로직들(도 2의 5 참조)와 같은 주변 로직 회로들을 포함할 수 있으며, 이러한 주변 로직 회로들은 반도체 기판(10)의 전면 상에 집적될 수 있다. 나아가, 주변 로직 구조체(PS)는 주변 로직 회로들과 전기적으로 연결되는 하부 배선 구조체 및 주변 로직 회로들과 하부 배선 구조체를 덮는 하부 매립 절연막(50)을 포함할 수 있다.
일 실시예에 따르면, 하부 배선 구조체가 수직적 관점에서, 주변 로직 회로들과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 하부 배선 구조체는 페이지 버퍼(20)와 전기적으로 연결되는 제 1 하부 배선들(43)과, 전압 발생기(30)와 전기적으로 연결되는 연결 배선(41) 및 제 2 하부 배선들(45)을 포함할 수 있다. 그리고, 제 2 하부 배선들(45)에 적어도 하나 이상의 웰 콘택 플러그들(WCP)이 접속될 수 있으며, 웰 콘택 플러그의 상부면은 하부 매립 절연막(50)의 상부면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 셀 어레이 구조체(CS)는 웰 플레이트 전극(60), 웰 플레이트 전극(60)을 덮는 반도체층(70), 반도체층(70) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST), 및 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다.
상술한 것처럼, 웰 플레이트 전극(60)이 하부 매립 절연막(50)의 상부면에 배치되며, 웰 콘택 플러그들(WCP)의 상부면과 접촉할 수 있다. 일 실시예에서, 웰 플레이트 전극(60)은 평판 형태를 가질 수 있으며, 제 2 하부 배선들(45) 및 연결 배선(41)을 통해 전압 발생기(30)와 전기적으로 연결될 수 있다.
반도체층(70)은 웰 플레이트 전극(60)의 상부면과 직접 접촉할 수 있다. 일 실시예에서, 반도체층(70)의 면적은 웰 플레이트 전극(60)의 면적과 실질적으로 동일할 수 있다.
적층 구조체들(ST)은 반도체층(70) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 반도체 기판(10) 상에 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함한다.
이 실시예에 따르면, 수직 구조체들(VS) 각각은 적층 구조체(ST)의 하부 부분을 관통하여 반도체층(70)과 접속되는 하부 반도체 패턴(LSP) 및 적층 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 연결되는 상부 반도체 패턴(USP)을 포함한다. 이 실시예들에서, 데이터 저장막(DS)의 수직 패턴(VP)은 도 10b에 도시된 바와 같이, 상부 반도체 패턴(USP)과 적층 구조체(ST) 사이에 개재될 수 있다.
일 실시예에 따르면, 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴에 의해 채워질 수 있다. 그리고, 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴(USP)은 그것의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 도 21에 도시된 바와 같이, 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 적층 구조체(ST)의 내측벽을 덮을 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 반도체층(70)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
일 실시예에 따르면, 하부 반도체 패턴(LSP)은, 도 3을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다. 하부 반도체 패턴(LSP)은 반도체층(70)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 하부 반도체 패턴(LSP)은 반도체층(70)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 실시예에 따르면, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 일 실시예에 따르면, 하부 반도체 패턴(LSP)에 인접한 절연 패턴은 하부 반도체 패턴(LSP)의 일측벽과 직접 접촉될 수 있다.
일 실시예에서, 하부 반도체 패턴(LSP)은, 도 21에 도시된 바와 같이, 최하층 전극(EL)을 관통하는 필라 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 하부면은 반도체층(70)의 상부면보다 아래에 위치하며, 웰 플레이트 전극(60)과 이격될 수 있다. 그리고, 하부 반도체 패턴(LSP)의 상부면이 최하층 전극(EL)의 상부면보다 위에 위치할 수 있다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다. 일 실시예에 따른 3차원 반도체 메모리 장치는 도 3을 참조하여 설명된 낸드 플래시 메모리 장치일 수 있다.
도 22를 참조하면, 낸드 플래시 메모리 장치의 소거 동작은 반도체 물질로 이루어진 수직 구조체(VS)와 워드 라인들 사이의 전압 차이를 제공하여, 전하 저장막에 저장된 전하를 수직 구조체(VS)로 방출함으로써 수행될 수 있다.
소거 동작시 전압 발생기(30)에서 발생된 소거 전압(VERS, 예를 들어, 약 10V 내지 20V)이 웰 플레이트 전극(60)에 인가될 수 있다. 워드 라인들(WL)에 접지 전압(VSS)이 인가되며, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 비트 라인(BL), 및 공통 소오스 플러그(CSPLG)는 플로팅될 수 있다.
이러한 전압 조건에서, 웰 플레이트 전극(60)에 의해 인가된 소거 전압이 반도체층(70) 및 반도체 물질을 포함하는 수직 구조체(VS)에 전달될 수 있다. 이에 따라, 수직 구조체(VS)와 워드 라인들 사이에 큰 전압 차가 제공되므로 데이터 저장막에 저장된 전하들이 파울러-노던하임 터널링 현상에 의해 수직 구조체(VS)로 방출될 수 있다. 실시예들에 따르면, 반도체층(70)의 하부면 전체에서 웰 플레이트 전극(60)을 통해 소거 전압이 인가되므로, 셀 어레이 구조체(CS)의 중심 영역에 위치하는 수직 구조체(VS)에 전달되는 소거 전압과 가장자리 영역에 위치하는 수직 구조체(VS)에 전달되는 소거 전압의 차이는 감소될 수 있다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에 형성된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체; 및
    상기 주변 로직 구조체 상에 서로 이격되어 배치되는 복수 개의 메모리 블록들을 포함하되,
    상기 메모리 블록들 각각은,
    웰 플레이트 전극;
    상기 웰 플레이트 전극의 상부면과 접촉하는 반도체층;
    상기 반도체층 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 상기 반도체층과 연결되는 복수 개의 수직 구조체들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적층 구조체는 상기 반도체층 상에서 일 방향으로 연장되며,
    상기 반도체층은 상기 적층 구조체의 일측에 배치되는 제 1 도전형의 공통 소오스 영역을 포함하는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 공통 소오스 영역은 상기 웰 플레이트 전극과 이격되어 배치된 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 주변 로직 회로들은 상기 반도체 기판 상에 집적된 전압 발생기를 포함하며,
    상기 주변 로직 구조체는 상기 웰 플레이트 전극과 상기 전압 발생기를 전기적으로 연결하는 하부 배선 구조체를 포함하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 로직 회로들은 상기 반도체 기판 상에 집적된 페이지 버퍼 및 전압 발생기를 포함하고,
    상기 주변 로직 구조체는 상기 페이지 버퍼와 전기적으로 연결된 복수 개의 제 1 하부 배선들, 및 상기 전압 발생기와 전기적으로 연결된 적어도 하나 이상의 제 2 하부 배선들을 포함하되,
    상기 제 2 하부 배선들은 상기 웰 플레이트 전극과 전기적으로 연결되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 하부 배선들은 상기 반도체 기판의 상부면으로부터 상기 복수 개의 제 1 하부 배선들과 동일한 레벨에 배치되고,
    상기 복수 개의 제 1 하부 배선들은 서로 이격된 제 2 하부 배선들 사이에 배열되는 3차원 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 메모리 블록들 각각은 상기 적층 구조체 상에서 나란히 연장되는 복수 개의 상부 배선들을 포함하며,
    상기 상부 배선들은 상기 제 1 하부 배선들과 전기적으로 연결되는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 반도체층은 제 2 도전형의 불순물들을 가지며, 상기 웰 플레이트 전극과 접촉하는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하되,
    상기 반도체층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 플레이트 전극과 접촉하는 상기 상부 부분에서보다 상기 하부 부분에서 큰 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 반도체층은 상기 웰 플레이트 전극과 접촉하는 제 2 도전형의 웰 불순물 영역을 포함하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 메모리 블록들의 상기 웰 플레이트 전극들은 상기 하부 매립 절연막 상에 서로 이격되어 배치되는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 웰 플레이트 전극의 면적은 상기 반도체층의 면적과 실질적으로 동일한 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 수직 구조체들과 상기 적층 구조체 사이에 개재된 데이터 저장막을 더 포함하는 3차원 반도체 메모리 장치.
  13. 웰 플레이트 전극;
    상기 웰 플레이트 전극의 상부면과 접촉하는는 반도체층;
    상기 반도체층 상에서 일 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것;
    상기 각 적층 구조체들을 관통하여 상기 반도체층과 연결되는 수직 구조체들; 및
    상기 적층 구조체들 사이의 상기 반도체층 내에 형성된 제 1 도전형의 공통 소오스 영역들을 포함하는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 공통 소오스 영역들은 상기 웰 플레이트 전극의 상부면과 이격되는 3차원 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 반도체층은 상기 웰 플레이트 전극과 접촉하는 제 2 도전형의 Š 불순물 영역을 포함하는 3차원 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 반도체층은 제 2 도전형의 불순물들을 가지며, 상기 웰 플레이트 전극과 접촉하는 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하되,
    상기 반도체층의 제 2 도전형 불순물 농도는 상기 상부 부분에서보다 상기 하부 부분에서 높은 3차원 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    반도체 기판 상에 형성된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되,
    상기 웰 플레이트 전극은 상기 하부 매립 절연막 상에 배치되는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 주변 로직 회로들은 상기 반도체 기판 상에 집적되며, 상기 웰 플레이트 전극과 전기적으로 연결된 전압 발생기를 포함하며,
    상기 전압 발생기와 상기 웰 플레이트 전극 간의 수직적 거리는 상기 적층 구조체들의 수직적 높이보다 작은 3차원 반도체 메모리 장치.
  19. 금속 실리사이드층;
    상기 금속 실리사이드층의 상면 상의 실리콘층;
    상기 실리콘층 상에 수직적으로 적층된 복수의 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 상기 실리콘층과 연결되는 복수의 수직 구조체들을 포함하는 3차원 반도체 메모리 장치.
  20. 반도체 기판 상에 배치된 주변 로직 회로들 및 상기 주변 로직 회로들을 덮는 제 1 절연막을 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상에 배치된 금속 실리사이드층;
    상기 금속 실리사이드층의 상면 상의 실리콘층;
    상기 실리콘층 상에 수직적으로 적층된 복수의 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 상기 실리콘층과 연결되는 복수의 수직 구조체들을 포함하는 3차원 반도체 메모리 장치.

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