JP2013062380A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】実施形態の半導体記憶装置の製造方法は、第1配線層42及び前記第1メモリセル層43〜47をパターニングすることにより、第1方向D1に沿ったストライプ形状の第1構造を第1領域20に形成し、第2構造DM1を第2領域21に形成することと、第1構造及び前記第2構造DM1上に順次形成した第2配線層54及び第2メモリセル層55〜59をパターニングすることにより、第1方向D1と異なる第2方向D2に沿ったストライプ形状を有し、且つ第2領域21における第2構造DM1直上の領域で折り返すパターンを有する第3構造を第1領域20に形成することと、第3構造の折り返す部分における第2配線層54及び第2メモリセル層55〜59、並びにその直下に位置する第1メモリセル層43〜47を除去することとを具備する。
【選択図】図23
Description
一実施形態に係る半導体記憶装置の製造方法について説明する。以下では半導体記憶装置として、3次元のクロスポイント型メモリであるReRAM(Resistive RAM)を例に挙げて説明する。
まず、本実施形態に係る半導体記憶装置の構成について説明する。
図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置10は、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13、コントローラ14、及び電源15を備えている。
次に、上記メモリセルアレイ11の構成の詳細について説明する。図3は、メモリセルアレイ11の平面図である。
次に、図2〜4に示すメモリセルアレイ11の製造方法について、図5〜図37を用いて説明する。以下では説明の簡単化のために、メモリセルアレイ11が2層構造である場合を例に挙げて説明する。
上記のように、本実施形態によれば、半導体記憶装置の製造工程を簡略化出来る。本効果につき、以下、順を追って説明する。
浮遊ゲートを用いた従来の不揮発性半導体メモリ(EEPROM)は、二十数nm世代以降の微細化が困難である。そこで、更なる大容量化が可能な不揮発性半導体メモリの候補として、3次元クロスポイントセルが期待されている。この中でも、可変抵抗素子を用いたReRAMが、次世代不揮発性半導体メモリとして有力である。
このようなReRAMの従来の製造方法であると、以下のような問題点があった。
しかしながら、本実施形態に係る製造方法であれば、上記問題を解決出来る。
3.4.1 第1の変形例
上記実施形態では、図25〜図29の工程において、ワード線WLの下までエッチングを行うことで、開口部OP1、OP2に露出されているワード線膜42及びバリアメタル層41を除去している。しかしながら図40に示すように、ワード線膜42の上面でエッチングを停止しても良い。図40は、図28に示す領域に対応する。すなわち、ワード線膜42及びバリアメタル層41を残存させても良い。そして、ワード線ループカットは図34及び図35の工程の後の、ワード線膜65のループカット時に同時に行っても良い。図41は、1層目及び2層目のワード線WLを一括してループカットした際の様子を示し、図37で示す領域に対応する。
上記実施形態では、BL HU部21とWL HU部22の両方にそれぞれダミーのメモリセル構造DM1、DM2を形成する場合について説明した。しかし、いずれか一方のみが形成される場合であっても良い。
上記実施形態で説明した製造方法であると、BL HU部21のダミーのメモリセル構造DM1は、ビット線膜54よりも下に存在する。逆にWL HU部22のダミーのメモリセル構造DM2は、ワード線膜42よりも上に存在する。
以上のように、実施形態に係る半導体記憶装置の製造方法は、第1配線層(WL42@図5)及び第1メモリセル層(層43〜47@図5)を順次形成することと、前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向(D1)に沿ったストライプ形状の第1構造を第1領域(メモリセル部20@図11)に形成し、第2構造(DM1@図11)を第2領域(BL HU21 @図11)に形成することと、前記第1構造及び前記第2構造上に、第2配線層(BL54@図13)及び第2メモリセル層(層55〜59@図13)を順次形成することと、前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向(D2)に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造(2層目のセルアレイ@図18)を前記第1領域に形成することと、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去すること(図25,26,28)とを具備する。
Claims (6)
- 第1配線層及び第1メモリセル層を順次形成することと、
前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、
前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、
前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、
前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層及び前記第1配線層を除去することと
を具備し、前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層及び前記第1配線層を除去することは、前記第2配線層及び前記第2メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第2構造は前記開口部の内側に位置し、
前記第1構造は、第3領域において折り返す構造を有し、
前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層及び前記第1配線層を除去する際に、前記第1構造の前記折り返す部分における前記第1配線層及び前記第1メモリセル層も除去される
ことを特徴とする半導体記憶装置の製造方法。 - 第1配線層及び第1メモリセル層を順次形成することと、
前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1方向に沿ったストライプ形状の第1構造を第1領域に形成し、第2構造を第2領域に形成することと、
前記第1構造及び前記第2構造上に、第2配線層及び第2メモリセル層を順次形成することと、
前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状を有し、且つ前記第2領域における前記第2構造直上の領域で折り返すパターンを有する第3構造を前記第1領域に形成することと、
前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去することは、前記第2配線層及び前記第2メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第2構造は前記開口部の内側に位置する
ことを特徴とする請求項2記載の半導体記憶装置の製造方法。 - 前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第2構造の前記第1メモリセル層を除去する際には、前記折り返す部分直下の前記第1配線層も除去される
ことを特徴とする請求項2または3記載の半導体記憶装置の製造方法。 - 前記第1構造は、第3領域において折り返す構造を有し、
前記第3構造の前記折り返す部分における前記第2配線層及び前記第2メモリセル層、並びにその直下に位置する前記第1メモリセル層を除去する際に、前記第1構造の前記折り返す部分における前記第1配線層及び前記第1メモリセル層も除去される
ことを特徴とする請求項2から4のいずれか1項記載の半導体記憶装置の製造方法。 - 第1配線層及び第1メモリセル層を順次形成することと、
前記第1配線層及び前記第1メモリセル層をパターニングすることにより、第1領域に、第1方向に沿ったストライプ形状を有し、且つ第2領域で折り返すパターンを有する第1構造を形成することと、
前記第1構造上に、第2配線層及び第2メモリセル層を順次形成することと、
前記第2配線層及び前記第2メモリセル層をパターニングすることにより、第1方向と異なる第2方向に沿ったストライプ形状の第2構造を前記第1領域に形成し、第3構造を前記第2領域において前記第1構造が折り返す部分の直上に形成することと、
前記折り返す部分における前記第3構造の前記第2配線層及び前記第2メモリセル層並びに前記第1配線層及び前記第1メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。
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