JP2013069922A - 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2013069922A JP2013069922A JP2011208165A JP2011208165A JP2013069922A JP 2013069922 A JP2013069922 A JP 2013069922A JP 2011208165 A JP2011208165 A JP 2011208165A JP 2011208165 A JP2011208165 A JP 2011208165A JP 2013069922 A JP2013069922 A JP 2013069922A
- Authority
- JP
- Japan
- Prior art keywords
- film
- variable resistance
- resistance element
- memory cell
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 238000003860 storage Methods 0.000 title abstract 4
- 239000011229 interlayer Substances 0.000 claims abstract description 58
- 239000007769 metal material Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000009751 slip forming Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 3
- 238000003475 lamination Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 167
- 239000002184 metal Substances 0.000 description 136
- 229910052751 metal Inorganic materials 0.000 description 136
- 239000007772 electrode material Substances 0.000 description 45
- 230000004888 barrier function Effects 0.000 description 36
- 230000008859 change Effects 0.000 description 33
- 238000005530 etching Methods 0.000 description 20
- 239000010410 layer Substances 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 4
- 229910052748 manganese Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 3
- -1 compound compound Chemical class 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
【課題】メモリセルアレイの加工マージンを向上させた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１方向に延びる第１配線となる膜、第１非オーミック素子となる膜及び金属材料からなる第１可変抵抗素子となる膜を順次積層し、第１可変抵抗素子となる膜及び第１非オーミック素子となる膜をこれらの積層方向及び第１方向と交差する第２方向で複数に分割し、第２方向で複数に分割された第１可変抵抗素子となる膜及び第１非オーミック素子となる膜の間に第１層間絶縁膜を形成し、第１可変抵抗素子となる膜及び第１層間絶縁膜の上面を平坦化し、第１可変抵抗素子となる膜の金属材料を酸化し、第１可変抵抗素子となる膜及び第１層間絶縁膜上に、第１上部電極となる膜及び第２方向に延びる第２配線となる膜を順次積層することを特徴とする。
【選択図】図４
【解決手段】実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１方向に延びる第１配線となる膜、第１非オーミック素子となる膜及び金属材料からなる第１可変抵抗素子となる膜を順次積層し、第１可変抵抗素子となる膜及び第１非オーミック素子となる膜をこれらの積層方向及び第１方向と交差する第２方向で複数に分割し、第２方向で複数に分割された第１可変抵抗素子となる膜及び第１非オーミック素子となる膜の間に第１層間絶縁膜を形成し、第１可変抵抗素子となる膜及び第１層間絶縁膜の上面を平坦化し、第１可変抵抗素子となる膜の金属材料を酸化し、第１可変抵抗素子となる膜及び第１層間絶縁膜上に、第１上部電極となる膜及び第２方向に延びる第２配線となる膜を順次積層することを特徴とする。
【選択図】図４
Description
実施形態は、不揮発性半導体記憶装置に関する。
近年、可変抵抗素子及び非オーミック素子（ダイオードなど）からなる抵抗変化型のメモリセルが注目されている。このメモリセルは、２つの交差する選択配線間に柱状に形成可能なクロスポイント型のメモリセルであるため、高集積化及び大容量化が容易である。
従来、この抵抗変化型のメモリセルは、メモリセルの加工時に（１）メモリセル材の堆積、（２）メモリセル材を加工するためのマスク材の堆積、（３）フォトリソグラフィ法によるマスク材のパターニング、（４）メモリセル材に対する異方性エッチングからなるプロセスによって製造されている。
しかし、このプロセスでは、メモリセル材を一括に加工する必要があるため複雑な加工ステップが要求されるばかりでなく、異方性エッチングに耐え得る十分な厚さのマスク材が必要となる。そのため、異方性エッチング時のアスペクト比が大きくなってしまい加工マージンを確保できない点が問題となる。
メモリセルアレイの加工マージンを向上させた不揮発性半導体記憶装置を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１方向に延びる第１配線となる膜、第１非オーミック素子となる膜及び金属材料からなる第１可変抵抗素子となる膜を順次積層し、前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜をこれらの積層方向及び前記第１方向と交差する第２方向で複数に分割し、前記第２方向で複数に分割された前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜の間に第１層間絶縁膜を形成し、前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜の上面を平坦化し、前記第１可変抵抗素子となる膜の金属材料を酸化し、前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜上に、第１上部電極となる膜及び前記第２方向に延びる第２配線となる膜を順次積層することを特徴とする。
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施形態］
＜全体構成＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路３が設けられている。なお、カラム制御回路２及びロウ制御回路３はデータ書込み部に含まれる。
＜全体構成＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しに必要な電圧を供給するロウ制御回路３が設けられている。なお、カラム制御回路２及びロウ制御回路３はデータ書込み部に含まれる。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込みの制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリセルへのアクセスかを判定し、そのメモリセルに対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
＜メモリセルアレイの構造＞
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本のワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本のビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。また、図３に示すように、別途、バリアメタル層ＥＬ３を挿入したり、バッファ層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
図４は、メモリセルアレイの一部を示す断面図である。図中のＸ、Ｙ、Ｚは、それぞれワード線ＷＬ（第１配線）の延伸方向（第１方向）、ビット線ＢＬ（第２配線）の延伸方向（第２方向）、不揮発性半導体記憶装置の積層方向を示している。つまり、図４中Ａは、メモリセルアレイ１のＹ−Ｚ断面、図４中Ｂは、メモリセルアレイ１のＸ−Ｚ断面を示している。
本実施形態に係るメモリセルアレイ１は、周辺回路等のＣＭＯＳトランジスタが形成されたシリコン基板（図示せず）上に形成されて層間絶縁膜１０１を有する。この層間絶縁膜１０１にはＸ方向に延びる複数の溝１０２が形成されており、これらには、それぞれ溝１０２を埋めるようにＸ方向に延びる複数のワード線ＷＬが形成されている。
これら複数のワード線ＷＬ上には、Ｙ方向に延びる複数のビット線ＢＬが形成されている。そして、複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部にはメモリセルＭＣが形成されている。
各メモリセルＭＣは、ワード線ＷＬからビット線ＢＬに掛けて、バリアメタルＥＬ３、非オーミック素子ＮＯ、下部電極ＥＬ２、可変抵抗素子ＶＲ及び上部電極ＥＬ１が順次積層されて形成されている。このうち、バリアメタルＥＬ３から可変抵抗素子ＶＲは柱状に形成されている。また、上部電極ＥＬ１はＹ方向に並ぶ複数のメモリセルＭＣに連続的に形成されている。
Ｘ方向或いはＹ方向に隣接する複数のメモリセルＭＣ間には、それぞれ層間絶縁膜１１０が形成されている。また、ビット線ＢＬ間には、それぞれ層間絶縁膜１１４が形成されている。
メモリセルアレイ１を図４に示す構造にすることで、以下で説明する加工マージンの大きな本実施形態に係る製造方法を利用することができる。
＜メモリセルアレイの製造方法＞
次に、図４に示すメモリセルアレイ１の製造方法について図５〜図８に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯをダイオードとした場合について説明する。
次に、図４に示すメモリセルアレイ１の製造方法について図５〜図８に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯをダイオードとした場合について説明する。
始めに、図示しないシリコン基板上に周辺回路等のトランジスタを形成した後、層間絶縁膜１０１を堆積させる。続けて、層間絶縁膜１０１にＸ方向に延びるラインアンドスペースパターン（以下、「Ｌ／Ｓパターン」と呼ぶ）で複数の溝１０２を形成する。その後、この溝１０２に対してワード線ＷＬとなるＷ、ＷＮ等の金属配線材１０３（第１配線となる膜）を埋める。続けて、層間絶縁膜１０３及び金属配線材１０３上にバリアメタルＥＬ３となるＴｉＮ等のバリアメタル材１０４´、ダイオード（非オーミック素子ＮＯ）となるＮ＋Ｐｏｌｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｐ＋Ｐｏｌｙ−Ｓｉの順に積層させたダイオード材１０５´（第１非オーミック素子となる膜）、下部電極ＥＬ２となるＴｉ、ＴｉＮ等の金属電極材１０６´を堆積させる。なお、ダイオード材１０５´は、Ｐ＋Ｐｏｌｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｎ＋Ｐｏｌｙ Ｓｉの順に積層させても良い。
その後、金属電極材１０６´上に、可変抵抗素子ＶＲとなる金属素子材１０７´´（第１可変抵抗素子となる膜）を堆積させる。この金属素子材１０７´´は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Ｈｆ、Ｎｉ、Ｍｎ、Ｔｉ等を用いることができる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図５のようになる。
続いて、バリアメタル材１０４´、ダイオード材１０５´、金属電極材１０６´及び金属素子材１０７´´を加工するのに必要なマスク材１０８を堆積させる。その後、このマスク材１０８をフォトリソグラフィ法によって所望のパターンでパターニングする。続けて、異方性エッチングによって、金属素子材１０７´´、金属電極材１０６´、ダイオード材１０５´及びバリアメタル材１０４´に対してＸ方向に平行に延びる複数の溝１０９ａ及びＹ方向に平行に延びる複数の溝１０９ｂを形成する。これによって、柱状のメモリセルＭＣを構成する金属素子材１０７´、金属電極材１０６、ダイオード材１０５及びバリアメタル材１０４か形成される。ここまでの製造工程によって、メモリセルアレイ１の断面は、図６のようになる。なお溝１０９ｂは、図６に示されていない。
続いて、先の異方性エッチングによって形成された溝１０９ａ及び１０９ｂに対して、ＨＤＰ−ＵＳＧ、ＰＳＺ等の層間絶縁膜１１０を埋める。続けて、金属素子材１０７´をストッパとして利用し、マスク材１０８及び層間絶縁膜１１０を金属素子材１０７´の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ１の断面は、図７のようになる。
続いて、図８に示すように、Ｈｆ、Ｎｉ、Ｍｎ、Ｔｉ等の金属素子料１０７´を熱酸化やラジカル酸化によって酸化させ、ＨｆＯ２、ＮｉＯ２、ＭｎＯ、ＴｉＯ２等の抵抗変化材１０７を形成する。
なお、図９及び図１０は、図８中点線円で囲まれた部分を拡大した図であるが、金属素子材１０７´は、図９に示すように、全部を酸化させても良いし、図１０に示すように、一部だけを酸化させても良い。このように、金属素子材１０７´を酸化させる部分を調整することで、抵抗変化材１０７の形成膜厚を制御することができ、これによって、メモリセルＭＣ毎の可変抵抗素子ＶＲ（抵抗変化材１０７）の膜厚のばらつきを低減させることができる。なお、金属素子材１０７´は、酸化させることで体積が膨張するため、抵抗変化材１０７の上面は、図９及び図１０に示すように、層間絶縁膜１１０の上面よりも若干盛り上がることがある点に留意されたい。このように層間絶縁膜１１０の上面が盛り上がることで電界分布が変わりため、抵抗変化材１０７内部でフィラメントが形成されやすくなりスイッチングしやすくなると考えられる。
続いて、上部電極ＥＬ１となるＴｉ、ＴｉＮ等の金属電極材１１１´（第１上部電極となる膜）及びビット線ＢＬとなるＷ、ＷＮ等の金属配線材１１２´（第２配線となる膜）を堆積させる。その後、異方性エッチングによって、金属配線材１１２´及び金属電極材１１１´に対してＹ方向に平行に延びる複数の溝１１３を形成する。これによって、上部電極ＥＬ１となる金属電極材１１１、ビット線ＢＬとなる金属配線材１１２が形成される。
最後に、溝１１３に層間絶縁膜１１４を埋めると、１つのメモリセルレイヤからなる図４に示すメモリセルアレイ１が完成する。
なお、金属配線材１１２上に更に層間絶縁膜を堆積させつつ、図５〜図１０を用いて説明した製造工程と同様の製造工程を繰り返すことで、複数のメモリセルレイヤを積層させた大容量のメモリセルアレイ１を製造することもできる。
ここで、以上説明した本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の製造方法の効果を考える前提として、比較例となるメモリセルアレイの製造方法について説明しておく。
比較例に係るメモリセルアレイの製造方法では、柱状のメモリセルを図２５及び図２６に示す製造工程によって加工する。
つまり、比較例の場合、始めに、図２５に示すように、ワード線ＷＬである金属配線材Ａ０３が形成された層間絶縁膜Ａ０１上に、バリアメタルＥＬ３となるバリアメタル材Ａ０４´、非オーミック素子ＮＯとなる非オーミック素子材Ａ０５´、下部電極ＥＬ２となる金属電極材Ａ０６´、可変抵抗素子ＶＲとなる抵抗変化材Ａ０７´及び上部電極ＥＬ３となる金属電極材Ａ１１´を堆積させる。そして、金属電極材Ａ１１´上に、これら材料を加工するためのマスク材Ａ０８´を堆積させる。
続いて、図２６に示すように、フォトリソグラフィ法によってマスク材Ａ０８´をパターニングしＬ／Ｓパターンのマスク材Ａ０８を形成する。その後、バリアメタル材Ａ０４´、非オーミック素子材Ａ０５´、金属電極材Ａ０６´、抵抗変化材Ａ０７´及び金属電極材Ａ１１´からなる被加工体を、マスク材Ａ０８を用いた異方性エッチングによって加工する。これによって、バリアメタル材Ａ０４、非オーミック材Ａ０５、金属電極材Ａ０６、抵抗変化材Ａ０７及び上部電極材Ａ１１からなる柱状のメモリセルＭＣを形成することができる。
しかし、この比較例の場合、図２６に示すように、異方性エッチングでメモリセルＭＣを構成する全ての材料を一度に加工することになるため、この異方性エッチングに耐え得る十分に厚いマスク材Ａ０８を用意する必要がある。この場合、異方性エッチング時のアスペクト比が大きくなるため加工の難易度が増大してしまう。
そこで、次に、上部電極ＥＬ１となる金属電極材Ａ１１´を異方性エッチングの後に堆積させることを考える。この場合、上部電極材Ａ１１´だけ被加工体の構造を簡素化することができる。
しかし、この製造方法では、被加工体の最上層が、マスク材Ａ０８と同種の材料からなる抵抗変化材Ａ０７（酸化金属）になってしまう。この場合、後に行われる抵抗変化材Ａ０７上面の平坦化の工程において、抵抗変化材Ａ０７はストッパとして機能せず、マスク材Ａ０８と共に削られてしまう点が問題となる。
その点、本実施形態の場合、比較例と比べてメモリセル加工時の被加工体の構造を簡略化できるため、マスク材１０８を薄くすることができる。その結果、異方性エッチング時のアスペクト比が小さくなるため、被加工体の倒れマージンを向上させることができるばかりでなく、その後に実行されるメモリセル間への層間絶縁膜の埋め込みのマージンも向上させることができる。また、金属素子材１０７´上面の平坦化の工程において、金属素子材１０７´がストッパとして機能するため、金属素子材１０７´が余計に削られることもない。
つまり、本実施形態によれば、比較例と比べて、メモリセルアレイの加工マージンを向上させた不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することができる。
［第２の実施形態］
第１の実施形態では、１つのメモリセルレイヤ毎にビット線ＢＬ及びワード線ＷＬを有する不揮発性半導体記憶装置について説明したが、第２の実施形態では、隣接する２つのメモリセルレイヤでビット線ＢＬ或いはワード線ＷＬを共有する不揮発性半導体記憶装置について説明する。
第１の実施形態では、１つのメモリセルレイヤ毎にビット線ＢＬ及びワード線ＷＬを有する不揮発性半導体記憶装置について説明したが、第２の実施形態では、隣接する２つのメモリセルレイヤでビット線ＢＬ或いはワード線ＷＬを共有する不揮発性半導体記憶装置について説明する。
＜メモリセルアレイの構造＞
図１１は、第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部を示す断面図である。図１１中Ａは、メモリセルアレイ１のＹ−Ｚ断面、図１１中Ｂは、メモリセルアレイ１のＸ−Ｚ断面を示している。
図１１は、第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部を示す断面図である。図１１中Ａは、メモリセルアレイ１のＹ−Ｚ断面、図１１中Ｂは、メモリセルアレイ１のＸ−Ｚ断面を示している。
本実施形態に係るメモリセルアレイ１は、周辺回路等のＣＭＯＳトランジスタが形成されたシリコン基板（図示せず）上に形成された層間絶縁膜２０１を有する。層間絶縁膜２０１上には、Ｘ方向（第１方向）に延びる複数のワード線ＷＬ（第１配線）が形成されている。
これら複数のワード線ＷＬ上には、Ｙ方向に延びる複数のビット線ＢＬ（第２配線）が形成されている。そして、複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部にはメモリセルＭＣが形成されている。
各メモリセルＭＣは、ワード線ＷＬからビット線ＢＬに掛けて、バリアメタルＥＬ３、非オーミック素子ＮＯ（第１非オーミック素子）、下部電極ＥＬ２、可変抵抗素子ＶＲ（第１可変抵抗素子）及び上部電極ＥＬ１（第１上部電極）が順次積層されて形成されている。このうち、バリアメタルＥＬ３から可変抵抗素子ＶＲは柱状に形成されている。また、上部電極ＥＬ１はＹ方向（第２方向）に並ぶ複数のメモリセルＭＣに連続的に形成されている。
また、複数のビット線ＢＬ上には、Ｘ方向に延びる複数の上層のワード線ＷＬ´（第３配線）が形成されている。そして、複数のワード線ＷＬ´及び複数のビット線ＢＬの各交差部には上層のメモリセルＭＣ´が形成されている。
各メモリセルＭＣ´は、ビット線ＢＬからワード線ＷＬ´に掛けて、バリアメタルＥＬ３´、非オーミック素子ＮＯ´（第２非オーミック素子）、下部電極ＥＬ２´、可変抵抗素子ＶＲ´（第２可変抵抗素子）及び上部電極ＥＬ１´（第２上部電極）が順次積層されて形成されている。このうち、バリアメタルＥＬ３´から可変抵抗素子ＶＲ´は柱状に形成されている。また、上部電極ＥＬ１´はＹ方向に並ぶ複数のメモリセルＭＣ´に連続的に形成されている。
Ｙ方向に隣接する複数のメモリセルＭＣ間には、それぞれ層間絶縁膜２１０が形成されている。同様に、Ｙ方向に隣接する複数のメモリセルＭＣ´間には、それぞれ層間絶縁膜２２１が形成されている。同様に、Ｘ方向に隣接する複数のメモリセルＭＣ間、Ｘ方向に隣接する複数のビット線ＢＬ間、並びに、Ｘ方向に隣接する複数のメモリセルＭＣ´間には、それぞれ層間絶縁膜２１７が形成されている。
＜メモリセルアレイの製造方法＞
次に、図１１に示すメモリセルアレイ１の製造方法について図１２〜図１７に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯ及びＮＯ´をダイオードとした場合について説明する。
次に、図１１に示すメモリセルアレイ１の製造方法について図１２〜図１７に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯ及びＮＯ´をダイオードとした場合について説明する。
始めに、図示しないシリコン基板上に周辺回路等のＣＭＯＳトランジスタを形成した後、層間絶縁膜２０１、ワード線ＷＬとなるＷ、ＷＮ等の金属配線材２０３´（第１配線となる膜）、バリアメタルＥＬ３となるＴｉＮ等のバリアメタル材２０４´´、ダイオード（非オーミック素子ＮＯ）となるＮ＋Ｐｌｏｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｐ＋Ｐｏｌｙ Ｓｉの順に積層させたダイオード材２０５´（第１非オーミック素子となる膜）、下部電極ＥＬ２となる金属電極材２０６´´を順次堆積させる。なお、ダイオード材２０５´は、Ｐ＋Ｐｏｌｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｎ＋Ｐｏｌｙ Ｓｉの順に積層させても良い。
その後、金属電極材２０６´´上に、可変抵抗素子ＶＲとなる金属素子材２０７（３）（第１可変抵抗素子となる膜）を堆積させる。この金属素子材２０７（３）は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Ｈｆ、Ｎｉ、Ｍｎ、Ｔｉ等を用いることができる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図１２のようになる。
続いて、金属配線材２０３´、バリアメタル材２０４´´、ダイオード材２０５´´、金属電極材２０６´´及び金属素子材２０７（３）を加工するのに必要なマスク材２０８を堆積させる。その後、このマスク材２０８をフォトリソグラフィ法によってＹ方向に並ぶＬ／Ｓパターンでパターニングする。続けて、異方性エッチングによって、金属素子材２０７（３）、金属電極材２０６´´、ダイオード材２０５´´、バリアメタル材２０４´´及び金属配線材２０３´に対して、Ｘ方向に延びる複数の溝２０９ａを形成し、Ｙ方向で複数に分割された金属素子材２０７´´、金属電極材２０６´、ダイオード材２０５´、バリアメタル材２０４´及び金属配線材２０３を形成する。これらのうち、Ｙ方向で複数に分割された金属配線材２０３は、ワード線ＷＬとなる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図１３のようになる。
続いて、先の異方性エッチングによって形成された溝２０９ａに対して、ＨＤＰ−ＵＳＧ、ＰＳＺ等の層間絶縁膜２１０´を埋める。続けて、金属素子材２０７´´をストッパとして利用し、マスク材２０８及び層間絶縁膜２１０´を金属素子材２０７´´の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ１の断面は、図１４のようになる。
続いて、図８に示すように、Ｈｆ、Ｎｉ、Ｍｎ、Ｔｉ等の金属素子料２０７´´を熱酸化やラジカル酸化によって酸化させ、ＨｆＯ２、ＮｉＯ２、ＭｎＯ、ＴｉＯ２等の抵抗変化材２０７´を形成する。なお、第１の実施形態と同様、金属素子材２０７´´は、全部を酸化させても良いし、一部だけを酸化させても良い。
続いて、抵抗変化材２０７´及び層間絶縁膜２１０´上に上部電極ＥＬ１となるＴｉ、ＴｉＮ等の金属電極材２１１´（第１上部電極となる膜）及びビット線ＢＬとなるＷ、ＷＮ等の金属配線材２１２´（第２配線となる膜）を堆積させる。また、更に、金属配線材２１２´上にバリアメタルＥＬ３´となるバリアメタル材２１３´´、ダイオードとなるＰ＋Ｐｌｏｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｎ＋Ｐｏｌｙ Ｓｉの順に積層させたダイオード材２１４´´（第２非オーミック素子となる膜）、下部電極ＥＬ２´となる金属電極材２０６´´及び可変抵抗素子ＶＲとなる金属素子材２１６（３）（第２可変抵抗素子となる膜）を堆積させる。続けて、金属電極材２０４´、ダイオード材２０５´、・・・、金属素子材２１６（３）を加工するのに必要なマスク材２１７を堆積させる。その後、このマスク材２１７をフォトリソグラフィ法によってＸ方向に並ぶＬ／Ｓパターンでパターニングする。続けて、異方性エッチングによって、金属素子材２１６（３）、金属電極材２１５´´、・・・、金属電極材２０４´に対して、Ｘ方向に延びる複数の溝２０９ｂを形成し、Ｘ方向で複数に分割された金属素子材２１６´´、金属電極材２１５´、・・・、金属電極材２０４を形成する。これによって、下層のメモリセルＭＣ及びビット線ＢＬが形成される。ここまでの製造工程によって、メモリセルアレイ１のＹ−Ｚ断面、Ｘ−Ｚ断面は、それぞれ図１６中Ａ、Ｂのようになる。
続いて、先の異方性エッチングによって形成された溝２０９ｂに対して、層間絶縁膜２１７を埋める。続けて、金属素子材２１６´´をストッパとして利用し、マスク材２１７及び金属素子材２１６´´の上面が現れるまで平坦化する。続けて、上面に現れた金属素子材２１６´´の一部又は全部を酸化させ、抵抗変化材２１６´を形成する。ここまでの製造工程によってメモリセルアレイ１のＹ−Ｚ断面、Ｘ−Ｚ断面は、それぞれ図１７中Ａ、Ｂのようになる。
続いて、抵抗変化材２１６´上に上部電極ＥＬ１´となる金属電極材２１８´（第２上部電極となる膜）及びワード線ＷＬ´となる金属配線材２１９´（第３配線となる膜）を堆積させる。続けて、金属配線材２１９´、金属電極材２１８´、・・・、バリアメタル材２１３´に対してＸ方向に延びる複数の溝２２０を形成し、これら複数の溝２２０に対して層間絶縁膜２２１を埋めると図１１に示すメモリセルアレイ１１が完成する。
なお、図１７に示す製造工程の後、更に、図１２〜図１７に示す製造工程を繰り返すことで、所望のメモリセルレイヤ数を持つメモリセルアレイ１を製造することができる。
以上、本実施形態によれば、上層のメモリセルから下層のメモリセルまでを１度の異方性エッチングによって加工するため、第１の実施形態と比べて、リソグラフィの回数を減らせる等、製造工程を簡略化することができる。また、この場合でも、可変抵抗素子となる金属素子材を異方性エッチング時のストッパとして用いるため、第１の実施形態と同様の効果を得ることができる。
［第３の実施形態］
第１及び第２の実施形態では、１つの抵抗変化材からなる可変抵抗素子を用いた不揮発性半導体記憶装置について説明したが、第３の実施形態では、複数の抵抗変化材を積層させた可変抵抗素子を用いた不揮発性半導体記憶装置について説明する。
第１及び第２の実施形態では、１つの抵抗変化材からなる可変抵抗素子を用いた不揮発性半導体記憶装置について説明したが、第３の実施形態では、複数の抵抗変化材を積層させた可変抵抗素子を用いた不揮発性半導体記憶装置について説明する。
＜メモリセルアレイの構造＞
図１８は、第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部を示す断面図である。図１８中Ａは、メモリセルアレイ１のＹ−Ｚ断面、図１８中Ｂは、メモリセルアレイ１のＸ−Ｚ断面を示している。
図１８は、第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部を示す断面図である。図１８中Ａは、メモリセルアレイ１のＹ−Ｚ断面、図１８中Ｂは、メモリセルアレイ１のＸ−Ｚ断面を示している。
本実施形態に係るメモリセルアレイ１は、周辺回路等のＣＭＯＳトランジスタが形成されたシリコン基板（図示せず）上に形成された層間絶縁膜３０１を有する。層間絶縁膜３０１上には、Ｘ方向（第１方向）に延びる複数のワード線ＷＬ（第１配線）が形成されている。
これら複数のワード線ＷＬ上には、Ｙ方向（第２方向）に延びる複数のビット線ＢＬ（第２配線）が形成されている。そして、複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部にはメモリセルＭＣが形成されている。
各メモリセルＭＣは、ワード線ＷＬからビット線ＢＬに掛けて、バリアメタルＥＬ３、非オーミック素子ＮＯ、下部電極ＥＬ２、抵抗変化材ＶＲ１及び抵抗変化材ＶＲ２を積層させた可変抵抗素子ＶＲ、並びに、上部電極ＥＬ１が順次積層されて形成されている。このうち、バリアメタルＥＬ３から可変抵抗素子ＶＲの抵抗変化材ＶＲ１からなる積層体は、柱状に形成されている。また、可変抵抗素子ＶＲの抵抗変化材ＶＲ２及び上部電極ＥＬ１は、それぞれＹ方向に並ぶ複数のメモリセルＭＣに連続的に形成されている。
Ｙ方向に隣接する複数のメモリセルＭＣ間には、それぞれ層間絶縁膜３１０が形成されている。また、Ｘ方向に隣接する複数のメモリセルＭＣ間には、それぞれ層間絶縁膜３１７が形成されている。
＜メモリセルアレイの製造方法＞
次に、図１８に示すメモリセルアレイ１の製造方法について図１９〜図２４に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯをダイオードとした場合について説明する。
次に、図１８に示すメモリセルアレイ１の製造方法について図１９〜図２４に示すメモリセルアレイ１の断面図を参照しながら説明する。なお、ここでは、非オーミック素子ＮＯをダイオードとした場合について説明する。
始めに、図示しないシリコン基板上に周辺回路等のＣＭＯＳトランジスタを形成した後、層間絶縁膜３０１、ワード線ＷＬとなるＷ、ＷＮ等の金属配線材３０３´（第１配線となる膜）、バリアメタルＥＬ３となるＴｉＮ等のバリアメタル材３０４´´、ダイオード（非オーミック素子ＮＯ）となるＰ＋Ｐｏｌｙ Ｓｉ／Ｎ−Ｐｏｌｙ Ｓｉ／Ｎ＋Ｐｏｌｙ Ｓｉの順に積層させたダイオード材３０５´´（第１非オーミック素子となる膜）、下部電極ＥＬ２となるＴｉ、ＴｉＮ、Ｎ＋Ｐｏｌｙ Ｓｉ等の金属電極材３０６´´を順次堆積させる。
その後、金属電極材３０６´´上に、可変抵抗素子ＶＲの抵抗変化材ＶＲ１となる金属素子材３０７ａ（３）（第１可変抵抗素子となる膜）を堆積させる。この金属素子材３０７ａ（３）は、酸化することで抵抗変化材に変化する性質を有するものであり、例えば、Ｈｆ等を用いることができる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図１９のようになる。
続いて、金属配線材３０３´、バリアメタル材３０４´´、ダイオード材３０５´´、金属電極材３０６´´及び金属素子材３０７ａ（３）を加工するのに必要なマスク材３０８を堆積させる。その後、このマスク材３０８をフォトリソグラフィ法によってＹ方向に並ぶＬ／Ｓパターンでパターニングする。続けて、異方性エッチングによって、金属素子材３０７ａ（３）、金属電極材３０６´´、・・・、金属配線材３０３´に対して、Ｘ方向に延びる複数の溝３０９ａを形成し、Ｙ方向で複数に分割された金属素子材３０７´´、金属電極材３０６´、・・・、金属配線材３０３を形成する。これらのうち、Ｙ方向で複数に分割された金属配線材３０３は、ワード線ＷＬとなる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図２０のようになる。
続いて、先の異方性エッチングによって形成された溝３０９ａに対して、ＨＤＰ−ＵＳＧ、ＰＳＺ等の層間絶縁膜３１０´を埋める。続けて、金属素子材３０７ａ´´をストッパとして利用し、マスク材３０８及び層間絶縁膜３１０´を金属素子材３０７ａ´´の上面が現れるまで平坦化する。ここまでの製造工程によってメモリセルアレイ１の断面は、図２１のようになる。
続いて、図２２に示すように、Ｈｆ等の金属素子料３０７ａ´´を熱酸化やラジカル酸化によって酸化させ、ＨｆＯ２等の抵抗変化材３０７ａ´を形成する。なお、第１及び第２の実施形態と同様、金属素子材３０７ａ´は、全部を酸化させても良いし、一部だけを酸化させても良い。
続いて、抵抗変化材３０７ａ´及び層間絶縁膜３１０´上に抵抗変化材ＶＲ２となるＴｉＯ２等の抵抗変化材３０７ｂ´、上部電極ＥＬ１となるＴｉＮ等の金属電極材３１１´（第１上部電極となる膜）及びビット線ＢＬとなるＷ、ＷＮ等の金属配線材３１２´（第２配線となる膜）を堆積させる。ここまでの製造工程によって、メモリセルアレイ１の断面は、図２３のようになる。
続いて、金属電極材３０４´、ダイオード材３０５´、・・・、金属配線材３１２´を加工するのに必要なマスク材３０８を堆積させる。その後、このマスク材３０８をフォトリソグラフィ法によってＸ方向に並ぶＬ／Ｓパターンでパターニングする。続けて、異方性エッチングによって、金属配線材３１２´、金属電極材３１１´、・・・、金属電極材３０４´に対して、Ｘ方向に延びる複数の溝３０９ｂを形成し、Ｘ方向で複数に分離された金属配線材３１２、金属電極材３１１、・・・、金属電極材３０４を形成する。これによって、メモリセルＭＣ及びビット線ＢＬが形成される。ここまでの製造工程によって、メモリセルアレイ１のＹ−Ｚ断面、Ｘ−Ｚ断面は、それぞれ図２４中Ａ、Ｂのようになる。
続いて、先の異方性エッチングによって形成された溝３０９ｂに対して、層間絶縁膜３１７を埋める。続けて、金属配線材３１２の上面が現れるまで平坦化すると図１８に示すメモリセルアレイ１が完成する。
なお、上記製造工程の後、更に、図１９〜図２３に示す製造工程を繰り返すことで、所望のメモリセルレイヤ数を持つメモリセルアレイ１を製造することができる。
以上、本実施形態によれば、可変抵抗素子を構成する下層側の抵抗変化材となる金属素子材を異方性エッチング時のストッパとしても用いることで、複数の抵抗変化材を積層させた可変抵抗素子を用いた不揮発性半導体記憶装置を製造する場合であっても、第１の実施形態と同様の効果を得ることができる。
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１０１、１１０、１１４・・・層間絶縁膜、１０２、１０９、１１３・・・溝、１０３・・・金属配線材（ワード線）、１０４・・・バリアメタル材（バリアメタル）、１０５・・・非オーミック材（非オーミック素子）、１０６・・・金属電極材（下部電極）、１０７・・・抵抗変化材（可変抵抗素子）、１０７´・・・抵抗変化材、１０７´´・・・金属素子材、１０８・・・マスク材、１１１・・・金属電極材（上部電極）、１１２・・・金属配線材（ビット線）、２０１、２１０、２１７、２２１・・・層間絶縁膜、２０３、２１９・・・金属配線材（ワード線）、２０４、２１３・・・バリアメタル材（バリアメタル）、２０５、２１４・・・非オーミック材（非オーミック素子）、２０６、２１５・・・金属電極材（下部電極）、２０７、２１６・・・抵抗変化材（可変抵抗素子）、２０７´・・・抵抗変化材、２０７（３）、２１６´´・・・金属素子材、２０８・・・マスク材、２０９、２２０・・・溝、２１１、２１８・・・金属電極材（上部電極）、２１２・・・金属配線材（ビット線）、３０１、３１０、３１７・・・層間絶縁膜、３０３・・・金属配線材（ワード線）、３０４・・・バリアメタル材（バリアメタル）、３０５・・・非オーミック材（非オーミック素子）、３０６・・・金属電極材（下部電極）、３０７・・・抵抗変化材、３０７（３）・・・金属素子材、３０８・・・マスク材、３０９・・・溝、３１１・・・金属電極材（上部電極）、３１２・・・金属配線材（ビット線）。
Claims (6)
- 半導体基板上に、第１方向に延びる第１配線となる膜、第１非オーミック素子となる膜及び金属材料からなる第１可変抵抗素子となる膜を順次積層し、
前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜をこれらの積層方向及び前記第１方向と交差する第２方向で複数に分割し、
前記第２方向で複数に分割された前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜の間に第１層間絶縁膜を形成し、
前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜の上面を平坦化し、
前記第１可変抵抗素子となる膜の金属材料を酸化し、
前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜上に、第１上部電極となる膜及び前記第２方向に延びる第２配線となる膜を順次積層し、
前記第２配線となる膜上に、第２非オーミック素子となる膜及び金属材料からなる第２可変抵抗素子となる膜を順次積層し、
前記第２可変抵抗素子となる膜、前記第２非オーミック素子となる膜、前記第２配線となる膜、前記第１可変抵抗素子となる膜、及び前記第１非オーミック素子となる膜を第１方向で複数に分割し、
前記第１方向で複数に分割された前記第２可変抵抗素子となる膜、前記第２非オーミック素子となる膜、前記第２配線となる膜、前記第１可変抵抗素子となる膜、及び前記第１非オーミック素子となる膜の間に第２層間絶縁膜を形成し、
前記第２可変抵抗素子となる膜及び前記第２層間絶縁膜上面を平坦化し、
前記第２可変抵抗素子となる膜の金属材料を酸化し、
前記第２可変抵抗素子となる膜及び前記第２層間絶縁膜上に、第２上部電極となる膜及び前記第１方向に延びる第３配線となる膜を順次積層し、
前記第１可変抵抗素子となる膜の金属材料の酸化は、当該金属材料の一部又は全部に対して行う
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に、第１方向に延びる第１配線となる膜、第１非オーミック素子となる膜及び金属材料からなる第１可変抵抗素子となる膜を順次積層し、
前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜をこれらの積層方向及び前記第１方向と交差する第２方向で複数に分割し、
前記第２方向で複数に分割された前記第１可変抵抗素子となる膜及び前記第１非オーミック素子となる膜の間に第１層間絶縁膜を形成し、
前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜の上面を平坦化し、
前記第１可変抵抗素子となる膜の金属材料を酸化し、
前記第１可変抵抗素子となる膜及び前記第１層間絶縁膜上に、第１上部電極となる膜及び前記第２方向に延びる第２配線となる膜を順次積層する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第２配線となる膜上に、第２非オーミック素子となる膜及び金属材料からなる第２可変抵抗素子となる膜を順次積層し、
前記第２可変抵抗素子となる膜、前記第２非オーミック素子となる膜、前記第２配線となる膜、前記第１可変抵抗素子となる膜、及び前記第１非オーミック素子となる膜を第１方向で複数に分割し、
前記第１方向で複数に分割された前記第２可変抵抗素子となる膜、前記第２非オーミック素子となる膜、前記第２配線となる膜、前記第１可変抵抗素子となる膜、及び前記第１非オーミック素子となる膜の間に第２層間絶縁膜を形成し、
前記第２可変抵抗素子となる膜及び前記第２層間絶縁膜上面を平坦化し、
前記第２可変抵抗素子となる膜の金属材料を酸化し、
前記第２可変抵抗素子となる膜及び前記第２層間絶縁膜上に、第２上部電極となる膜及び前記第１方向に延びる第３配線となる膜を順次積層する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。 - 前記第１可変抵抗素子となる膜の金属材料の酸化は、当該金属材料の一部又は全部に対して行う
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置の製造方法。 - 第１方向に延びる複数の第１配線、前記第１方向と交差する第２方向に延びる複数の第２配線、並びに、前記複数の第１配線及び複数の第２配線の各交差部に設けられたメモリセルからなるメモリセルアレイを備え、
前記メモリセルは、前記第１配線から前記第２配線に掛けて、非オーミック素子、可変抵抗素子及び上部電極が積層された構造を有し、
前記上部電極は、前記第２方向に並ぶ複数の前記メモリセル間で連続的に形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイは、前記第２方向に並ぶ２つの前記メモリセル間に形成された層間絶縁膜を備え、
前記メモリセルの可変抵抗素子の上面は、当該メモリセルの前記第２方向に隣接する前記層間絶縁膜の上面よりも盛り上がっている
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011208165A JP2013069922A (ja) | 2011-09-22 | 2011-09-22 | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| US13/584,361 US8872147B2 (en) | 2011-09-22 | 2012-08-13 | Method for manufacturing nonvolatile semiconductor storage device and nonvolatile semiconductor storage device |
| US14/482,893 US9166164B2 (en) | 2011-09-22 | 2014-09-10 | Method for manufacturing nonvolatile semiconductor storage device and nonvolatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011208165A JP2013069922A (ja) | 2011-09-22 | 2011-09-22 | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013069922A true JP2013069922A (ja) | 2013-04-18 |
Family
ID=47910242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011208165A Withdrawn JP2013069922A (ja) | 2011-09-22 | 2011-09-22 | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8872147B2 (ja) |
| JP (1) | JP2013069922A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9711721B2 (en) * | 2014-03-07 | 2017-07-18 | Kabushiki Kaisha Toshiba | Nonvolatile memory device and method of manufacturing the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
| JP5091491B2 (ja) | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8233308B2 (en) | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| CN101720506B (zh) | 2007-06-29 | 2012-05-16 | 桑迪士克3D公司 | 存储器单元，存储器阵列以及形成它们的方法 |
| US7846785B2 (en) | 2007-06-29 | 2010-12-07 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| JP5175525B2 (ja) * | 2007-11-14 | 2013-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5422231B2 (ja) | 2008-08-13 | 2014-02-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5364407B2 (ja) | 2009-03-24 | 2013-12-11 | 株式会社東芝 | 不揮発性記憶装置及びその製造方法 |
| JP4810581B2 (ja) | 2009-03-25 | 2011-11-09 | 株式会社東芝 | 不揮発性記憶装置 |
-
2011
- 2011-09-22 JP JP2011208165A patent/JP2013069922A/ja not_active Withdrawn
-
2012
- 2012-08-13 US US13/584,361 patent/US8872147B2/en not_active Expired - Fee Related
-
2014
- 2014-09-10 US US14/482,893 patent/US9166164B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20140377932A1 (en) | 2014-12-25 |
| US20130075687A1 (en) | 2013-03-28 |
| US9166164B2 (en) | 2015-10-20 |
| US8872147B2 (en) | 2014-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8304755B2 (en) | Three-dimensional semiconductor structure | |
| JP5244454B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
| US9590016B2 (en) | 3D semiconductor memory device having variable resistance memory elements | |
| US10439002B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US8441040B2 (en) | Semiconductor memory device | |
| JP5320601B2 (ja) | 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置 | |
| KR101128620B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US7729158B2 (en) | Resistance change memory device | |
| KR101424138B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR101897280B1 (ko) | 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법 | |
| KR20090109804A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2011040483A (ja) | 抵抗変化メモリ | |
| KR20110070756A (ko) | 반도체 기억 장치의 제조 방법 및 반도체 기억 장치 | |
| TW201539451A (zh) | 非揮發性記憶體裝置 | |
| JP2010192718A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| CN103715197A (zh) | 具有单位单元作为单一器件的存储器件及其制造方法 | |
| JP2012248620A (ja) | 半導体記憶装置の製造方法 | |
| US9379165B2 (en) | Semiconductor memory device | |
| US8772754B2 (en) | Semiconductor storage device comprising a memory cell array including a rectifying element and a variable resistor | |
| TW201803101A (zh) | 半導體記憶裝置 | |
| JP2012004586A (ja) | 不揮発性半導体記憶装置 | |
| JP2009283514A (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2009283513A (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2011035202A (ja) | 半導体記憶装置 | |
| JP2013069922A (ja) | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20130221 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141202 |