JP2009283513A - 不揮発性記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】良好な動作特性を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置を提供する。
【選択図】図１
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置を提供する。
【選択図】図１
Description
本発明は、不揮発性記憶装置及びその製造方法に関し、より詳細には、整流素子を備えた不揮発性記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコネクト（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。
相変化メモリや抵抗変化メモリは、複数の記録部を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている（例えば、特許文献１）。ここで、これらメモリでは、ＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行う。このため、相変化メモリや抵抗変化メモリにおいては、各メモリセルに、記録／再生時における迷走電流（逆方向に流れる電流。回り込み電流：sneak current）を防止するため、電流の向きを規制するダイオード等の整流素子が設けられることがある。
特開２００３−３０３９４１号公報
本発明は、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法を提供する。
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、を備えたことを特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、を有する不揮発性記憶装置の製造方法であって、前記第１の配線となる層と前記整流素子層となる層との積層体を形成する工程と、前記積層体を選択的にエッチングし、前記第１の方向に延在する第１の配線と、前記整流素子層と、を一括形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
また、本発明の他の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、を有する不揮発性記憶装置の製造方法であって、前記第２の配線となる層を形成する工程と、前記第２の配線となる層の上に、前記記録層となる層を形成する工程と、前記記録層となる層の上に、前記整流素子層の一部となる層を形成する工程と、前記整流素子層の一部となる層と、前記記録層となる層と、前記第２の配線となる層と、を選択的にエッチングする工程と、前記エッチングにより生じた空間に素子間絶縁層を堆積させる工程と、前記素子間絶縁層を堆積させた表面から平坦化し、前記整流素子層の一部となる層を露出させる工程と、前記整流素子層の一部となる層の上に、前記整流素子層の他の部分となる層を形成する工程と、前記整流素子層の他の部分となる層の上に、前記第１の配線となる層を形成する工程と、前記第１の配線となる層と、前記整流素子層の他の部分となる層と、前記整流素子層の一部となる層と、を選択的にエッチングし、前記第１の方向に延在する第１の配線と、前記整流素子層と、を一括形成する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
図１は、具体例１に係る不揮発性記憶装置２の構成を例示する模式断面図である。すなわち、図１（ａ）は、不揮発性記憶装置２を第１の配線２０の方向から見た模式断面図（第１の配線２０が延在する方向に垂直な面で切断した断面図）である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面図であり、不揮発性記憶装置２を第２の配線５０の方向から見た模式断面図（第２の配線５０が延在する方向に垂直な平面で切断した断面図）である。
図２（ａ）は、具体例１に係る不揮発性記憶装置２の模式回路図である。また、図２（ｂ）は、上記不揮発性記憶装置２を積層した多層型の不揮発性記憶装置２ａの構成を例示する模式斜視図である。
図２（ａ）は、具体例１に係る不揮発性記憶装置２の模式回路図である。また、図２（ｂ）は、上記不揮発性記憶装置２を積層した多層型の不揮発性記憶装置２ａの構成を例示する模式斜視図である。
図１に表したように、具体例１に係る不揮発性記憶装置２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向に対して非平行な第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部３０と、第２の配線５０の記録部３０側の主面上に延在する整流素子層４０と、を備える。記録部３０は、後述するように記録層３６を有する。ここで、「主面」とは、基板１０、第１の配線２０、記録部３０などが積層する方向（図において、Ｚ軸方向）に対して垂直な面（図において、ＸＹ面）をいう。
整流素子層４０と第２の配線５０との間には、両構成要素間の元素の拡散などを防止するバリア層が設けられていてもよい。
また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部３０には、コンタクトプラグ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電流が流され、これにより記録部３０の書込みや消去等の各種動作を行うことが可能となる。
また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部３０には、コンタクトプラグ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電流が流され、これにより記録部３０の書込みや消去等の各種動作を行うことが可能となる。
１つの第１の配線２０と１つの第２の配線５０とが交叉する領域に設けられた１つの記録部３０が１つの記録用単位要素であり、これを「セル」という。
図２（ａ）に表したように、不揮発性記憶装置２は、ビット線ＢＬとワード線ＷＬとが交叉する領域に、セルＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ３１、Ｃ３２及びＣ３３を備える。
図２（ａ）に表したように、不揮発性記憶装置２は、ビット線ＢＬとワード線ＷＬとが交叉する領域に、セルＣ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ３１、Ｃ３２及びＣ３３を備える。
第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、素子間絶縁層６０が設けられている。
このように、不揮発性記憶装置２は、ワード線ＷＬとビット線ＢＬとが交叉する部分に記録部３０が設けられた、いわゆるクロスポイント型不揮発性記憶装置（メモリ）である。
また、図２（ｂ）に表したように、多層型の不揮発性記憶装置２ａにおいては、記録部３０は積層方向（Ｚ軸方向）に４層積層されており、各層間で配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）が共有されている。このように、上下隣接セル間あるいは上下離隔セル間で配線を共有しても、セルに接続する異種配線Ｌｔ（ワード線ＷＬに対してビット線ＢＬ、ビット線ＢＬに対してワード線ＷＬ）に印加される電圧を異ならしめることにより、各セルは固有の動作を行うことが可能となる。
なお、本実施形態に係る多層型の不揮発性記憶装置２ａは、図２（ｂ）に表したような構造に限られない。記録部３０が別の数だけ積層された構造や、各層間で配線Ｌが共有されない構造も、本実施形態に含まれる。また、図２（ｂ）では、積層方向の両端においては、同種の配線であるビット線ＢＬが存在するが、異種の配線（ワード線ＷＬに対してビット線ＢＬ、ビット線ＢＬに対してワード線ＷＬ）が存在してもよい。
また、具体例１では、第１の配線を「ビット線ＢＬ」、第２の配線を「ワード線ＷＬ」として用いているが、逆に、第１の配線を「ワード線ＷＬ」、第２の配線を「ビット線ＢＬ」として用いてもよい。
次に、各構成要素について説明する。
まず、配線Ｌ（第１の配線２０及び第２の配線５０）について説明する。
配線Ｌには、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。特に、タングステンや、窒化タングステン、炭化タングステン等のタングステン化合物を用いた場合、後述する選択酸化技術による後酸化処理を行うことができるため、加工が容易になる。配線Ｌに用いられる材料については、さらに後述する。
まず、配線Ｌ（第１の配線２０及び第２の配線５０）について説明する。
配線Ｌには、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。特に、タングステンや、窒化タングステン、炭化タングステン等のタングステン化合物を用いた場合、後述する選択酸化技術による後酸化処理を行うことができるため、加工が容易になる。配線Ｌに用いられる材料については、さらに後述する。
次に、記録部３０について、図３を参照しつつ説明する。
図３は、記録部３０の構成の一例を表す模式断面図である。図３に表したように、この記録部３０は、ビット線ＢＬから、ヒータ層３２／電極層３４／記録層３６／電極層３８、の積層構造を有する。そして、記録部３０と整流素子層４０が、ビット線ＢＬとワード線ＷＬとの間に設けられている。なお、図３では、記録部３０がビット線ＢＬ側に設けられ整流素子層４０がワード線ＷＬ側に設けられているが、後述するように、記録部３０をワード線ＷＬ側に設け、整流素子層４０をビット線ＢＬ側に設けても良い。また、図３に例示したビット線ＢＬ〜ワード線ＷＬの積層構造体を層に垂直な方向に複数積層した場合において、記録部３０と整流素子層４０の積層順は任意であり、積層した層で積層順を同一としても良く、また、積層順を変えても良い。
図３は、記録部３０の構成の一例を表す模式断面図である。図３に表したように、この記録部３０は、ビット線ＢＬから、ヒータ層３２／電極層３４／記録層３６／電極層３８、の積層構造を有する。そして、記録部３０と整流素子層４０が、ビット線ＢＬとワード線ＷＬとの間に設けられている。なお、図３では、記録部３０がビット線ＢＬ側に設けられ整流素子層４０がワード線ＷＬ側に設けられているが、後述するように、記録部３０をワード線ＷＬ側に設け、整流素子層４０をビット線ＢＬ側に設けても良い。また、図３に例示したビット線ＢＬ〜ワード線ＷＬの積層構造体を層に垂直な方向に複数積層した場合において、記録部３０と整流素子層４０の積層順は任意であり、積層した層で積層順を同一としても良く、また、積層順を変えても良い。
電極層３４、３８は、記録層３６に対して電気的な接続を得るために設けられ、必要に応じて設けられる。また、電極層３４、３８は、例えば、記録層３６とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。
また、リセット（消去）動作において記録層３６の加熱を効率よく行うために、記録層３６の陰極側（ここでは、ビット線ＢＬ側）に、薄い絶縁膜のヒータ層３２を設けてもよい。この場合、ヒータ層３２とビット線ＢＬとの間にバリア層を設けてもよい。なお、ヒータ層３２は必要によって設ければ良く、省略しても良い。
次に、記録層３６について説明する。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層３６には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線２０と第２の配線５０とに与える電位の組合せによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層３６には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系（Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物）の可変抵抗材料が挙げられる。記録層３６に用いられる材料については、さらに後述する。
次に、整流素子層４０について説明する。
整流素子層４０は、整流特性を有し、記録部３０に印加される電圧の極性に方向性を持たせるために設けられる。整流素子層４０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。整流素子層４０に用いられる材料については、さらに後述する。
整流素子層４０は、整流特性を有し、記録部３０に印加される電圧の極性に方向性を持たせるために設けられる。整流素子層４０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。整流素子層４０に用いられる材料については、さらに後述する。
具体例１では、整流素子層４０は、第２の配線５０の記録部３０側の主面上に延在している。しかし、整流素子層４０は、第１の配線２０の記録部３０側の主面上に延在していてもよい。すなわち、本実施形態では、整流素子層４０は、いずれかの配線Ｌの記録部３０側の主面上に延在している。
例えば、図２（ｂ）においては、整流素子層４０は両方の形態で設けられている。すなわち、１層目及び３層目においては、整流素子層４０は第２の配線５０（ワード線ＷＬ）の記録部３０側の主面上に延在している。一方、２層目及び４層目においては、整流素子層４０は第１の配線２０（ビット線ＢＬ）の記録部３０側の主面上に延在している。
（本実施形態の効果）
次に、本実施形態の効果について、図４〜図６を参照しつつ説明する。
具体例１に係る不揮発性記憶装置２は、（１）加工が容易である、（２）良好な動作特性が得られる、及び（３）消費電力が低減化される、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
次に、本実施形態の効果について、図４〜図６を参照しつつ説明する。
具体例１に係る不揮発性記憶装置２は、（１）加工が容易である、（２）良好な動作特性が得られる、及び（３）消費電力が低減化される、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
図４は、比較例１に係る不揮発性記憶装置４の構成を例示する模式図である。すなわち、図４（ａ）は、不揮発性記憶装置４を第１の配線２０の方向から見た模式断面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ’線断面図であり、不揮発性記憶装置４を第２の配線５０の方向から見た模式断面図である。
図４に表したように、不揮発性記憶装置４においては、整流素子層４０は、記録部３０と第２の配線５０との間に挟持されている。すなわち、不揮発性記憶装置４においては、整流素子層４０は、セルごとに点在して設けられており、具体例１に係る不揮発性記憶装置２のように、整流素子層４０が配線Ｌの記録部３０側の主面上に延在していない。
まず、（１）加工が容易である、という効果について説明する。
具体例１や比較例に係る不揮発性記憶装置において整流素子層４０を形成する場合、一般にエッチング加工が行われる。具体例１においては、整流素子層４０はＹ軸方向にエッチング加工され、比較例においては、整流素子層４０はＸ軸及びＹ軸方向にエッチング加工される。
具体例１や比較例に係る不揮発性記憶装置において整流素子層４０を形成する場合、一般にエッチング加工が行われる。具体例１においては、整流素子層４０はＹ軸方向にエッチング加工され、比較例においては、整流素子層４０はＸ軸及びＹ軸方向にエッチング加工される。
ここで、具体例１に係る不揮発性記憶装置２では、比較例に係る不揮発性記憶装置４と異なり、整流素子層４０のＸ軸方向のエッチング加工が行われないため、エッチングする部分が比較例に比べて少ない。従って、具体例１に係る不揮発性記憶装置２は、加工が比較的容易である。
また、図１（ａ）及び図４（ａ）に表したように、Ｘ軸方向におけるエッチングされる部分（素子間絶縁層６０が設けられる部分）のアスペクト比（溝幅に対する深さの比：Ｄ／Ｌ）は、具体例１（Ｄ１／Ｌ１）の方が比較例（Ｄ２／Ｌ２）より小さい。このため、具体例１に係る不揮発性記憶装置２は、エッチング加工が比較的容易である。
このように、具体例１に係る不揮発性記憶装置２は、比較例に係る不揮発性記憶装置４に比べて作製加工が容易である。
次に、（２）良好な動作特性が得られる、という効果について説明する。具体的には、（イ）動作電流が確保しやすくなる、（ロ）動作電圧の低減化が図られる、及び（ハ）良好な整流特性が得られる、の３点である。
まず、（イ）動作電流が確保しやすくなる、という効果について説明する。
図５は、具体例１の効果を表すための模式断面図である。図５（ａ）は、比較例に係る不揮発性記憶装置４のＸ軸方向から見た模式断面図であり、図５（ｂ）は、具体例１に係る不揮発性記憶装置２のＸ軸方向から見た模式断面図である。
まず、（イ）動作電流が確保しやすくなる、という効果について説明する。
図５は、具体例１の効果を表すための模式断面図である。図５（ａ）は、比較例に係る不揮発性記憶装置４のＸ軸方向から見た模式断面図であり、図５（ｂ）は、具体例１に係る不揮発性記憶装置２のＸ軸方向から見た模式断面図である。
図５（ａ）に表したように、比較例に係る不揮発性記憶装置４では、Ｙ軸方向における整流素子層４０の幅（Ｗ２）が比較的小さい。このため、整流素子層４０の抵抗値は比較的高い。従って、記録部３０において電流は流れにくくなる。
これに対して、図５（ｂ）に表したように、具体例１に係る不揮発性記憶装置２では、Ｘ軸方向における整流素子層４０の幅（整流素子として機能する幅：Ｗ１）が比較的大きい。このため、整流素子層４０の抵抗値は比較的低い。従って、記録部３０は良好に書込み等に係る動作電流を確保することができ、速やかで良好な動作が実現されると考えられる。
次に、（ロ）動作電圧の低減化が図られる、という効果について説明する。
比較例では、前述したように整流素子層４０の抵抗値が比較的高いため、印加した電圧が整流素子層４０と記録部３０とに分配される。このため、書込み等の動作を正常に行うためには、動作電圧を比較的高くする必要がある。
比較例では、前述したように整流素子層４０の抵抗値が比較的高いため、印加した電圧が整流素子層４０と記録部３０とに分配される。このため、書込み等の動作を正常に行うためには、動作電圧を比較的高くする必要がある。
これに対して、具体例１では、整流素子層４０の抵抗値が比較的低いため、印加した電圧は整流素子層４０には比較的分配されにくく、殆ど記録部３０（記録層３６）のみに印加される。このため、動作電圧は比較的低い値でよいことになる。このように動作電圧が低減されることにより、例えば、高電圧を発生させる回路が不要になるなどして、素子の微細化及び高集積化が図られる。
次に、（ハ）良好な整流特性が得られる、という効果について説明する。
次に、（ハ）良好な整流特性が得られる、という効果について説明する。
図６は、具体例１の効果を表すための別の模式断面図である。図６（ａ）は、比較例に係る不揮発性記憶装置４のＸ軸方向から見た模式断面図であり、図６（ｂ）は、具体例１に係る不揮発性記憶装置２のＸ軸方向から見た模式断面図である。
前述したように、整流素子層４０を形成する場合、一般にエッチング加工が行われる。 図６（ａ）に表したように、比較例に係る不揮発性記憶装置４では、Ｘ軸方向において整流素子層４０がエッチングされている。このため、整流素子層４０の側面４０Ａ（加工面）の近傍は、欠陥密度が高い場合が多い。その結果として、比較例では、動作時及び非動作時（待機時）において、整流素子層４０のＸ軸に平行な側面４０Ａを通るリーク電流が発生する可能性が比較的高い。
これにより、例えば消去時のような大電流が流れる時には、意図した整流に反した電流が流れる可能性がある。例えば、図６（ａ）において、第２の配線５０から第１の配線２０の方向に電流が流れるように整流素子層４０が設けられた場合において、逆方向である第１の配線２０から第２の配線５０への方向に電流が流れることが考えられる。すなわち、迷走電流が発生する可能性が比較的高くなる。これにより、良好な整流特性が得られない可能性がある。
これに対して、図６（ｂ）に表したように、具体例１に係る不揮発性記憶装置２では、Ｘ軸方向において整流素子層４０がエッチングされない。このため、Ｘ軸に平行な側面４０Ａ（加工面）が存在しない。この結果、具体例１では、比較例に比べてリーク電流が発生する可能性は低い。従って、迷走電流が抑制され、もって良好な整流特性が得られる。 このように、具体例１では、比較例に比べて良好な動作特性が得られる。
次に、（３）消費電力が低減化される、という効果について説明する。
図６に関して前述したように、比較例では、動作時及び非動作時（待機時）において、リーク電流が発生する可能性が比較的高い。これに対して、具体例１では、比較例に比べてリーク電流が発生する可能性は低い。従って、具体例１では、比較例に比べて消費電力が低減化される。
図６に関して前述したように、比較例では、動作時及び非動作時（待機時）において、リーク電流が発生する可能性が比較的高い。これに対して、具体例１では、比較例に比べてリーク電流が発生する可能性は低い。従って、具体例１では、比較例に比べて消費電力が低減化される。
これに対して、具体例１では、整流素子層４０が延在することにより、記録部３０近傍において素子間絶縁層６０の占める領域が小さくなるため、記録部３０内の熱は比較的放出されにくくなる。例えば、図の矢印ａ方向に着目すれば、比較例においてはこの方向に放熱されるが、具体例１では放熱されない。このため、具体例１では、効率的なジュール加熱を行うことができ、もって消費電力の低減化が図られる。
以上から、本実施形態によれば、良好な動作特性を有し、消費電力が低減されるとともに、加工が容易な不揮発性記憶装置が提供される。
（他の具体例）
次に、本実施形態に係る他の具体例（具体例２）について、図７〜図９を参照しつつ説明する。
図７は、具体例２に係る不揮発性記憶装置２ｂの構成を例示する模式断面図である。すなわち、図７（ａ）は、不揮発性記憶装置２ｂをＸ軸方向から見た模式断面図であり、図７（ｂ）は、図７（ａ）における整流素子層４０部分を詳細に表した模式断面図である。本具体例では、整流素子層４０にＰＩＮ（p-intrinsic-n：ｐ型半導体／真性半導体／ｎ型半導体）ダイオードを用いており、整流素子層４０は、ｎ型半導体層４２／真性半導体層４４／ｐ型半導体層４６の積層構造を有する。
次に、本実施形態に係る他の具体例（具体例２）について、図７〜図９を参照しつつ説明する。
図７は、具体例２に係る不揮発性記憶装置２ｂの構成を例示する模式断面図である。すなわち、図７（ａ）は、不揮発性記憶装置２ｂをＸ軸方向から見た模式断面図であり、図７（ｂ）は、図７（ａ）における整流素子層４０部分を詳細に表した模式断面図である。本具体例では、整流素子層４０にＰＩＮ（p-intrinsic-n：ｐ型半導体／真性半導体／ｎ型半導体）ダイオードを用いており、整流素子層４０は、ｎ型半導体層４２／真性半導体層４４／ｐ型半導体層４６の積層構造を有する。
図７に表したように、具体例２に係る不揮発性記憶装置２ｂでは、整流素子層４０は、Ｘ軸方向に一定深さ、具体的にはＩＮ接合面（真性半導体層４４とｎ型半導体層４２との接合面）までエッチングされている。換言すれば、整流素子層４０は、記録部３０側に突出した突出部４０Ｔを有する。
図８は、具体例２の効果を表すための模式断面図である。図８（ａ）は、具体例１に係る不揮発性記憶装置２ｂのＸ軸方向から見た模式断面図であり、図８（ｂ）は、具体例２に係る不揮発性記憶装置２ｂのＸ軸方向から見た模式断面図である。
整流素子層４０（ＰＩＮダイオード）のｎ型半導体層４２では、電荷担体（キャリア）である電子が多数存在する。このため、具体例１の場合、例えば第１の配線２０側が陰極となるように電圧を印加すると、図８（ａ）に表したように電子は整流素子層４０のｎ型半導体層４２を通って隣接セルの記録部３０に流れる可能性がある。すなわち、隣接セルへのリーク電流が発生するおそれがある。
これに対して、図８（ｂ）に表したように、具体例２の場合、ｎ型半導体層４２がエッチングされて素子間絶縁層６０が充填されることにより隣接セルのｎ型半導体層４２と絶縁されているため、電子が隣接セルへ移動する可能性は低減する。すなわち、隣接セルへのリーク電流の発生が抑制され、もって消費電力の低減化が図られる。
なお、図９のような構成にしてもよい。
図９は、具体例２に係る他の不揮発性記憶装置２ｃの構成を例示する模式断面図である。すなわち、図９（ａ）は、不揮発性記憶装置２ｃをＸ軸方向から見た模式断面図であり、図７（ｂ）は、図７（ａ）における整流素子層４０部分を詳細に表した模式断面図である。
図９は、具体例２に係る他の不揮発性記憶装置２ｃの構成を例示する模式断面図である。すなわち、図９（ａ）は、不揮発性記憶装置２ｃをＸ軸方向から見た模式断面図であり、図７（ｂ）は、図７（ａ）における整流素子層４０部分を詳細に表した模式断面図である。
図９（ａ）に表したように、不揮発性記憶装置２ｃにおいては、整流素子層４０のＰＩ接合面（ｐ型半導体層４６と真性半導体層４４との接合面）までエッチングされている。すなわち、ｎ型半導体層４２及び真性半導体層４４が突出部４０Ｔであってよい。また、ｎ型半導体層４２がエッチングされているのであれば、エッチング深さに特に制限はなく、必ずしもＰＩＮダイオードの各接合面である必要はない。例えば、図９（ｂ）に例示したように真性半導体層４４の途中までエッチングされていてもよく（ｎ型半導体層４２と、真性半導体層４４の一部と、が突出部４０Ｔ）、さらに、ｐ型半導体層４６の途中までエッチングされていてもよい（ｎ型半導体層４２と、真性半導体層４４と、ｐ型半導体層４６の一部と、が突出部４０Ｔ）。これらの場合、隣接セルへのリーク電流はさらに抑制される。
また、具体例１に関して前述した通り、整流素子層４０は、第１の配線２０の記録部３０側の主面上に延在していてもよい。
なお、本具体例においても、具体例１に関して前述した各種効果、すなわち、（１）加工が容易である、（２）良好な動作特性が得られる、及び（３）消費電力が低減化される、という効果が発現される。
なお、本具体例においても、具体例１に関して前述した各種効果、すなわち、（１）加工が容易である、（２）良好な動作特性が得られる、及び（３）消費電力が低減化される、という効果が発現される。
次に、本実施形態に係る他の具体例（具体例３）について、図１０及び図１１を参照しつつ説明する。
図１０は、具体例３に係る不揮発性記憶装置２ｄの構成を例示する模式断面図である。図１０（ａ）は、不揮発性記憶装置２ｄをＸ軸方向から見た模式断面図であり、図１０（ｂ）は、不揮発性記憶装置２ｄをＹ軸方向から見た模式断面図である。
図１０は、具体例３に係る不揮発性記憶装置２ｄの構成を例示する模式断面図である。図１０（ａ）は、不揮発性記憶装置２ｄをＸ軸方向から見た模式断面図であり、図１０（ｂ）は、不揮発性記憶装置２ｄをＹ軸方向から見た模式断面図である。
図１０に表したように、具体例３に係る不揮発性記憶装置２ｄは、具体例１に係る不揮発性記憶装置２と基本的に同じ構造を有するが、記録部３０がＸ軸方向に延在している。すなわち、この不揮発性記憶装置２ｄは、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向に対して非平行な第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０の第２の配線５０側の主面上に延在し、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部３０と、第２の配線５０の記録部３０側の主面上に延在する整流素子層４０と、を備える。
本具体例においても、具体例１に関して前述した各種効果、すなわち、（１）加工が容易である、（２）良好な動作特性が得られる、及び（３）消費電力が低減化される、という効果が発現される。特に、「（１）加工が容易である」については、本具体例では記録部３０のＹ軸方向のエッチング加工を行わないため、アスペクト比がさらに低く抑えられるなどしてより有効にこの効果が発現される。また、「（３）消費電力が低減化される」についても、記録部３０の加工面が少なくなることから、より有効にこの効果が発現される。
なお、不揮発性記憶装置２ｄのように、記録部３０を一定方向（図ではＸ軸方向）に連続した構成にしても、Ｘ軸上にある各セルは独自の動作を行うことができる。これについて、図１１を参照しつつ説明する。
図１１は、具体例３に係る不揮発性記憶装置２ｄにおける記録部３０の動作を説明するための模式断面図である。図１１に表したように、Ｘ軸上にある各セルに流れる電流は、それぞれの第２の配線５０と第１の配線２０との間に印加される電圧を適宜選択することにより、第２の配線５０及び整流素子層４０の作用によって独自の値をとることができ、これにより各セルは独自の動作を行うことができる。
図１１は、具体例３に係る不揮発性記憶装置２ｄにおける記録部３０の動作を説明するための模式断面図である。図１１に表したように、Ｘ軸上にある各セルに流れる電流は、それぞれの第２の配線５０と第１の配線２０との間に印加される電圧を適宜選択することにより、第２の配線５０及び整流素子層４０の作用によって独自の値をとることができ、これにより各セルは独自の動作を行うことができる。
例えば、図１１に表したように、セルｃ１及びセルｃ３については、第２の配線５０と第１の配線２０との間に電圧が印加され、この結果記録部３０のセルｃ１及びセルｃ３の部分（記録部３０Ａ、３０Ｃ）に電流が流れる。これにより、セルｃ１及びセルｃ３は、例えば高抵抗状態から低抵抗状態に遷移して選択（オン）状態になる。これに対し、セルｃ２については、第２の配線５０と第１の配線２０との間に電圧が印加されず、記録部３０のセル部（記録部３０Ｂ）には電流が流れない。これにより、セルｃ２は、例えば高抵抗状態が維持され、非選択（オフ）状態が維持される。
なお、具体例１に関して前述した通り、整流素子層４０は、第１の配線２０の記録部３０側の主面上に延在していてもよい。
なお、具体例１に関して前述した通り、整流素子層４０は、第１の配線２０の記録部３０側の主面上に延在していてもよい。
（実施例）
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図１２〜図１４を参照しつつ説明する。
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図１２〜図１４を参照しつつ説明する。
本実施例に係る不揮発性記憶装置は、具体例２に係る不揮発性記憶装置である。記録層３６には、抵抗変化材料を用いている。整流素子層４０は、ワード線の記録部３０側の主面上に延在している。また、整流素子層４０は、具体例２のうち、図７（ｂ）に関して前述した構成（ＰＩＮダイオードのｎ型半導体層となるＰドープ多結晶シリコン膜１０５が突出部４０Ｔである構成）を有する。記録部３０は、各セルに点在している。
以下、この不揮発性記憶装置の製造方法について説明する。
図１２及び図１３は、実施例１に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
図１２及び図１３は、実施例１に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
まず、図１２（ａ）に表したように、例えば半導体からなる基板（図示せず）の上（主面上）に、ビット線となるタングステン膜１０１の層形成する５０ｎｍの厚さで形成する。なお、このタングステン膜１０１は、いわゆる多層型メモリの最下層のビット線である必要はなく、２層目、３層目等のビット線であってもよい。
その後、加工体上面（加工体の主面上）に記録部の電極層となる窒化タングステン膜１０２を厚さ１０ｎｍで、抵抗変化層（記録層）となるＴｉドープＮｉＯｘ膜１０３を厚さ１０ｎｍで、記録部の電極層となる窒化タングステン膜１０４を厚さ１０ｎｍの厚さで、積層して形成する。
さらに、その上に、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を行う場合に平坦化処理のストッパーとしての機能を担うＣＭＰストッパー層となるＰドープ多結晶シリコン膜（整流素子層の一部となる層）１０５を５０ｎｍの厚さで形成する。なお、このＰドープ多結晶シリコン膜１０５は、複数の層を積層してなる整流素子層（ＰＩＮダイオード）の一部の層（ｎ型半導体層）の機能も併有する。
次に、図１２（ｂ）に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜（Ｐドープ多結晶シリコン膜１０５〜タングステン膜１０１）を第１の方向（Ｘ軸方向）に延在するライン状に一括加工する。エッチングは、基板とタングステン膜１０１との界面深さまで行う。
次に、図１２（ｃ）に表したように、エッチングにより生じた積層膜の間の空間に層間絶縁膜１０６を埋め込み、加工体上面をＣＭＰにより平坦化する。これにより、ＣＭＰストッパー層となるＰドープ多結晶シリコン膜１０５が表面に露出する。その後、加工体の上面に、真性半導体層となるノンドープ多結晶シリコン膜１０７及びｐ型半導体層となるＢドープ多結晶シリコン膜１０８を、それぞれ１０ｎｍ及び３０ｎｍの厚さで形成する。これらは、整流素子層の他の部分となる層に対応する。その後、加工体上面にバリア層となる窒化タングステン膜１０９を厚さ１０ｎｍで、ワード線となるタングステン膜１１０を厚さ５０ｎｍで、積層して形成する。
次に、図１３（ａ）に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜（Ｐドープ多結晶シリコン膜１０５〜タングステン膜１１０）を第１の方向（Ｘ軸方向）に対して非平行な第２の方向（Ｙ軸方向）に延在するライン状に一括加工する。この時、Ｐドープ多結晶シリコン膜１０５の途中の深さまででエッチングを停止する。
その後、例えば炉中で水素／酸素混合ガス雰囲気で、８００℃以上の温度下で、加工体の酸化処理を行う。これにより、ＰＩＮダイオードを構成するＰドープ多結晶シリコン膜１０５、ノンドープ多結晶シリコン膜１０７、及びＢドープ多結晶シリコン膜１０８の側面を選択酸化して、表面にシリコン熱酸化膜を形成する。
ここで、整流素子層（ＰＩＮダイオード）については、界面特性を向上させるために表面に対して酸化処理が行われることがあるが、ビット線となるタングステン膜１０１、電極となる窒化タングステン膜１０２、記録層となるＴｉＯｘ膜１０３、電極となる窒化タングステン膜１０４、バリア層となる窒化タングステン膜１０９、及びワード線となるタングステン膜１１０については、酸化されると導電性や抵抗変化特性などが変化し、好ましくない場合がある。これに関し、本実施例では、酸化処理を行う前に上記の積層膜の側面により形成される空間に層間絶縁膜１０６を埋め込み、これら側面が露出しないようにしている。また、比較的酸化されにくいタングステンまたはタングステン化合物をバリア層及び配線に用いている。これらの措置により、ＰＩＮダイオード構成材料のみが酸化されること（選択酸化）が可能となる。
次に、図１３（ｂ）に表したように、反応性イオンエッチング技術によりＰドープ多結晶シリコン膜１０５の残存部と、窒化タングステン膜１０４、ＴｉドープＮｉＯｘ膜１０３、及び窒化タングステン膜１０２とを、Ｙ軸方向に延在するライン状にパターニングして、柱状に加工する。
以上の工程により、ワード線とビット線とが交差するクロスポイントに抵抗変化型の記録層が挟まれ、そして、Ｐドープ多結晶シリコン膜１０５から形成されるｎ型半導体層が突出部４０Ｔを有するセルが構成される。
以上の工程により、ワード線とビット線とが交差するクロスポイントに抵抗変化型の記録層が挟まれ、そして、Ｐドープ多結晶シリコン膜１０５から形成されるｎ型半導体層が突出部４０Ｔを有するセルが構成される。
以下、エッチングにより生じた積層膜の間の空間に、図示しない層間絶縁膜を埋め込む。そして、上記の構成を繰り返すことで、多層型メモリが作製できる。
上記では、Ｐドープ多結晶シリコン膜１０５からなるｎ型半導体層が突出部４０Ｔとなっているが、図１２（ａ）に関して前述した工程において、ノンドープ多結晶シリコン膜１０７からなる真性半導体層を形成し、その後同様の手順を実施することにより、ｎ型半導体層と真性半導体層とが突出部４０Ｔとなる構成にすることができる。
逆に、図１２（ａ）に関して前述した工程においてＰドープ多結晶シリコン膜１０５からなるｎ型半導体層を形成せず、窒化タングステン膜１０４の層まで形成して、その後同様の手順を実施することにより、突出部４０Ｔが存在しない構成にすることができる。
なお、本実施例では、抵抗変化材料（記録層）として、ＴｉドープＮｉＯｘ膜を用いたが、抵抗変化材料には、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙからなる群から選択された少なくとも一つを含むことができる。
また、記録部の電極には、本実施例では、窒化タングステンを用いたが、電極には、上記抵抗変化材料と反応して可変抵抗性を損なわない全ての材料を用いることができる。具体的には、例えば、窒化タングステンの他、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることができる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
なお、ワード線、ビット線、バリア層及びＣＭＰストッパ層に用いる材料についても種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
なお、ワード線、ビット線、バリア層及びＣＭＰストッパ層に用いる材料についても種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
次に、本実施例の効果のうち、動作特性及びリーク電流に係る効果について説明する。
図１４は、実施例１と対比される比較例２に係る不揮発性記憶装置の構成を例示する模式斜視図である。なお、構造をわかりやすく図示するために層間絶縁膜の記載は省略した。図１４に表したように、比較例２の不揮発性記憶装置では、例えばＰＩＮ型のダイオード１１４は、ビット線１１１とワード線１１２との間に挟持され、抵抗変化素子（記録部）１１３と同様に各セルに点在している。
表１は、実施例１に係る不揮発性記憶装置と、比較例２に係る不揮発性記憶装置との場合での、消去電圧（消去電流（Reset Current）２００μＡをとるときの電圧）、及びダイオードの接合リーク電流密度の比較を表した表である。
表１から、実施例１では、比較例２に比べて消去電圧が低いことがわかる。すなわち、ダイオードが延在することにより、印加された電圧が効率的に抵抗変化層であるＴｉドープＮｉＯｘ膜１０３に印加されていると考えられる。また、実施例１では、比較例２に比べて接合リーク電流密度が低いことがわかる。すなわち、エッチング加工面積が比較的少ないために、リーク電流の発生が抑制されていると考えられる。
表１から、実施例１では、比較例２に比べて消去電圧が低いことがわかる。すなわち、ダイオードが延在することにより、印加された電圧が効率的に抵抗変化層であるＴｉドープＮｉＯｘ膜１０３に印加されていると考えられる。また、実施例１では、比較例２に比べて接合リーク電流密度が低いことがわかる。すなわち、エッチング加工面積が比較的少ないために、リーク電流の発生が抑制されていると考えられる。
（実施例２）
次に、本実施形態に係る不揮発性記憶装置の第２の実施例について、図１５〜図１８を参照しつつ説明する。
次に、本実施形態に係る不揮発性記憶装置の第２の実施例について、図１５〜図１８を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について説明する。
図１５は、実施例２に係る不揮発性記憶装置の構成を例示する模式斜視図である。図１５に表したように、本実施例に係る不揮発性記憶装置は、具体例２に係る不揮発性記憶装置を複数（図では、記録部３０を４層）積層した多層型不揮発性記憶装置である。ワード線及びビット線は、上下に隣接するセルの間で共有されている（シェアードビット線／ワード線構造）。また、上下に隣接するセルの間で、セル内の積層構造は上下に逆になっている。すなわち、記録部３０（電極層３４／記録層３６／電極層３８）、及び整流素子層４０（ｎ型半導体層４２／真性半導体層４４／ｐ型半導体層４６）の配置関係は上下に対称になっている。記録層３６には、相変化材料を用いている。
図１５は、実施例２に係る不揮発性記憶装置の構成を例示する模式斜視図である。図１５に表したように、本実施例に係る不揮発性記憶装置は、具体例２に係る不揮発性記憶装置を複数（図では、記録部３０を４層）積層した多層型不揮発性記憶装置である。ワード線及びビット線は、上下に隣接するセルの間で共有されている（シェアードビット線／ワード線構造）。また、上下に隣接するセルの間で、セル内の積層構造は上下に逆になっている。すなわち、記録部３０（電極層３４／記録層３６／電極層３８）、及び整流素子層４０（ｎ型半導体層４２／真性半導体層４４／ｐ型半導体層４６）の配置関係は上下に対称になっている。記録層３６には、相変化材料を用いている。
整流素子層４０は、ビット線の記録部３０側の主面上に延在している。また、整流素子層４０は、具体例２のうち、図７（ｂ）に関して前述した構成（ＰＩＮダイオードのｎ型半導体層４２が突出部４０Ｔである構成）を有する。さらに、記録部３０は、具体例３に係る構成を有し、ワード線のビット線側の主面上に延在している。
以下、この不揮発性記憶装置の製造方法について説明する。
図１６〜図１８は、実施例２に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
図１６〜図１８は、実施例２に係る不揮発性記憶装置の製造方法を例示する模式工程斜視図である。
まず、図１６（ａ）に表したように、例えば半導体からなる基板（図示せず）の上（主面上）に、ワード線となるタングステン膜２０１を５０ｎｍの厚さで形成する。なお、実施例１と同様に、ワード線となるタングステン膜２０１は、いわゆる多層型メモリの最下層のワード線である必要はなく、２層目、３層目等のワード線であってもよい。
その後、加工体上面（加工体の主面上）に記録部の電極層となる窒化タングステン膜２０２を厚さ１０ｎｍで、抵抗変化材料（相変化層、記録層）となるＧｅ２Ｓｂ２Ｔｅ５膜２０３を厚さ２０ｎｍで、抵抗変化材料とＳｉとの反応防止層となるとなる窒化タングステン膜２０４厚さ１０ｎｍで、積層して形成する。
さらに、ＣＭＰストッパー層となるＰドープ多結晶シリコン膜２０５を、５０ｎｍの厚さで形成する。Ｐドープ多結晶シリコン膜２０５は、複数の層を積層してなる整流素子層（ＰＩＮダイオード）の一部の層（ｎ型半導体層）の機能を併有する。
次に、図１６（ｂ）に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、加工体を第１の方向（Ｘ軸方向）に延在するライン状に一括加工する。エッチングは、基板とタングステン膜２０１との界面深さまで行う。
次に、図１７（ａ）に表したように、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜２０６を埋め込み、加工体上面をＣＭＰにより平坦化する。その後、加工体上面に、真性半導体層となるノンドープ多結晶シリコン膜２０７及びｐ型半導体層となるＢドープ多結晶シリコン膜２０８の層を、それぞれ１０ｎｍ及び３０ｎｍの厚さで形成する。その後、加工体上面にバリア層となる窒化タングステン膜２０９を厚さ１０ｎｍで、ビット線となるタングステン膜２１０を厚さ５０ｎｍの厚さで、バリア層となる窒化タングステン膜２１１を厚さ１０ｎｍの厚さで、ｐ型半導体層となるＢドープ多結晶シリコン膜２１２を厚さ３０ｎｍで、真性半導体層となるノンドープ多結晶シリコン膜２１３を厚さ１０ｎｍで、ｎ型半導体層となるＰドープ多結晶シリコン膜２１４を厚さ５０ｎｍの厚さで、ＣＭＰストッパー層となる窒化タングステン膜２１５を厚さ５０ｎｍで積層して形成する。
次に、図１７（ｂ）に表したように、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層膜（窒化タングステン膜２１５〜Ｐドープ多結晶シリコン膜２０５）を第２の方向（Ｙ軸方向）に延在するライン状に一括加工する。この時、Ｐドープ多結晶シリコン膜２０５については、途中の深さまでエッチングを行う。
その後、例えばＲＴＰ（Rapid Thermal Process：急速昇降温処理）を用いて、水素／酸素混合ガス雰囲気で、９５０℃以上の温度下で、加工体の酸化処理を行う。これにより、ＰＩＮダイオードを構成するｎ型半導体層となるＰドープ多結晶シリコン膜２０５、真性半導体層となるノンドープ多結晶シリコン膜２０７、ｐ型半導体層となるＢドープ多結晶シリコン膜２０８、ｐ型半導体層となるＢドープ多結晶シリコン膜２１２、真性半導体層となるノンドープ多結晶シリコン膜２１３、及びｎ型半導体層となるＰドープ多結晶シリコン膜２１４の側面が選択酸化され、表面にシリコン熱酸化膜が形成される。
ここで、整流素子層（ＰＩＮダイオード）については、前述したように界面特性を向上するために表面に対して酸化処理が行われることがあるが、それ以外の構成要素については、酸化されると導電性や抵抗変化特性などが変化し、好ましくない場合がある。これに関し、本実施例では、酸化処理を行う前にワード線となるタングステン膜２０１、電極層となる窒化タングステン膜２０２、抵抗変化材料であるＧｅ２Ｓｂ２Ｔｅ５膜２０３、及び反応防止層となる窒化タングステン膜２０４の側面により形成される空間に層間絶縁膜２０６を埋め込み、これらの膜の側面が露出しないようにしている。また、比較的酸化されにくいタングステンまたはタングステン化合物をバリア層や配線電極層に用いている。これらの措置により、ＰＩＮダイオード構成材料のみが酸化されること（選択酸化）が可能となる。
次に、図１８（ａ）に表したように、反応性イオンエッチング技術によりＰドープ多結晶シリコン膜２０５の残存部と、窒化タングステン膜２０４とを、Ｙ軸方向に延在するライン状に一括加工する。
次に、図１８（ｂ）に表したように、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜２１６を埋め込み、例えばＣＭＰにより上面を平坦化する。その後、加工体上面に抵抗変化材料であるＧｅ２Ｓｂ２Ｔｅ５膜を厚さ２０ｎｍ、電極層となる窒化タングステン膜２１８を厚さ１０ｎｍで、ワード線となるタングステン膜２１９を厚さ５０ｎｍで、記録部の電極層となる窒化タングステン膜２２０を厚さ１０ｎｍで、抵抗変化材料であるＧｅ２Ｓｂ２Ｔｅ５膜２２１を厚さ２０ｎｍで、記録部の電極層となる窒化タングステン膜２２２を厚さ１０ｎｍで、ＣＭＰストッパー層となるＰドープ多結晶シリコン膜２２３を厚さ５０ｎｍで、積層して形成する。なお、Ｐドープ多結晶シリコン膜２２３は、複数の層を積層してなる整流素子層（ＰＩＮダイオード）の一部の層（ｎ型半導体層）の機能を併有する。
その後、公知のリソグラフィ技術と反応性イオンエッチング技術とにより、上記の積層体（Ｐドープ多結晶シリコン膜２２３〜Ｐドープ多結晶シリコン膜２１４）を第１の方向（Ｘ軸方向）に延在するライン状に一括加工する。エッチングは、ノンドープ多結晶シリコン膜２１３とＰドープ多結晶シリコン膜２１４との界面深さまで行う。
以上で積層された抵抗変化型メモリのメモリセルが形成された。
以下、上記と同様の手順を繰り返すことにより、多層化されたメモリセルが作製されるが説明は省略する。
以下、上記と同様の手順を繰り返すことにより、多層化されたメモリセルが作製されるが説明は省略する。
以上により、相変化型の不揮発性記憶装置を複数積層した多層型不揮発性記憶装置であって、整流素子層４０が具体例２の構成を有し、記録部３０が具体例３の構成を有する不揮発性記憶装置が作製される。
上記では、ｎ型半導体層が突出部４０Ｔとなっているが、適宜ｎ型半導体層や真性半導体層の層を形成するタイミングを変えたり、エッチングの深さを変えたりすることにより、ｎ型半導体層と真性半導体層とが突出部４０Ｔとなる構成や、突出部４０Ｔが存在しない構成にすることができる。
例えば、ｎ型半導体層と真性半導体層とが突出部４０Ｔとなる構成にするには、図１６（ａ）に関して前述した工程においてノンドープ多結晶シリコン膜２０７の層を形成し、その後同様の手順を実施し、さらにその後図１８（ｂ）に関して前述したＸ軸方向に延在するライン状のエッチング工程においてノンドープ多結晶シリコン膜２１３もエッチングすればよい。
また、突出部４０Ｔが存在しない構成にするには、図１６（ａ）に関して前述した工程においてＰドープ多結晶シリコン膜２０５を形成せず、窒化タングステン膜２０４まで形成して、その後同様の手順を実施し、さらにその後図１８（ｂ）に関して前述したＸ軸方向に延在するライン状のエッチング工程において窒化タングステン膜２１５までエッチングすればよい。
なお、本実施例では、抵抗変化材料（記録層）として、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）膜を用いたが、抵抗変化材料には、両端に印加された電圧で発生するジュール熱により、その抵抗状態が変わる任意の物質を含むことができる。例えば、カルコゲナイド系のＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等を用いることができる。
また、本実施例では用いていないが、抵抗変化を促進するためのヒータ材料としてタンタルオキサイド、ニオブオキサイド、チタニア等を用いることも可能である。
また、記録部の電極層としては、本実施例では窒化タングステンを用いたが、電極層には、上記抵抗変化材料と反応して可変抵抗性を損なわない他の材料を用いることができる。具体的には、例えば、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、コバルトシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることができる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を用いることもできる。
なお、ワード線、ビット線、バリア層及び、ＣＭＰストッパ層に用いる材料についても、種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
なお、ワード線、ビット線、バリア層及び、ＣＭＰストッパ層に用いる材料についても、種々の変形が可能である。
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
（実施例３）
次に、本実施形態に係る不揮発性記憶装置の他の製造方法（実施例３）について、図１９及び図２０を参照しつつ説明する。図１９及び図２０は、実施例３に係る不揮発性記憶装置の製造方法を例示する模式工程断面図である。
次に、本実施形態に係る不揮発性記憶装置の他の製造方法（実施例３）について、図１９及び図２０を参照しつつ説明する。図１９及び図２０は、実施例３に係る不揮発性記憶装置の製造方法を例示する模式工程断面図である。
本実施例に係る不揮発性記憶装置は、具体例２に係る不揮発性記憶装置である。整流素子層４０は、第２の配線５０の記録部３０側の主面上に延在している。また、整流素子層４０は、具体例２のうち図９（ｂ）に関して前述した構成、すなわち、ｎ型半導体層４２と、真性半導体層４４の一部と、が突出部４０Ｔである構成を有する。記録部３０は、各セルに点在している。
まず、図１９（ａ）に表したように、基板１０の上（主面上）に、第２の配線５０、整流素子層４０、及び記録部３０を、下からこの順番で形成する。
次に、図１９（ｂ）に表したように、加工体にＹ軸方向のエッチング加工を行う。エッチングは、基板１０と第２の配線５０との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜（素子間絶縁層６０）を埋め込み、例えばＣＭＰにより加工体上面（加工体の主面）を平坦化する。
次に、図１９（ｂ）に表したように、加工体にＹ軸方向のエッチング加工を行う。エッチングは、基板１０と第２の配線５０との界面深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜（素子間絶縁層６０）を埋め込み、例えばＣＭＰにより加工体上面（加工体の主面）を平坦化する。
次に、図１９（ｃ）を参照しつつ説明する。図１９（ｃ）は、図１９（ｂ）に表した加工体のＢ−Ｂ’線断面図である。図１９（ｃ）に表したように、加工体の主面（上面）に第１の配線２０を形成する。
次に、図２０（ａ）に表したように、加工体にＸ軸方向のエッチング加工を行う。この時、エッチングは、真性半導体層４４の途中の深さまで行う。その後、エッチングにより生じた空間に、層間絶縁膜（素子間絶縁層６０）を埋め込む。
以上の工程により、整流素子層４０が図９（ｂ）に関して前述した構成を有する不揮発性記憶装置が作製される。なお、図２０（ｂ）は、図２０（ａ）に表した不揮発性記憶装置のＡ−Ａ’線断面図である。
各構成要素の材料については、実施例１及び実施例２に関して前述したものを用いることができる。
また、必要に応じ、Ｙ軸方向及びＸ軸方向のエッチング加工を行った後に、整流素子層４０に対して酸化処理を行ってもよい。この場合、第２の配線５０、記録部３０、及び第１の配線２０に酸化されにくい材料を用いれば、素子の動作等の特性は良好なものとなる。
また、必要に応じ、Ｙ軸方向及びＸ軸方向のエッチング加工を行った後に、整流素子層４０に対して酸化処理を行ってもよい。この場合、第２の配線５０、記録部３０、及び第１の配線２０に酸化されにくい材料を用いれば、素子の動作等の特性は良好なものとなる。
以上説明したように、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
２、２ａ、２ｂ、２ｃ、２ｄ、４ 不揮発性記憶装置
１０ 基板
２０ 第１の配線
３０、３０Ａ、３０Ｂ、３０Ｃ 記録部
３２ ヒータ層
３４ 電極層
３６ 記録層
３８ 電極層
４０ 整流素子層
４０Ａ 側面（加工面）
４０Ｔ 突出部
４２ ｎ型半導体層
４４ 真性半導体層
４６ ｐ型半導体層
５０ 第２の配線
６０ 素子間絶縁層
１０１ タングステン膜
１０２ 窒化タングステン膜
１０３ ＴｉドープＮｉＯｘ膜
１０４ 窒化タングステン膜
１０５ Ｐドープ多結晶シリコン膜
１０６ 層間絶縁膜
１０７ ノンドープ多結晶シリコン膜
１０８ Ｂドープ多結晶シリコン膜
１０９ 窒化タングステン膜
１１０ タングステン膜
１１１ ビット線
１１２ ワード線
１１３ 抵抗変化素子（記録部）
１１４ ダイオード
２０１ タングステン膜
２０２ 窒化タングステン膜
２０３ Ｇｅ２Ｓｂ２Ｔｅ５膜
２０４ 窒化タングステン膜
２０５ Ｐドープ多結晶シリコン膜
２０６ 層間絶縁膜
２０７ ノンドープ多結晶シリコン膜
２０８ Ｂドープ多結晶シリコン膜
２０９ 窒化タングステン膜
２１０ タングステン膜
２１１ 窒化タングステン膜
２１２ Ｂドープ多結晶シリコン膜
２１３ ノンドープ多結晶シリコン膜
２１４ Ｐドープ多結晶シリコン膜
２１５ 窒化タングステン膜
２１６ 層間絶縁膜
２１７ Ｇｅ２Ｓｂ２Ｔｅ５膜
２１８ 窒化タングステン膜
２１９ タングステン膜
２２０ 窒化タングステン膜
２２１ Ｇｅ２Ｓｂ２Ｔｅ５膜
２２２ 窒化タングステン膜
２２３ Ｐドープ多結晶シリコン膜
ａ 矢印
ＢＬ ビット線
Ｃ セル
ＷＬ ワード線
１０ 基板
２０ 第１の配線
３０、３０Ａ、３０Ｂ、３０Ｃ 記録部
３２ ヒータ層
３４ 電極層
３６ 記録層
３８ 電極層
４０ 整流素子層
４０Ａ 側面（加工面）
４０Ｔ 突出部
４２ ｎ型半導体層
４４ 真性半導体層
４６ ｐ型半導体層
５０ 第２の配線
６０ 素子間絶縁層
１０１ タングステン膜
１０２ 窒化タングステン膜
１０３ ＴｉドープＮｉＯｘ膜
１０４ 窒化タングステン膜
１０５ Ｐドープ多結晶シリコン膜
１０６ 層間絶縁膜
１０７ ノンドープ多結晶シリコン膜
１０８ Ｂドープ多結晶シリコン膜
１０９ 窒化タングステン膜
１１０ タングステン膜
１１１ ビット線
１１２ ワード線
１１３ 抵抗変化素子（記録部）
１１４ ダイオード
２０１ タングステン膜
２０２ 窒化タングステン膜
２０３ Ｇｅ２Ｓｂ２Ｔｅ５膜
２０４ 窒化タングステン膜
２０５ Ｐドープ多結晶シリコン膜
２０６ 層間絶縁膜
２０７ ノンドープ多結晶シリコン膜
２０８ Ｂドープ多結晶シリコン膜
２０９ 窒化タングステン膜
２１０ タングステン膜
２１１ 窒化タングステン膜
２１２ Ｂドープ多結晶シリコン膜
２１３ ノンドープ多結晶シリコン膜
２１４ Ｐドープ多結晶シリコン膜
２１５ 窒化タングステン膜
２１６ 層間絶縁膜
２１７ Ｇｅ２Ｓｂ２Ｔｅ５膜
２１８ 窒化タングステン膜
２１９ タングステン膜
２２０ 窒化タングステン膜
２２１ Ｇｅ２Ｓｂ２Ｔｅ５膜
２２２ 窒化タングステン膜
２２３ Ｐドープ多結晶シリコン膜
ａ 矢印
ＢＬ ビット線
Ｃ セル
ＷＬ ワード線
Claims (5)
- 第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、
を備えたことを特徴とする不揮発性記憶装置。 - 前記整流素子層は、前記記録層の側に突出した突出部を有することを特徴とする請求項１記載の不揮発性記憶装置。
- 前記第１及び第２の配線の少なくともいずれかは、タングステン、窒化タングステン、及び炭化タングステンよりなる群から選択された材料を含むことを特徴とする請求項１または２に記載の不揮発性記憶装置。
- 第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、
を有する不揮発性記憶装置の製造方法であって、
前記第１の配線となる層と前記整流素子層となる層との積層体を形成する工程と、
前記積層体を選択的にエッチングし、前記第１の方向に延在する第１の配線と、前記整流素子層と、を一括形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。 - 第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、
前記第１の配線と前記記録層との間に設けられ、その少なくとも一部が前記第１の方向に延在する整流素子層と、
を有する不揮発性記憶装置の製造方法であって、
前記第２の配線となる層を形成する工程と、
前記第２の配線となる層の上に、前記記録層となる層を形成する工程と、
前記記録層となる層の上に、前記整流素子層の一部となる層を形成する工程と、
前記整流素子層の一部となる層と、前記記録層となる層と、前記第２の配線となる層と、を選択的にエッチングする工程と、
前記エッチングにより生じた空間に素子間絶縁層を堆積させる工程と、
前記素子間絶縁層を堆積させた表面から平坦化し、前記整流素子層の一部となる層を露出させる工程と、
前記整流素子層の一部となる層の上に、前記整流素子層の他の部分となる層を形成する工程と、
前記整流素子層の他の部分となる層の上に、前記第１の配線となる層を形成する工程と、
前記第１の配線となる層と、前記整流素子層の他の部分となる層と、前記整流素子層の一部となる層と、を選択的にエッチングし、前記第１の方向に延在する第１の配線と、前記整流素子層と、を一括形成する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008131353A JP2009283513A (ja) | 2008-05-19 | 2008-05-19 | 不揮発性記憶装置及びその製造方法 |
| US12/408,598 US20090283739A1 (en) | 2008-05-19 | 2009-03-20 | Nonvolatile storage device and method for manufacturing same |
| KR1020090043123A KR101136319B1 (ko) | 2008-05-19 | 2009-05-18 | 비휘발성 기억 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008131353A JP2009283513A (ja) | 2008-05-19 | 2008-05-19 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009283513A true JP2009283513A (ja) | 2009-12-03 |
Family
ID=41453705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008131353A Pending JP2009283513A (ja) | 2008-05-19 | 2008-05-19 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009283513A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524091A (ja) * | 2008-06-13 | 2011-08-25 | サンディスク スリーディー，エルエルシー | 電気的に絶縁された支柱のダイオードのための共有ダイオード要素部を有するレール積層体を備えた不揮発性メモリアレイ |
| JP2013055103A (ja) * | 2011-09-01 | 2013-03-21 | Toshiba Corp | 分子メモリ装置の製造方法 |
| US8810003B2 (en) | 2011-07-25 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2018506181A (ja) * | 2015-01-09 | 2018-03-01 | マイクロン テクノロジー， インク． | 炭素を含む金属線を組み込む構造および炭素を含む金属線を形成する方法 |
| CN110998829A (zh) * | 2017-07-26 | 2020-04-10 | 美光科技公司 | 在交叉点存储器阵列中的自我对准存储器层板 |
-
2008
- 2008-05-19 JP JP2008131353A patent/JP2009283513A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524091A (ja) * | 2008-06-13 | 2011-08-25 | サンディスク スリーディー，エルエルシー | 電気的に絶縁された支柱のダイオードのための共有ダイオード要素部を有するレール積層体を備えた不揮発性メモリアレイ |
| US8810003B2 (en) | 2011-07-25 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2013055103A (ja) * | 2011-09-01 | 2013-03-21 | Toshiba Corp | 分子メモリ装置の製造方法 |
| JP2018506181A (ja) * | 2015-01-09 | 2018-03-01 | マイクロン テクノロジー， インク． | 炭素を含む金属線を組み込む構造および炭素を含む金属線を形成する方法 |
| TWI711155B (zh) * | 2015-01-09 | 2020-11-21 | 美商美光科技公司 | 記憶體裝置及其製造方法 |
| US11094879B2 (en) | 2015-01-09 | 2021-08-17 | Micron Technology, Inc. | Structures incorporating and methods of forming metal lines including carbon |
| CN110998829A (zh) * | 2017-07-26 | 2020-04-10 | 美光科技公司 | 在交叉点存储器阵列中的自我对准存储器层板 |
| CN110998829B (zh) * | 2017-07-26 | 2024-01-09 | 美光科技公司 | 在交叉点存储器阵列中的自我对准存储器层板 |
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