JP2009289962A - 不揮発性記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】良好な動作特性を有するとともに加工が容易な多層型の相変化型、あるいは抵抗変化型の不揮発性記憶装置、及びその製造方法を提供する。
【解決手段】複数の単位メモリ層２Ａを積層した不揮発性記憶装置において、単位メモリ層２Ａのそれぞれは、第１の方向に延在する第１の配線１０と、第１の方向に対して非平行な第２の方向に延在する第２の配線４０と、第１の配線１０と第２の配線４０との間に挟持され、第１の配線１０と第２の配線２０間の電圧により特性が変化する相変化層や可変抵抗層などによる記録部３０と、を有し、隣接する単位メモリ層２Ａの境界において、絶縁層５０と、絶縁層５０を上下方向から挟持する、第１の配線１０及び第２の配線４０から選択される一対の配線と、を有する境界部２Ｔを有する。境界部２Ｔに含まれる絶縁層５０、並びに第１の配線１０及び第２の配線４０から選択される２つの配線は、一括して加工される。
【選択図】図１
【解決手段】複数の単位メモリ層２Ａを積層した不揮発性記憶装置において、単位メモリ層２Ａのそれぞれは、第１の方向に延在する第１の配線１０と、第１の方向に対して非平行な第２の方向に延在する第２の配線４０と、第１の配線１０と第２の配線４０との間に挟持され、第１の配線１０と第２の配線２０間の電圧により特性が変化する相変化層や可変抵抗層などによる記録部３０と、を有し、隣接する単位メモリ層２Ａの境界において、絶縁層５０と、絶縁層５０を上下方向から挟持する、第１の配線１０及び第２の配線４０から選択される一対の配線と、を有する境界部２Ｔを有する。境界部２Ｔに含まれる絶縁層５０、並びに第１の配線１０及び第２の配線４０から選択される２つの配線は、一括して加工される。
【選択図】図１
Description
本発明は、不揮発性記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコネクト（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。
相変化メモリや抵抗変化メモリは、複数の記録部を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている（例えば、特許文献１）。
特開２００５−３１１３２２号公報
本発明は、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法を提供する。
本発明の一態様によれば、複数の単位メモリ層を積層した不揮発性記憶装置であって、前記単位メモリ層のそれぞれは、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、を有し、隣接する前記単位メモリ層の境界において、前記隣接する前記単位メモリ層のそれぞれが有する前記第１の配線と、これら一対の第１の配線に挟持された絶縁層と、を有する境界部が設けられ、前記境界部に含まれる前記絶縁層と、前記絶縁層を挟持する前記一対の第１の配線と、が一括して加工されてなることを特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、を有する単位メモリ層を複数積層した不揮発性記憶装置であって、基板の上に、第１の単位メモリ層の前記第１の配線となる第１の導電膜を形成し、前記第１の導電膜の上に絶縁層を形成し、前記絶縁層の上に、前記第１の単位メモリ層とは別の第２の単位メモリ層の前記第１の配線となる第２の導電膜を形成し、前記第１の導電膜と前記絶縁層と前記第２の導電膜とを、一括加工して前記第１の方向に延在する積層体を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
まず、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）について、図１〜図３を参照しつつ説明する。
図１は、具体例１に係る不揮発性記憶装置２の構成を例示する模式図である。すなわち、同図（ａ）は、不揮発性記憶装置２を第１の方向（Ｘ軸方向）から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図であり、同図（ｃ）は、不揮発性記憶装置２の模式平面図である。また、図２は、不揮発性記憶装置２の構成を例示する模式回路図である。
図１に表したように、本実施形態に係る不揮発性記憶装置は、第１の方向（Ｘ軸方向）に延在する第１の配線１０（ワード線ＷＬ）と、第１の方向に対して非平行な第２の方向（Ｙ軸方向）に延在する第２の配線４０（ビット線ＢＬ）と、第１の配線１０と第２の配線４０との間に挟持され、第１の配線１０と第２の配線４０とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部３０と、を有する単位メモリ層２Ａを、第１の配線１０、記録部３０、第２の配線４０等の積層方向（図において、上下方向、Ｚ軸方向）に複数積層してなる不揮発性記憶装置である。
また、第１の配線１０と記録部３０との間には、これらによって挟持される整流素子２０が設けられていてもよい。
本実施形態では、複数の単位メモリ層２Ａにおいて、単位メモリ層２Ａの構成要素（第１の配線１０、整流素子２０、記録部３０等）の上下方向の配置関係は、同じであっても、異なっても（特に、上下方向に隣接する単位メモリ層２Ａ間で上下対称であっても）よい。
具体例１では、複数の単位メモリ層２Ａにおいて、配線Ｌ（第１の配線１０及び第２の配線４０）の上下方向の配置関係が同じである。また、整流素子２０及び記録部３０の上下方向の配置関係も同じである。
ここで、本実施形態に係る不揮発性記憶装置は、上下方向に隣接する単位メモリ層２Ａの境界において、絶縁層５０と、絶縁層５０を上下方向から挟持する、第１の配線１０及び第２の配線４０から選択される一対の配線と、を有する境界部を有する。すなわち、上下方向に隣接する単位メモリ層２Ａの境界において、配線Ｌ（第１の配線１０及び第２の配線４０）が共有されない境界部を有する。かかる境界部を、「境界部２Ｔ」ということとする。また、上下方向に隣接する単位メモリ層２Ａの間で配線Ｌが共有される境界部（１つの配線のみが存在する境界部）を、「一配線境界部Ｓ」ということとする。
具体例１では、上下方向に隣接する単位メモリ層２Ａの境界において、絶縁層５０と、絶縁層５０を上下方向から挟持する、第１の配線１０及び第２の配線４０とを有する境界部２Ｔが存在する。
ここで、本実施形態では、境界部２Ｔに含まれる絶縁層５０並びに第１の配線１０及び第２の配線４０から選択される２つの配線は、一括して加工されている。この結果、境界部２Ｔの構成要素は、全て同じ方向に延在する。さらに、境界部２Ｔの構成要素の側面（基板に垂直な面であり、配線の延在方向と直交する面）は、実質的に同一の面上に配置される。すなわち、複数の配線が一括加工された場合、それらの配線は、同じ方向に延在し、それらの配線の側面は実質的に同じ面上にある。
すなわち、図１に表したように、具体例１では、境界部２Ｔを構成する第２の配線４０、絶縁層５０、及び第１の配線１０は、一括して加工されている。この結果、第２の配線４０、絶縁層５０、及び第１の配線１０は、同じ方向に延在している。
なお、これに伴い、具体例１では、上下方向に隣接する単位メモリ層２Ａの間で、第１の配線１０及び第２の配線４０は、延在方向が異なる。例えば、第１の配線１０については、２層目の単位メモリ層２ＡにおいてはＹ軸方向に延在しているが、３層目の単位メモリ層２ＡにおいてはＸ軸方向に延在している。同様に、第２の配線４０については、２層目の単位メモリ層２ＡにおいてはＸ軸方向に延在しているが、３層目の単位メモリ層２ＡにおいてはＹ軸方向に延在している。
なお、これに伴い、具体例１では、上下方向に隣接する単位メモリ層２Ａの間で、第１の配線１０及び第２の配線４０は、延在方向が異なる。例えば、第１の配線１０については、２層目の単位メモリ層２ＡにおいてはＹ軸方向に延在しているが、３層目の単位メモリ層２ＡにおいてはＸ軸方向に延在している。同様に、第２の配線４０については、２層目の単位メモリ層２ＡにおいてはＸ軸方向に延在しているが、３層目の単位メモリ層２ＡにおいてはＹ軸方向に延在している。
また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグが取り付けられている。コンタクトプラグは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部３０には、コンタクトプラグ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電流が流され、これにより記録部３０の書込みや消去等の各種動作を行うことが可能となる。
１つの第１の配線１０と１つの第２の配線４０とが交叉する領域に設けられた１つの記録部３０が１つの記録用単位要素であり、これを「セル」という。
第１の配線１０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図示しない素子間絶縁層が設けられている。
第１の配線１０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図示しない素子間絶縁層が設けられている。
このように、不揮発性記憶装置２は、ワード線ＷＬとビット線ＢＬとが交叉する部分に記録部３０が設けられた不揮発性記憶装置を複数積層してなる、いわゆる多層型クロスポイント型不揮発性記憶装置（メモリ）である。
なお、図１において、単位メモリ層２Ａは上下方向に４層積層されているが、別の数だけ積層されていてもよい。また、図１では、主面において第１の配線１０及び第２の配線４０がそれぞれ２本設けられており、セルは４つ設けられているが、これらは別の数だけ設けられていてもよい。ここで、「主面」とは、第１の配線１０、整流素子２０、記録部３０などが積層する方向（同図において、Ｚ軸方向）に対して垂直な面（同図において、ＸＹ面）をいう。
また、具体例１では、第１の配線を「ビット線ＢＬ」、第２の配線を「ワード線ＷＬ」として用いているが、逆に、第１の配線を「ワード線ＷＬ」、第２の配線を「ビット線ＢＬ」として用いてもよい。
次に、各構成要素について説明する。
まず、配線Ｌ（第１の配線１０及び第２の配線４０）について説明する。
配線Ｌには、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。配線Ｌに用いられる材料については、さらに後述する。
まず、配線Ｌ（第１の配線１０及び第２の配線４０）について説明する。
配線Ｌには、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属や、窒化タングステン、炭化タングステン等のタングステン化合物を用いることができる。配線Ｌに用いられる材料については、さらに後述する。
次に、記録部３０について、図３を参照しつつ説明する。
図３は、記録部３０の構成を例示する模式断面図である。図３に表したように、この記録部３０は、記録層３４と、記録層３４を上下方向から挟持する電極層３２、３６とを有する。
図３は、記録部３０の構成を例示する模式断面図である。図３に表したように、この記録部３０は、記録層３４と、記録層３４を上下方向から挟持する電極層３２、３６とを有する。
電極層３２、３６は、記録層３４に対して電気的な接続を得るために設けられている。また、電極層３２、３６は、例えば、記録層３４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。これら電極層３２、３６は、他の層（以下に説明する各種のバリア層や整流素子２０を構成する層等）と兼用されても良く、必要に応じて設ければ良い。
また、リセット（消去）動作において記録層３４の加熱を効率よく行うために、記録層３４の陰極側（ここでは、ビット線ＢＬ側）に、ヒータ層を設けてもよい。この場合、ヒータ層とビット線ＢＬとの間にバリア層が設けられていてもよい。
次に、記録層３４について説明する。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線１０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層３４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線１０と第２の配線４０とに与える電位の組み合わせによって、各記録部３０に印加される電圧が変化し、その時の記録部３０の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層３４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系（Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物）の可変抵抗材料が挙げられる。記録層３４に用いられる材料については、さらに後述する。
次に、整流素子２０について説明する。
第１の配線１０（ワード線ＷＬ）及び第２の配線４０（ビット線ＢＬ）は、互いに直接接続することなく、独立して存在している。しかし、ある第１の配線１０は、セルを介して全ての第１の配線１０及び第２の配線４０と電気的に接続し得る。このため、任意のセルを、第１の配線１０及び第２の配線４０の組み合わせによって選択できるようにするためには、配線Ｌと記録部３０（抵抗変化素子）との間に、整流特性を有する素子を設けて、電流の方向を規制する必要がある。このため、各メモリセルに、整流素子２０が設けられる。
第１の配線１０（ワード線ＷＬ）及び第２の配線４０（ビット線ＢＬ）は、互いに直接接続することなく、独立して存在している。しかし、ある第１の配線１０は、セルを介して全ての第１の配線１０及び第２の配線４０と電気的に接続し得る。このため、任意のセルを、第１の配線１０及び第２の配線４０の組み合わせによって選択できるようにするためには、配線Ｌと記録部３０（抵抗変化素子）との間に、整流特性を有する素子を設けて、電流の方向を規制する必要がある。このため、各メモリセルに、整流素子２０が設けられる。
整流素子２０には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。 整流素子２０に用いることができる材料については、後述する。
なお、第１の配線１０と整流素子２０との間には、両構成要素間の元素の拡散などを防止するバリア層が設けられていてもよい。なお、このバリア層は省略可能である。
（本実施形態の効果）
次に、本実施形態の効果について、図４〜図１０を参照しつつ説明する。
具体例１に係る不揮発性記憶装置２は、（１）加工が容易である、及び（２）良好な動作特性が得られる、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
次に、本実施形態の効果について、図４〜図１０を参照しつつ説明する。
具体例１に係る不揮発性記憶装置２は、（１）加工が容易である、及び（２）良好な動作特性が得られる、という効果を有する。以下、それぞれについて比較例と対比しつつ説明する。
まず、（１）加工が容易である、という効果について、比較例１と対比し、図４及び図５を参照しつつ説明する。
図４は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置４を第１の方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図５は、不揮発性記憶装置４の構成を例示する模式回路図である。
図４は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置４を第１の方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図５は、不揮発性記憶装置４の構成を例示する模式回路図である。
図４に表したように、不揮発性記憶装置４は、単位メモリ層４Ａを複数積層してなる多層型クロスポイント型不揮発性記憶装置であるが、具体例１に係る不揮発性記憶装置２に対して、境界部４Ｔを構成する第２の配線４０、絶縁層５０、及び第１の配線１０は、一括して加工されていないことが異なっている。それ以外は、不揮発性記憶装置２と同様である。すなわち、不揮発性記憶装置４においては、第２の配線４０及び絶縁層５０と、第１の配線１０とは別の方向に延在しており、境界部４Ｔを構成要素であるこれらの配線は一括して加工されていない。
これに対して、本実施形態では、前述したように、境界部４Ｔの構成要素は一括して加工される。このため、本実施形態に係る不揮発性記憶装置２は、境界部の構成要素を形成する工程数が比較的少なく、比較例１に係る不揮発性記憶装置４に比べて加工が容易であるといえる。
次に、（２）良好な動作特性が得られる、という効果について、比較例２と対比し、図６〜図１０を参照しつつ説明する。
図６は、本実施形態と対比される別の比較例（比較例２）に係る不揮発性記憶装置６の構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置６を第１の方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図７は、不揮発性記憶装置６の構成を例示する模式回路図である。
図６は、本実施形態と対比される別の比較例（比較例２）に係る不揮発性記憶装置６の構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置６を第１の方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図７は、不揮発性記憶装置６の構成を例示する模式回路図である。
図６に表したように、不揮発性記憶装置６は、単位メモリ層６Ａを複数積層してなる多層型クロスポイント型不揮発性記憶装置であるが、具体例１の不揮発性記憶装置２に対して、上下方向に隣接する単位メモリ層６Ａの間で、全て配線Ｌが共有されていることが異なっている。それ以外は、不揮発性記憶装置２と同様である。すなわち、不揮発性記憶装置６においては、上下方向に隣接する単位メモリ層６Ａの境界部は全て一配線境界部６Ｓであり、境界部は存在しない。例えば、２層目の単位メモリ層６Ａと３層目の単位メモリ層６Ａとの間で第２の配線４０（ビット線ＢＬ）が共有されており、３層目の単位メモリ層６Ａと４層目の単位メモリ層６Ａとの間で第１の配線１０（ワード線ＷＬ）が共有されている。
前述した比較例１のような従来型の配線Ｌが共有されない構造では、配線Ｌの本数が比較的多く、必然的に加工工程数が増大してしまう。このため、比較例２に係る不揮発性記憶装置６のようなシェアードワード線／ビット線構造が考えられている。これによれば、例えば４層積層の場合に、各セルへのランダムアクセスが可能でありながら配線数や配線の加工工程数が削減されるという利点がある。
しかし、シェアードワード線／ビット線構造の場合、これから詳述するように、１本の配線Ｌに接続するセルの数が増加するにつれて、ダイオードの整流方向と逆方向に流れるダイオードの接合リーク電流に起因する迷走電流が増大して、メモリ素子としてのセンシングマージンが低下する。ここで、「迷走電流」とは、例えば整流方向と逆の方向に流れる電流等の、意図に反した電流をいう。以下、これについて図８〜図９を参照しつつ説明する。
最初に、具体例１に係る不揮発性記憶装置２において発生し得る迷走電流について、図８を参照しつつ説明する。
まず、迷走電流を惹起し得る、非選択セルＮに係る印加電圧について、図８を参照しつつ説明する。
図８は、具体例１に係る不揮発性記憶装置２の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例では、抵抗素子／ダイオード（整流素子）Ｒ３３のセルが選択セル（選択セルＳ）であり、これ以外のセルは非選択セル（非選択セルＮ）である。
まず、迷走電流を惹起し得る、非選択セルＮに係る印加電圧について、図８を参照しつつ説明する。
図８は、具体例１に係る不揮発性記憶装置２の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例では、抵抗素子／ダイオード（整流素子）Ｒ３３のセルが選択セル（選択セルＳ）であり、これ以外のセルは非選択セル（非選択セルＮ）である。
図８に表したように、読出し時においては、選択セルＳに係る第１の配線１０（ワード線ＷＬ）と第２の配線４０（ビット線ＢＬ）との間に電圧が印加される。具体的には、選択セルＳにおいて、第１の配線１０（ワード線ＷＬ３）には「Ｖread」の電位が与えられる。選択セルＳに係るビット線ＢＬ３は、周辺回路に接続され電位はほぼ０Ｖになる。この結果、選択セルＳには「Ｖread」の電圧が印加され、セル中の抵抗値等が読み取られる。
一方、非選択セルＮにおいては、これらセルの抵抗値等が検出されないようにするためには、例えば、第１の配線１０（ワード線ＷＬ）と第２の配線４０（ビット線ＢＬ）との双方に同値の電位が与えられ、電圧が印加されない状態にする方策が考えられる。これにより、選択セルＳに印加される電圧Ｖreadと非選択セルＮに印加される電圧０Ｖとは二値的に差別化され、これにより選択セルＳに係る抵抗等は検出され非選択セルＮの抵抗値等は検出されない構成にすることができる。しかしながら、このように非選択セルＮに係る配線Ｌを全て等電位にすることは、以下に説明するように技術的に困難である。
まず、ワード線ＷＬに与えられる電位について説明する。ワード線ＷＬ３以外のワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、及びＷＬ８については、差別化のためワード線ＷＬ３に与えられる電位（Ｖread）とは異なる電位が与えられる。例えば、図示したように「０Ｖ」の電位が与えられる。
次に、ビット線ＢＬに与えられる電位について考える。図８に表したように、読出し時においては、非選択セルＮと接続する全てのビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、及びＢＬ８）に、Ｖreadや０Ｖに比べて十分高い電位である「Ｖpass」が与えられる。これにより、非選択ビット線ＢＬに接続される非選択セルＮのダイオード（例：Ｎ６）には「Ｖpass」または「Ｖpass−Ｖread」の逆方向電圧、選択ビット線ＢＬに接続される非選択セルＮのダイオード（例：Ｎ５）にはほぼ０の電圧が印加される。これにより、選択セルＳに係る抵抗値を選択ワード線ＷＬから選択セルＳを通って選択ビット線ＢＬに流れる電流量によって検出し、非選択セルＮを流れる電流は殆ど検出しない構成にすることができる。このとき周辺回路に非選択ビット線ＢＬから流れる、ノイズとなる電流は、主にダイオードの逆方向リーク電流である。
次に、迷走電流発生の機序について、再度図８を参照しつつ説明する。
具体例１では、次に説明するように、非選択セルＮ７を起点として迷走電流が発生し得る。
上記のように整流素子２０に起因するリーク電流が発生し得る状況下で、非選択のビット線ＢＬ４に高電圧のＶpassが印加されると、抵抗素子／ダイオード（整流素子）Ｒ４４（非選択セルＮ７）に、整流方向と逆方向の迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ４、及び抵抗素子／ダイオードＲ３４（非選択セルＮ５）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
具体例１では、次に説明するように、非選択セルＮ７を起点として迷走電流が発生し得る。
上記のように整流素子２０に起因するリーク電流が発生し得る状況下で、非選択のビット線ＢＬ４に高電圧のＶpassが印加されると、抵抗素子／ダイオード（整流素子）Ｒ４４（非選択セルＮ７）に、整流方向と逆方向の迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ４、及び抵抗素子／ダイオードＲ３４（非選択セルＮ５）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
この迷走電流により、センシングマージン（sensing margin）等の、抵抗変化型メモリの書込み／消去／読出しにおける動作マージンが低下するおそれがある。ここで、「センシングマージン」とは、抵抗値等を検出する際の、選択セルＳに印加する電圧の許容範囲のことである。すなわち、迷走電流が存在すると、選択セルＳにはこの迷走電流に係る電圧と十全に差別化できる電圧を印加することが求められ、これにより選択可能な印加電圧値の範囲が狭くなると考えられる。
同様の現象は、書込みや消去の場合にも発生し得る。
このように、具体例１においては、非選択セルＮ７を起点として迷走電流の経路が形成され得るが、それ以外のセルを起点とした迷走電流の経路が形成される可能性は低いと考えられる。
このように、具体例１においては、非選択セルＮ７を起点として迷走電流の経路が形成され得るが、それ以外のセルを起点とした迷走電流の経路が形成される可能性は低いと考えられる。
なお、比較例１に係る不揮発性記憶装置４においても、具体例１に係る不揮発性記憶装置２において発生し得るのと同様の迷走電流が発生する。これについて、図９を参照しつつ説明する。
図９は、比較例１に係る不揮発性記憶装置４の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例でも、抵抗素子／ダイオードＲ３３のセルが選択セルＳであり、これ以外のセルは非選択セルＮである。
図９は、比較例１に係る不揮発性記憶装置４の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例でも、抵抗素子／ダイオードＲ３３のセルが選択セルＳであり、これ以外のセルは非選択セルＮである。
具体例１に係る不揮発性記憶装置２における迷走電流に関して前述した論拠により、不揮発性記憶装置４においては、非選択セルＮ７を起点として迷走電流が発生し得る。具体的には、整流素子２０に起因するリーク電流が発生し得る状況下で、非選択のビット線ＢＬ４に高電圧のＶpass(a)が印加されると、抵抗素子／ダイオードＲ４４（非選択セルＮ７）に、整流方向と逆方向の迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ４、及び抵抗素子／ダイオードＲ４３（非選択セルＮ６）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
同様の現象は、書込みや消去の場合にも発生し得る。
このように、比較例１においても、非選択セルＮ７を起点として迷走電流の経路が形成され得るが、それ以外のセルを起点とした迷走電流の経路が形成される可能性は低いと考えられる。換言すれば、具体例１は、比較例１と同等の迷走電流の抑制効果を有している。
このように、比較例１においても、非選択セルＮ７を起点として迷走電流の経路が形成され得るが、それ以外のセルを起点とした迷走電流の経路が形成される可能性は低いと考えられる。換言すれば、具体例１は、比較例１と同等の迷走電流の抑制効果を有している。
次に、比較例２に係る不揮発性記憶装置６において発生し得る迷走電流について、図１０を参照しつつ説明する。
図１０は、比較例２に係る不揮発性記憶装置６の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例でも、抵抗素子／ダイオードＲ３３のセルが選択セルＳであり、これ以外のセルは非選択セルＮである。
図１０は、比較例２に係る不揮発性記憶装置６の「読出し」時の電圧印加状態の一例を表す模式回路図である。この例でも、抵抗素子／ダイオードＲ３３のセルが選択セルＳであり、これ以外のセルは非選択セルＮである。
具体例１に係る不揮発性記憶装置２における迷走電流に関して前述した論拠により、不揮発性記憶装置６においても迷走電流が発生し得る。ただし、迷走電流の起点となるセルは、具体例１や比較例２では１つ（非選択セルＮ７）であるのに対し、比較例２では複数存在する。具体的には、図１０において太い丸で囲んだ非選択セルＮ１、Ｎ２、Ｎ４、Ｎ５、Ｎ６、Ｎ８、Ｎ１３、Ｎ１４、及びＮ１５である。以下、個々の迷走電流について説明する。
まず、非選択セルＮ１を起点とした迷走電流について説明する。整流素子２０に起因するリーク電流が発生し得る状況下で、非選択のビット線ＢＬ１に高電圧のＶpass(a)が印加されると、抵抗素子／ダイオードＲ１１（非選択セルＮ１）に、整流方向と逆方向の迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ１、及び抵抗素子／ダイオードＲ１３（非選択セルＮ３）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
次に、非選択セルＮ２を起点とした迷走電流について説明する。整流素子２０に起因するリーク電流が発生し得る状況下で、非選択のビット線ＢＬ２に高電圧のＶpass(a)が印加されると、抵抗素子／ダイオードＲ１２（非選択セルＮ２）に、整流方向と逆方向の迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ１、及び抵抗素子／ダイオードＲ１３（非選択セルＮ３）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
非選択セルＮ４を起点とした迷走電流についても、同様に非選択のワード線ＷＬ１、及び抵抗素子／ダイオードＲ１３（非選択セルＮ３）を介して、迷走電流の経路が形成され得る。
次に、非選択セルＮ５を起点とした迷走電流について説明する。上記と同様の論拠により、抵抗素子／ダイオードＲ２１（非選択セルＮ５）に迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ２、及び抵抗素子／ダイオードＲ２３（非選択セルＮ７）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
非選択セルＮ６及び非選択セルＮ８を起点とした迷走電流についても、同様に非選択のワード線ＷＬ２、及び抵抗素子／ダイオードＲ２３（非選択セルＮ７）を介して、迷走電流の経路が形成され得る。
次に、非選択セルＮ１３を起点とした迷走電流について説明する。上記と同様の論拠により、抵抗素子／ダイオードＲ４４（非選択セルＮ１３）に迷走電流が発生し得る。その後、この電流は、非選択のワード線ＷＬ４、及び抵抗素子／ダイオードＲ４３（非選択セルＮ１２）を介して、選択のビット線ＢＬ３に流れ込み得る。これにより、迷走電流の経路が形成され得る。
非選択セルＮ１４及び非選択セルＮ１５を起点とした迷走電流についても、同様に非選択のワード線ＷＬ４、及び抵抗素子／ダイオードＲ４３（非選択セルＮ１２）を介して、迷走電流の経路が形成され得る。
同様の現象は、書込みや消去の場合にも発生し得る。
このように、比較例２では、考えられる迷走電流の経路は９本存在する。一般に、配線Ｌを共有する構造（シェアードワード線／ビット線構造。以下、「共有配線構造」という）を有する不揮発性記憶装置では、迷走電流の経路は比較的多くなる。共有配線構造においては、同一レイヤー（層）内でワード線ＷＬを共有するビット線ＢＬの本数を「ｍ」、ビット線ＢＬを共有するワード線ＷＬの本数を「ｎ」とすると、迷走電流の経路は（ｍ−１）×（ｎ−１）本存在する。比較例２では、ワード線ＷＬを共有するビット線ＢＬの本数は実質的に４本であり、ビット線ＢＬを共有するワード線ＷＬの本数は４本である。このため、（４−１）×（４−１）＝９本の迷走電流の経路が存在し得る。
このように、比較例２では、考えられる迷走電流の経路は９本存在する。一般に、配線Ｌを共有する構造（シェアードワード線／ビット線構造。以下、「共有配線構造」という）を有する不揮発性記憶装置では、迷走電流の経路は比較的多くなる。共有配線構造においては、同一レイヤー（層）内でワード線ＷＬを共有するビット線ＢＬの本数を「ｍ」、ビット線ＢＬを共有するワード線ＷＬの本数を「ｎ」とすると、迷走電流の経路は（ｍ−１）×（ｎ−１）本存在する。比較例２では、ワード線ＷＬを共有するビット線ＢＬの本数は実質的に４本であり、ビット線ＢＬを共有するワード線ＷＬの本数は４本である。このため、（４−１）×（４−１）＝９本の迷走電流の経路が存在し得る。
以上のように、具体例１、比較例１、及び比較例２において、迷走電流は、それぞれ図８、図９、及び図１０の太い丸で囲まれたセルで発生し得る。
すなわち、境界部２Ｔを有する具体例１に係る不揮発性記憶装置２では、迷走電流の経路の数は、構成が複雑で加工工程数が多い比較例１と同等であり、比較例２に比べて大幅に少なくできる。すなわち、具体例１（及び比較例１）では、想定し得る迷走電流の経路は、１本である。これに対し、共有配線構造の比較例２では、９本である。
本実施形態では、上下方向に隣接する単位メモリ層２Ａの境界部の形成に要する工程数は、比較例２（共有配線構造）における共有配線の形成に要する工程数と同程度でありながら、共有配線の本数を低減（例えば、約１／２に）することができるため、迷走電流の経路本数を、大幅に削減することができる。
本実施形態では、上下方向に隣接する単位メモリ層２Ａの境界部の形成に要する工程数は、比較例２（共有配線構造）における共有配線の形成に要する工程数と同程度でありながら、共有配線の本数を低減（例えば、約１／２に）することができるため、迷走電流の経路本数を、大幅に削減することができる。
このように、本実施形態に係る不揮発性記憶装置２は、比較例２に係る不揮発性記憶装置６に比べて、迷走電流の発生が抑制される。これにより、センシングマージン等の、抵抗変化型メモリの書込み／消去／読出しにおける動作マージンが向上し、もって良好な動作特性が得られる。
さらに、本実施形態に係る不揮発性記憶装置２においては、既に説明したように、 境界部２Ｔの構成要素の配線は、一括して加工されるので、境界部２Ｔの構成要素の配線の側面は、実質的に同一の面となる。これにより、境界部２Ｔの構成要素の配線の線幅及び位置は同一となる。これにより、境界部２Ｔに接続される記憶部への印加電圧の不均一性を低下させることができる。例えば、境界部２Ｔの第１の配線１０と第２の配線４０との間の位置ずれによるこれらの配線の容量カップリングのばらつきを各層で同じにすることができ、異なる層で発生し得る不均一性を可及的に抑制することができる。
さらに、境界部２Ｔと共に、境界部２Ｔと積層される上下の記憶部（及び整流素子）も一括加工することができ、積層される複数の層の記憶部（及び整流素子）の側面も実質的に同じ面とすることができる。これにより、一括加工される複数の層の記憶部及び整流素子の特性を均一にすることができる。この特性としては、上記のリーク電流に関する特性も含む。
これら一括加工による各種の特性の均一化は、例えば、各層の配線を別々に加工する比較例１では不可能であったことである。
これら一括加工による各種の特性の均一化は、例えば、各層の配線を別々に加工する比較例１では不可能であったことである。
以上のように、本実施形態（具体例１）によれば、迷走電流が抑制され良好な動作特性を有するとともに、加工が容易な不揮発性記憶装置が提供される。
本実施形態により、抵抗変化型メモリの積層による高層化を進めることを通じて、不揮発性記憶装置の集積度の向上が図られるため、今後さらに不揮発性記憶装置の応用範囲が広がることが期待される。
本実施形態により、抵抗変化型メモリの積層による高層化を進めることを通じて、不揮発性記憶装置の集積度の向上が図られるため、今後さらに不揮発性記憶装置の応用範囲が広がることが期待される。
なお、具体例１のように、配線Ｌ（第１の配線１０及び第２の配線４０）の上下方向の配置関係が複数の単位メモリ層２Ａにおいて同じである場合には、上述した効果の他、実施例３に関して後述するように、（３）セルと周辺回路との接続が容易になる、という効果が得られる。また、整流素子２０の整流方向が複数の単位メモリ層２Ａにおいて同じである場合には、実施例３に関して後述するように、（４）整流特性が良好になるとともに整流素子２０の加工が容易になる、という効果が得られる。
（他の具体例）
次に、本実施形態に係る他の具体例（具体例２）について、図１１及び図１２を参照しつつ説明する。
図１１は、具体例２に係る不揮発性記憶装置２Ｃの構成を例示する模式断面図である。同図（ａ）は、不揮発性記憶装置２ＣをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１２（ａ）は、不揮発性記憶装置２Ｃを例示する模式回路図であり、図１２（ｂ）は、不揮発性記憶装置２Ｃの「読出し」時の電圧印加状態の一例を表す模式回路図である。
次に、本実施形態に係る他の具体例（具体例２）について、図１１及び図１２を参照しつつ説明する。
図１１は、具体例２に係る不揮発性記憶装置２Ｃの構成を例示する模式断面図である。同図（ａ）は、不揮発性記憶装置２ＣをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１２（ａ）は、不揮発性記憶装置２Ｃを例示する模式回路図であり、図１２（ｂ）は、不揮発性記憶装置２Ｃの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１１、図１２（ａ）に表したように、具体例２に係る不揮発性記憶装置２Ｃは、具体例１に係る不揮発性記憶装置２に対し、境界部と一配線境界部との両方を有し、上下方向に隣接する単位メモリ層２Ａの間で、単位メモリ層２Ａの構成要素の上下方向の配置関係が上下対称であることが異なっている。それ以外は、不揮発性記憶装置２と同様である。すなわち、不揮発性記憶装置２Ｃでは、上下方向に隣接する単位メモリ層２Ａの境界部のうち、第１の配線１０（ワード線ＷＬ）を介して接続する境界部は一配線境界部２Ｓであり、第２の配線４０（ビット線ＢＬ）を介して接続する境界部は境界部２Ｔである。
このような構成にしても、具体例１に関して前述した効果、すなわち、（１）加工が容易である、及び（２）良好な動作特性が得られる、という効果が得られる。
まず、具体例２では、具体例１と同様に境界部２Ｔを有し、境界部２Ｔの構成要素は一括して加工されるため、比較的加工が容易である。
また、具体例２では、上下のＷＬ（ＷＬ１、２とＷＬ３、４）がＢＬ３、４、５、６とセルを介して接続されていないために、ＷＬ１または２とＷＬ３または４との間の迷走電流の発生が抑制される。
また、具体例２では、上下のＷＬ（ＷＬ１、２とＷＬ３、４）がＢＬ３、４、５、６とセルを介して接続されていないために、ＷＬ１または２とＷＬ３または４との間の迷走電流の発生が抑制される。
すなわち、図１２（ｂ）に表したように、例えば、ワード線ＷＬ３とビット線ＢＬ６とが交叉する領域に設けられたセルが選択セルＳとすると、これ以外のセルは非選択セルＮである。具体例１に関して前述した論拠により、不揮発性記憶装置２Ｃにおける迷走電流の起点となるセルは、非選択セルＮ１２、Ｎ１４、及びＮ１５の３つであり、比較例２の９つに比べて少ない。
すなわち、不揮発性記憶装置２Ｃは、迷走電流の経路の数は、構成が複雑で加工工程数が多い比較例１よりは多くなるものの、加工工程数が比較的少ない共有配線構造の比較例２に比べて大幅に少なくできる。
すなわち、不揮発性記憶装置２Ｃは、迷走電流の経路の数は、構成が複雑で加工工程数が多い比較例１よりは多くなるものの、加工工程数が比較的少ない共有配線構造の比較例２に比べて大幅に少なくできる。
次に、本実施形態に係る他の具体例（具体例３）について、図１３〜図１５を参照しつつ説明する。
図１３は、具体例３に係る不揮発性記憶装置２Ｄの模式断面図である。同図（ａ）は、不揮発性記憶装置２ＤをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１４は、不揮発性記憶装置２Ｄの構成を例示する模式回路図である。図１５は、不揮発性記憶装置２Ｄの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１３は、具体例３に係る不揮発性記憶装置２Ｄの模式断面図である。同図（ａ）は、不揮発性記憶装置２ＤをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１４は、不揮発性記憶装置２Ｄの構成を例示する模式回路図である。図１５は、不揮発性記憶装置２Ｄの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１３に表したように、具体例３に係る不揮発性記憶装置２Ｄは、具体例２に係る不揮発性記憶装置２Ｃに対して、上下方向に隣接する単位メモリ層２Ａの境界部のうち、第２の配線４０（ビット線ＢＬ）を介して接続する境界部は一配線境界部２Ｓであり、第１の配線１０（ワード線ＷＬ）を介して接続する境界部は境界部２Ｔであることが異なっている。それ以外は、不揮発性記憶装置２Ｃと同様である。
具体例３でも、具体例１と同様に境界部２Ｔを有し、境界部２Ｔの構成要素は一括して加工されるため、比較的加工が容易である。
また、具体例３も、境界部２Ｔの存在により、迷走電流の発生が抑制される。
また、具体例３も、境界部２Ｔの存在により、迷走電流の発生が抑制される。
すなわち、図１５に表したように、例えば、ワード線ＷＬ３とビット線ＢＬ３とが交叉する領域に設けられたセルが選択セルＳとすると、これ以外のセルは非選択セルＮである。具体例２と同様に、不揮発性記憶装置２Ｄにおける迷走電流の起点となるセルは、非選択セルＮ７、Ｎ９、及びＮ１１の３つであり、比較例２の９つに比べて少ない。
次に、本実施形態に係る他の具体例（具体例４）について、図１６及び図１７を参照しつつ説明する。
図１６は、具体例４に係る不揮発性記憶装置２Ｅの構成を例示する模式断面図である。同図（ａ）は、不揮発性記憶装置２ＥをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１７（ａ）は、不揮発性記憶装置２Ｅの模式回路図であり、図１７（ｂ）は、不揮発性記憶装置２Ｅの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１６は、具体例４に係る不揮発性記憶装置２Ｅの構成を例示する模式断面図である。同図（ａ）は、不揮発性記憶装置２ＥをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１７（ａ）は、不揮発性記憶装置２Ｅの模式回路図であり、図１７（ｂ）は、不揮発性記憶装置２Ｅの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１６に表したように、具体例４に係る不揮発性記憶装置２Ｅは、具体例２に係る不揮発性記憶装置２Ｃに対し、上下方向に隣接する単位メモリ層２Ａの境界部のうち、第２の配線４０（ビット線ＢＬ）を介して接続する境界部は一配線境界部２Ｓであり、第１の配線１０（ワード線ＷＬ）を介して接続する境界部は境界部２Ｔであることが異なっている。それ以外は、不揮発性記憶装置２Ｃと同様である。
このような構成の具体例４でも、具体例１と同様に境界部２Ｔを有し、境界部２Ｔの構成要素は一括して加工されるため、比較的加工が容易である。
また、具体例４においては、上下のＢＬ（ＢＬ１、２とＢＬ３、４）がセルを介してＷＬ３、４、５、６と接続されていないために、ＢＬ１または２とＢＬ３または４との間の迷走電流の発生が抑制される。
また、具体例４においては、上下のＢＬ（ＢＬ１、２とＢＬ３、４）がセルを介してＷＬ３、４、５、６と接続されていないために、ＢＬ１または２とＢＬ３または４との間の迷走電流の発生が抑制される。
すなわち、図１７（ｂ）に表したように、例えば、ワード線ＷＬ３とビット線ＢＬ２とが交叉する領域に設けられたセルが選択セルＳとすると、これ以外のセルは非選択セルＮである。そして、この場合も、迷走電流の起点となるセルは、非選択セルＮ１、Ｎ３、及びＮ６の３つであり、比較例２の９つに比べて少ない。
次に、本実施形態に係る他の具体例（具体例５）について、図１８〜図２０を参照しつつ説明する。
図１８は、具体例５に係る不揮発性記憶装置２Ｆの構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置２ＦをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１９は、不揮発性記憶装置２Ｆの構成を例示する模式回路図である。図２０は、不揮発性記憶装置２Ｆの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１８は、具体例５に係る不揮発性記憶装置２Ｆの構成を例示する模式断面図である。すなわち、同図（ａ）は、不揮発性記憶装置２ＦをＸ軸方向から見た模式断面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。また、図１９は、不揮発性記憶装置２Ｆの構成を例示する模式回路図である。図２０は、不揮発性記憶装置２Ｆの「読出し」時の電圧印加状態の一例を表す模式回路図である。
図１８に表したように、具体例５に係る不揮発性記憶装置２Ｆは、具体例１に係る不揮発性記憶装置２に対し、上下方向に隣接する単位メモリ層２Ａの間で、単位メモリ層２Ａの構成要素の上下方向の配置関係が上下対称であることと、境界部２Ｔは、絶縁層５０と、絶縁層５０を上下方向から挟持する２つの同種配線Ｌ（２つの第１の配線１０、または２つの第２の配線４０）とを有することが異なっている。
このような構成の具体例５でも、具体例１と同様に境界部２Ｔを有し、境界部２Ｔの構成要素は一括して加工されるため、比較的加工が容易である。
また、具体例５においても、境界部２Ｔの存在により、迷走電流の発生が抑制される。
また、具体例５においても、境界部２Ｔの存在により、迷走電流の発生が抑制される。
すなわち、図２０に表したように、例えば、ワード線ＷＬ３とビット線ＢＬ３とが交叉する領域に設けられたセルが選択セルＳとすると、これ以外のセルは非選択セルＮである。この場合も、迷走電流の起点となるセルは、非選択セルＮ７の１つであり、比較例２の９つに比べて少ない。
以上のように、上記の不揮発性記憶装置２Ｄ、２Ｅ、２Ｆでも、迷走電流の経路の数は、構成が複雑で加工工程数が多い比較例１と同等またはそれよりも多くなるものの、加工工程数が比較的少ない共有配線構造の比較例２に比べて大幅に少なくできる。
以上のように、上記の不揮発性記憶装置２Ｄ、２Ｅ、２Ｆでも、迷走電流の経路の数は、構成が複雑で加工工程数が多い比較例１と同等またはそれよりも多くなるものの、加工工程数が比較的少ない共有配線構造の比較例２に比べて大幅に少なくできる。
このように、不揮発性記憶装置２Ｄ、２Ｅ、２Ｆも、具体例１に関して前述した効果、すなわち、（１）加工が容易である、及び（２）良好な動作特性が得られる、という効果が得られる。
（実施例）
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図２１〜図２６を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図２６を参照しつつ説明する。
図２６は、実施例１に係る不揮発性記憶装置２Ｐの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図２６（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式断面図（ワード線ＷＬが延在する方向に垂直な平面で切断した断面図）であり、図２６（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式断面図（ビット線ＢＬが延在する方向に垂直な平面で切断した断面図）である。
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図２１〜図２６を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図２６を参照しつつ説明する。
図２６は、実施例１に係る不揮発性記憶装置２Ｐの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図２６（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式断面図（ワード線ＷＬが延在する方向に垂直な平面で切断した断面図）であり、図２６（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式断面図（ビット線ＢＬが延在する方向に垂直な平面で切断した断面図）である。
本実施例に係る不揮発性記憶装置２Ｐは、具体例５に係る不揮発性記憶装置２Ｆ（図１８）と同様の構造を有する４層積層型のクロスポイント型不揮発性記憶装置である。ただし、ワード線ＷＬとビット線ＢＬは、逆に配置されている。また、主面上において、具体例５に係る不揮発性記憶装置２Ｆより多数のセルが存在する。
図２６に表したように、本実施例に係る不揮発性記憶装置２Ｐは、Ｘ軸方向に延在する１層目のワード線（タングステン膜１１０）、２層目のワード線（タングステン膜１２２）、３層目のワード線（タングステン膜１２４）、及び４層目のワード線（タングステン膜１３７）と、Ｙ軸方向に延在する１層目のビット線（タングステン膜１１５）、２層目のビット線（タングステン膜１１７）、３層目のビット線（タングステン膜１２９）、及び４層目のビット線（タングステン膜１３１）と、各層においてこれら配線の間に挟持される抵抗変化素子（記録層）及びダイオード（整流素子）と、を有する。上下方向に隣接する単位メモリ層の境界には、絶縁層と、これを上下方向から挟持する２つの同種配線（２つのワード線ＷＬ、または２つのビット線ＢＬ）とを有する境界部２Ｔが存在する。
以下、不揮発性記憶装置２Ｐの製造方法について説明する。
不揮発性記憶装置２Ｐを含め、本実施形態に係る不揮発性記憶装置の製造方法においては、境界部２Ｔの構成要素である絶縁層５０並びに第１の配線１０及び第２の配線４０から選択される２つの配線（すなわち、ｎ層目の配線Ｌ、絶縁層５０、及び（ｎ＋１）層目の配線Ｌ。ただし、「ｎ」は自然数）は、一括して加工される。
不揮発性記憶装置２Ｐを含め、本実施形態に係る不揮発性記憶装置の製造方法においては、境界部２Ｔの構成要素である絶縁層５０並びに第１の配線１０及び第２の配線４０から選択される２つの配線（すなわち、ｎ層目の配線Ｌ、絶縁層５０、及び（ｎ＋１）層目の配線Ｌ。ただし、「ｎ」は自然数）は、一括して加工される。
図２１〜図２６は、実施例１に係る不揮発性記憶装置２Ｐの製造方法を表す模式工程断面図である。図２１〜図２６において、（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式工程断面図であり、（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式工程断面図である。
まず、図２１に表したように、半導体基板１０１上に、抵抗変化型メモリの周辺回路となるトランジスタ１０２、ＳＴＩ（Shallow Trench Isolation）１０３、ワード線ＷＬ／ビット線ＢＬと接続することになるコンタクトプラグ（基板上に設けられたコンタクトプラグ）１０４、１０５、１０６、Ｍ０配線（ソース配線）１０７、及びＭ１配線（ビット配線）１０８を、公知の半導体製造技術によって形成する。特に、コンタクトプラグ１０４、１０５、１０６は、ワード線ＷＬ及びビット線ＢＬと接続できるような形態であらかじめ形成しておく。
その後、各構成要素間に存在する空間に層間絶縁膜１０９を埋め込んだ後、加工体上面を平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、１層目のワード線ＷＬとコンタクトプラグ１０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、メモリ素子の１層目のワード線となるタングステン膜１１０、抵抗変化素子１１１、ダイオード１１２、及びＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）ストッパー層となるタングステン膜１１３を、下からこの順番で形成する。
次に、図２１（ａ）に表したように、上記の積層膜（タングステン膜１１０、抵抗変化素子１１１、ダイオード１１２、及びタングステン膜１１３）を、リソグラフィ技術及び反応性イオンエッチング技術により、第１の方向（Ｘ軸方向）に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）１１４を埋め込み、加工体上面をＣＭＰ技術で平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、１層目のビット線ＢＬとコンタクトプラグ１０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、１層目のビット線となるタングステン膜１１５を形成する。
次に、図２２に表したように、加工体上面に、層間絶縁膜（絶縁層）１１６、２層目のビット線となるタングステン膜１１７、ダイオード１１８、抵抗変化素子１１９、及びＣＭＰストッパー層となるタングステン膜１２０を、下からこの順番で形成する。
次に、図２２（ｂ）に表したように、抵抗変化素子１１１、ダイオード１１２、タングステン膜１１３、タングステン膜１１５、層間絶縁膜１１６、２タングステン膜１１７、ダイオード１１８、抵抗変化素子１１９、及びタングステン膜１２０の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、第２の方向（Ｙ軸方向）に延在する帯状に、一括してパターニング加工する。これにより、１層目と２層目との境界において、境界部２Ｔの構成要素である１層目のビット線（なるタングステン膜１１５）、層間絶縁膜１１６、及び２層目のビット線（タングステン膜１１７）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に、層間絶縁膜（素子間絶縁層）１２１を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、２層目のワード線ＷＬとコンタクトプラグ１０６とを接続するためのコンタクトホール、及び２層目のビット線となるタングステン膜１１７を周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、２層目のワード線となるタングステン膜１２２を形成する。
次に、図２３に表したように、加工体上面に、層間絶縁膜（絶縁層）１２３、３層目のワード線となるタングステン膜１２４、抵抗変化素子１２５、ダイオード１２６、及びＣＭＰストッパー層となるタングステン膜１２７を、下からこの順番で形成する。
次に、図２３（ａ）に表したように、ダイオード１１８、抵抗変化素子１１９、タングステン膜１２０、タングステン膜１２２、層間絶縁膜１２３、タングステン膜１２４、抵抗変化素子１２５、ダイオード１２６、及びタングステン膜１２７の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。これにより、２層目と３層目との境界において、境界部２Ｔの構成要素である２層目のワード線（タングステン膜１２２）、層間絶縁膜１２３、及び３層目のワード線（タングステン膜１２４）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）１２８を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、３層目のビット線ＢＬとコンタクトプラグ１０６とを接続するためのコンタクトホール、及び３層目のワード線となるタングステン膜１２４を周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、３層目のビット線となるタングステン膜１２９を形成する。
次に、図２４に表したように、加工体上面に、層間絶縁膜１３０、４層目のビット線となるタングステン膜１３１、ダイオード１３２、抵抗変化素子１３３、及びＣＭＰストッパー層となるタングステン膜１３４を、下からこの順番で形成する。
次に、図２４（ｂ）に表したように、抵抗変化素子１２５、ダイオード１２６、タングステン膜１２７、タングステン膜１２９、層間絶縁膜１３０、タングステン膜１３１、ダイオード１３２、抵抗変化素子１３３、及びタングステン膜１３４の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｙ軸方向に延在する帯状に、一括してパターニング加工する。これにより、３層目と４層目との境界において、境界部２Ｔの構成要素である３層目のビット線（タングステン膜１２９）、層間絶縁膜１３０、及び４層目のビット線（タングステン膜１３１）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）１３５を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、図２５（ａ）に表したように、４層目のビット線となるタングステン膜１３１とコンタクトプラグ１０６とが接続できるようにするため、リソグラフィ技術及び反応性イオンエッチング技術により、ダイオード１３２、抵抗変化素子１３３、及びタングステン膜１３４の一部を除去する。その後、この除去した空間に層間絶縁膜（素子間絶縁層）１３６を埋め込み、加工体上面をＣＭＰ技術で再度平坦化する。
その後、図２５に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、４層目のビット線となるタングステン膜１３１及び４層目のワード線ＷＬを周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、４層目のワード線となるタングステン膜１３７を形成する。この材料としては、例えばタングステンが挙げられる。
次に、図２６（ａ）に表したように、ダイオード１３２、抵抗変化素子１３３、タングステン膜１３４、及びタングステン膜１３７からなる積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。その後、４層目のビット線となるタングステン膜１３１を周辺回路に接続するための配線を形成する。その後、エッチングにより生じた空間に層間絶縁膜（素子間絶縁層）１３８を埋め込む。
以上の工程により、４層積層型のクロスポイント型不揮発性記憶装置のセル部が作製される。その後、上層の配線層を形成して不揮発性記憶装置２Ｐが完成するが、詳細は省略する。
なお、本実施例に用いる抵抗変化素子としては、例えばＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）積層膜が挙げられる。この絶縁体の層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも１つを含むことができる。
また、上記のＭＩＭ積層膜の金属材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
次に、本実施例の効果について説明する。
表１は、実施例１に係る不揮発性記憶装置２Ｐの構造と、前述した比較例１に係る不揮発性記憶装置４（境界部２Ｔにおいて構成要素が一括加工されない）と、比較例２に係る不揮発性記憶装置６（シェアードワード線／ビット線構造）とに係る各工程数を表した表である。比較例１では、１層ごとにコンタクトプラグが形成されることとした。
表１から、実施例１に関して次のことがいえる。
まず、実施例１では、比較例１と比較して、ワード線、ビット線、及びコンタクトプラグの全てに係る工程についてリソグラフィ工程数が削減されることがわかる。
表１は、実施例１に係る不揮発性記憶装置２Ｐの構造と、前述した比較例１に係る不揮発性記憶装置４（境界部２Ｔにおいて構成要素が一括加工されない）と、比較例２に係る不揮発性記憶装置６（シェアードワード線／ビット線構造）とに係る各工程数を表した表である。比較例１では、１層ごとにコンタクトプラグが形成されることとした。
表１から、実施例１に関して次のことがいえる。
まず、実施例１では、比較例１と比較して、ワード線、ビット線、及びコンタクトプラグの全てに係る工程についてリソグラフィ工程数が削減されることがわかる。
また、迷走電流については、実施例１に係る不揮発性記憶装置２Ｐは、具体例１に係る不揮発性記憶装置２と同様に上下方向に隣接する単位メモリ層２Ａの全ての境界に境界部２Ｔが配置されていることから、具体例１に関して前述したように比較例１に係る不揮発性記憶装置４と同等の迷走電流抑制効果を有する。
これらから、実施例１に係る不揮発性記憶装置２Ｐは、比較例１に係る不揮発性記憶装置４と比較して、同等の迷走電流抑制効果を有しつつ、より加工が容易であるといえる。
次に、実施例１では、比較例２と比較して、工程数はコンタクトプラグに係るリソグラフィ工程数が１つ多いだけである（最小加工寸法のリソグラフィ工程数は同じ）。
また、迷走電流については、実施例１に係る不揮発性記憶装置２Ｐは、上述したように具体例１と同様に境界部２Ｔが配置されていることから、具体例１に関して前述したように比較例２に係る不揮発性記憶装置６と比較して迷走電流の発生は抑制される。
これらから、実施例１に係る不揮発性記憶装置２Ｐは、比較例２に係る不揮発性記憶装置６と比較して、ほぼ同等の加工容易性を有しつつ、より迷走電流が抑制されるといえる。
このように、本実施例の構造及び製造方法を採用することにより、迷走電流抑制効果を発現しつつ、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。
（実施例２）
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例２）について、図２７〜図３０を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図３０を参照しつつ説明する。
図３０は、実施例２に係る不揮発性記憶装置２Ｑの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図３０（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式断面図であり、図３０（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式断面図である。
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例２）について、図２７〜図３０を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図３０を参照しつつ説明する。
図３０は、実施例２に係る不揮発性記憶装置２Ｑの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図３０（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式断面図であり、図３０（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式断面図である。
本実施例に係る不揮発性記憶装置２Ｑは、具体例４に係る不揮発性記憶装置２Ｅ（図１６）と同様の構造を有する４層積層型のクロスポイント型不揮発性記憶装置である。ただし、各セル内において、整流素子２０及び記録部３０は、不揮発性記憶装置２Ｅと比較して上下方向に逆に配置されている。また、主面上において、不揮発性記憶装置２Ｅより多数のセルが存在する。
図３０に表したように、本実施例に係る不揮発性記憶装置２Ｑは、Ｘ軸方向に延在する１層目のワード線（タングステン膜２１０）、２層目のワード線（タングステン膜２２０）、３層目のワード線（タングステン膜２２２）、及び４層目のワード線（タングステン膜２３２）と、Ｙ軸方向に延在する１及び２層目共有ビット線（タングステン膜２１５）並びに３及び４層目共有ビット線（タングステン膜２２７）と、各層においてこれら配線の間に挟持される抵抗変化素子（記録層）及びダイオード（整流素子）とを有する。１層目と２層目の境界及び３層目と４層目の境界には、ビット線ＢＬからなる一配線境界部２Ｓが存在する。また、２層目と３層目の境界には、絶縁層と、これを上下方向から挟持する２つのワード線ＷＬとを有する境界部２Ｔが存在する。
以下、不揮発性記憶装置２Ｑの製造方法について説明する。
図２７〜図３０は、実施例２に係る不揮発性記憶装置２Ｑの製造方法を表す模式工程断面図である。図２７〜図３０において、（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式工程断面図であり、（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式工程断面図である。
図２７〜図３０は、実施例２に係る不揮発性記憶装置２Ｑの製造方法を表す模式工程断面図である。図２７〜図３０において、（ａ）は、ワード線ＷＬ方向（Ｘ軸方向）から見た模式工程断面図であり、（ｂ）は、ビット線ＢＬ方向（Ｙ軸方向）から見た模式工程断面図である。
まず、図２７に表したように、半導体基板２０１上に、抵抗変化型メモリの周辺回路となるトランジスタ２０２、ＳＴＩ２０３、ワード線ＷＬ／ビット線ＢＬと接続することになるコンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、及びＭ１配線２０８を、公知の半導体製造技術によって形成する。特に、コンタクトプラグ２０４、２０５、２０６は、ワード線ＷＬ及びビット線ＢＬと接続できるような形態であらかじめ形成しておく。
その後、各構成要素間に存在する空間に層間間絶縁膜２０９を埋め込んだ後、加工体上面を平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、１層目のワード線ＷＬとコンタクトプラグ２０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、メモリ素子の１層目のワード線となるタングステン膜２１０、抵抗変化素子２１１、ダイオード２１２、及びＣＭＰストッパー層となるタングステン膜２１３を、下からこの順番で形成する。
次に、図２７（ａ）に表したように、上記の積層膜（タングステン膜２１０、抵抗変化素子２１１、ダイオード２１２、及びタングステン膜２１３）を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜（素子間絶縁層）２１４を埋め込み、加工体上面をＣＭＰ技術で平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、上層の配線とコンタクトプラグ２０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面に、１層目と２層目とで共有されるビット線（以下、「１及び２層目共有ビット線」という）となるタングステン膜２１５、ダイオード２１６、抵抗変化素子２１７、及びＣＭＰストッパー層となるタングステン膜２１８を、下からこの順番で形成する。
次に、図２７（ｂ）に表したように、抵抗変化素子２１１、ダイオード２１２、タングステン膜２１３、タングステン膜２１５、ダイオード２１６、抵抗変化素子２１７、及びタングステン膜２１８の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｙ軸方向に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜（素子間絶縁層）２１９を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、２層目のワード線ＷＬとコンタクトプラグ２０６とを接続するためのコンタクトホール、及び３層目と４層目とで共有されるビット線ＢＬ（以下、「３及び４層目共有ビット線ＢＬ」という）を周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、２層目のワード線となるタングステン膜２２０を形成する。
次に、図２８に表したように、加工体上面に、層間絶縁膜（絶縁層）２２１、３層目のワード線となるタングステン膜２２２、抵抗変化素子２２３、ダイオード２２４、ＣＭＰストッパー層となるタングステン膜２２５を、下からこの順番で形成する。
次に、図２８（ａ）に表したように、ダイオード２１６、抵抗変化素子２１７、タングステン膜２１８、タングステン膜２２０、層間絶縁膜２２１、タングステン膜２２２、抵抗変化素子２２３、ダイオード２２４、及びタングステン膜２２５の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。これにより、２層目と３層目との境界において、境界部２Ｔの構成要素である２層目のワード線（タングステン膜２２０）、層間絶縁膜（絶縁層）２２１、及び３層目のワード線（タングステン膜２２２）は、一括して加工される。その後、エッチングにより生じた上記の積層膜の間の空間に層間絶縁膜（素子間絶縁層）２２６を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、３及び４層目共有ビット線ＢＬとコンタクトプラグ２０６とを接続するためのコンタクトホール、及び３層目のワード線となるタングステン膜２２２を周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、３及び４層目共有ビット線となるタングステン膜２２７を形成する。
次に、図２９に表したように、加工体上面に、ダイオード２２８、抵抗変化素子２２９、及びＣＭＰストッパー層となるタングステン膜２３０を、下からこの順番で形成する。
次に、図２９（ｂ）に表したように、抵抗変化素子２２３、ダイオード２２４、タングステン膜２２５、タングステン膜２２７、ダイオード２２８、抵抗変化素子２２９、及びタングステン膜２３０の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｙ軸方向に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜（素子間絶縁層）２３１を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、４層目のワード線ＷＬを周辺回路に接続するためのコンタクトホール、及び３層目のワード線となるタングステン膜２２２と周辺回路とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、４層目のワード線となるタングステン膜２３２を形成する。この材料としては、例えばタングステンが挙げられる。
次に図３０（ａ）に表したように、ダイオード２２８、抵抗変化素子２２９、タングステン膜２３０、及びタングステン膜２３２の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。その後、３及び４層目共有ビット線となるタングステン膜２２７を周辺回路に接続するための配線を形成する。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）２３３を埋め込む。
以上の工程により、４層積層型のクロスポイント型不揮発性記憶装置のセル部が作製される。その後、上層の配線層を形成して不揮発性記憶装置２Ｑが完成するが、詳細は省略する。
なお、本実施例に用いる抵抗変化素子としては、例えばＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）積層膜が挙げられる。この絶縁体の層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも１つを含むことができる。
また、上記のＭＩＭ積層膜の金属材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
次に、本実施例の効果について説明する。
本実施例の構造及び製造方法を採用することにより、上下方向に隣接する単位メモリ層の全ての境界部において配線Ｌが共有されるシェアードワード線／ビット線構造に比べて、約１／２まで迷走電流の抑制が可能になる（迷走電流の経路を約１／２に抑制することができる）。一方、リソグラフィ工程の数は、工程が大幅に削減されるシェアードワード線／ビット線構造と同じである。
本実施例の構造及び製造方法を採用することにより、上下方向に隣接する単位メモリ層の全ての境界部において配線Ｌが共有されるシェアードワード線／ビット線構造に比べて、約１／２まで迷走電流の抑制が可能になる（迷走電流の経路を約１／２に抑制することができる）。一方、リソグラフィ工程の数は、工程が大幅に削減されるシェアードワード線／ビット線構造と同じである。
このように、本実施例の構造及び製造方法を採用することにより、迷走電流抑制効果を発現しつつ、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。
（実施例３）
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例３）について、図３１〜図３５を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図３５を参照しつつ説明する。
図３５は、実施例３に係る不揮発性記憶装置２Ｒの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図３５（ａ）は、第１の方向（Ｘ軸方向）から見た模式断面図であり、図３５（ｂ）は、図３５（ａ）のＡ−Ａ’線断面図であり、第２の方向（Ｙ軸方向）から見た模式断面図である。
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例３）について、図３１〜図３５を参照しつつ説明する。
まず、本実施例に係る不揮発性記憶装置について、図３５を参照しつつ説明する。
図３５は、実施例３に係る不揮発性記憶装置２Ｒの構成を例示する模式断面図である（また、後述するように模式工程断面図でもある）。図３５（ａ）は、第１の方向（Ｘ軸方向）から見た模式断面図であり、図３５（ｂ）は、図３５（ａ）のＡ−Ａ’線断面図であり、第２の方向（Ｙ軸方向）から見た模式断面図である。
本実施例に係る不揮発性記憶装置２Ｒは、具体例１に係る不揮発性記憶装置２（図１）と同様の構造を有する４層積層型のクロスポイント型不揮発性記憶装置である。ただし、１層目及び３層目において、整流素子２０及び記録部３０は、不揮発性記憶装置２と比較して上下方向に逆に配置されている。また、主面上において、不揮発性記憶装置２より多数のセルが存在する。
図３５に表したように、本実施例に係る不揮発性記憶装置２Ｒは、１層目及び３層目において、それぞれ、Ｘ軸方向に延在する１層目のワード線（タングステン膜３１０）及び３層目のワード線（タングステン膜３２４）と、Ｙ軸方向に延在する１層目のビット線（タングステン膜３１５）及び３層目のビット線（タングステン膜３２９）と、これら配線の間に挟持される抵抗変化素子（記録層）及びダイオード（整流素子）とを有する。また、２層目及び４層目において、それぞれ、Ｙ軸方向に延在する２層目のワード線（タングステン膜３１７）及び４層目のワード線（タングステン膜３３１）と、Ｘ軸方向に延在する２層目のビット線（タングステン膜３２２）及び４層目のビット線（タングステン膜３３７）と、これら配線の間に挟持される抵抗変化素子及びダイオードとを有する。
上下方向に隣接する単位メモリ層の境界には、絶縁層と、これを上下方向から挟持する異種配線Ｌ（異なる働きをする配線。ワード線ＷＬ及びビット線ＢＬ）と、を有する境界部２Ｔが存在する。
以下、不揮発性記憶装置２Ｒの製造方法について説明する。
図３１〜図３５は、実施例３に係る不揮発性記憶装置２Ｒの製造方法を表す模式工程断面図である。図３１〜図３５において、（ａ）は、第１の方向（Ｘ軸方向）から見た模式断面図であり、（ｂ）は、各図（ａ）のＡ−Ａ’線断面図であり、第２の方向（Ｙ軸方向）から見た模式断面図である。
図３１〜図３５は、実施例３に係る不揮発性記憶装置２Ｒの製造方法を表す模式工程断面図である。図３１〜図３５において、（ａ）は、第１の方向（Ｘ軸方向）から見た模式断面図であり、（ｂ）は、各図（ａ）のＡ−Ａ’線断面図であり、第２の方向（Ｙ軸方向）から見た模式断面図である。
まず、図３１に表したように、半導体基板３０１上に、抵抗変化型メモリの周辺回路となるトランジスタ３０２、ＳＴＩ３０３、ワード線ＷＬ／ビット線ＢＬと接続することになるコンタクトプラグ３０４、３０５、３０６、Ｍ０配線３０７、及びＭ１配線３０８を、公知の半導体製造技術によって形成する。特に、コンタクトプラグ３０４、３０５、３０６は、ワード線ＷＬ及びビット線ＢＬと接続できるような形態であらかじめ形成しておく。
その後、各構成要素間に存在する空間に層間絶縁膜３０９を埋め込んだ後、加工体上面を平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、各層の配線とコンタクトプラグ３０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、メモリ素子の１層目のワード線となるタングステン膜３１０、抵抗変化素子３１１、ダイオード３１２、及びＣＭＰストッパー層となるタングステン膜３１３を、下からこの順番で形成する。
次に、図３１（ａ）に表したように、上記の積層膜（タングステン膜３１０、抵抗変化素子３１１、ダイオード３１２、及びタングステン膜３１３）を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）３１４を埋め込み、加工体上面をＣＭＰ技術で平坦化する。その後、リソグラフィ技術及び反応性イオンエッチング技術により、各層の配線とコンタクトプラグ３０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、１層目のビット線となるタングステン膜３１５を形成する。
次に、図３２に表したように、層間絶縁膜（絶縁層）３１６、２層目のワード線となるタングステン膜３１７、ダイオード３１８、抵抗変化素子３１９、及びＣＭＰストッパー層となるタングステン膜３２０を、下からこの順番で形成する。
次に、図３２（ｂ）に表したように、抵抗変化素子３１１、ダイオード３１２、タングステン膜３１３、タングステン膜３１５、層間絶縁膜３１６、タングステン膜３１７、ダイオード３１８、抵抗変化素子３１９、及びタングステン膜３２０の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｙ軸方向に延在する帯状に、一括してパターニング加工する。これにより、１層目と２層目との境界において、境界部２Ｔの構成要素である１層目のビット線（タングステン膜３１５）、層間絶縁膜（絶縁層）３１６、及び２層目のワード線（タングステン膜３１７）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）３２１を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、各層の配線とコンタクトプラグ３０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、２層目のビット線となるタングステン膜３２２を形成する。
次に、図３３に表したように、加工体上面に、層間絶縁膜（絶縁層）３２３、３層目のワード線となるタングステン膜３２４、抵抗変化素子３２５、ダイオード３２６、及びＣＭＰストッパー層となるタングステン膜３２７を、下からこの順番で形成する。
次に、図３３（ａ）に表したように、ダイオード３１８、抵抗変化素子３１９、タングステン膜３２０、タングステン膜２３２２、層間絶縁膜３２３、タングステン膜３２４、抵抗変化素子３２５、ダイオード３２６、及びタングステン膜３２７の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。これにより、２層目と３層目との境界において、境界部２Ｔの構成要素である２層目のビット線（タングステン膜３２２）、層間絶縁膜（絶縁層）３２３、及び３層目のワード線（タングステン膜３２４）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に層間絶縁膜（素子間絶縁層）３２８を埋め込みし、加工体上面をＣＭＰ技術で平坦化する。
その後、リソグラフィ技術及び反応性イオンエッチング技術により、各層の配線とコンタクトプラグ３０６とを接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、３層目のビット線となるタングステン膜３２９を形成する。
次に、図３４に表したように、加工体上面に、絶縁層３３０、４層目のワード線となるタングステン膜３３１、ダイオード３３２、抵抗変化素子３３３、及びＣＭＰストッパー層となるタングステン膜３３４を、下からこの順番で形成する。
次に、図３４（ｂ）に表したように、抵抗変化素子３２５、ダイオード３２６、タングステン膜３２７、タングステン膜３２９、層間絶縁膜３３０、タングステン膜３３１、ダイオード３３２、抵抗変化素子３３３、及びタングステン膜３３４の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｙ軸方向に延在する帯状に一括してパターニング加工する。これにより、３層目と４層目との境界において、境界部２Ｔの構成要素である３層目のビット線（タングステン膜３２９）、層間絶縁膜（絶縁層）３３０、及び４層目のワード線（タングステン膜３３１）は、一括して加工される。その後、エッチングにより生じた上記積層膜の間の空間に、層間絶縁膜（素子間絶縁層）３３５を埋め込み、加工体上面をＣＭＰ技術で平坦化する。
その後、図３４（ａ）に表したように、４層目のワード線となるタングステン膜３３１とコンタクトプラグ３０６とが接続できるようにするため、リソグラフィ技術及び反応性イオンエッチング技術により、ダイオード３３２、抵抗変化素子３３３、及びタングステン膜３３４の一部を除去する。その後、この除去した空間に層間絶縁膜（素子間絶縁層）３３６を埋め込み、加工体上面をＣＭＰ技術で再度平坦化する。
次に、図３５に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、４層目のビット線ＢＬを周辺回路に接続するためのコンタクトホール、並びに３層目のワード線となるタングステン膜３２４及び４層目のワード線となるタングステン膜３３１を周辺回路に接続するためのコンタクトホールを形成する。
次に、加工体上面及びコンタクトホールに、４層目のビット線となるタングステン膜３３７を形成する。
次に、図３５（ａ）に表したように、ダイオード３３２、抵抗変化素子３３３、タングステン膜３３４、及びタングステン膜３３７の積層膜を、リソグラフィ技術及び反応性イオンエッチング技術により、Ｘ軸方向に延在する帯状に、一括してパターニング加工する。その後、エッチングにより生じた上記積層膜の間の空間に、層間絶縁膜（素子間絶縁層）３３８を埋め込む。
以上の工程により、４層積層型のクロスポイント型不揮発性記憶装置のセル部が作製される。その後、上層の配線層を形成して不揮発性記憶装置２Ｒが完成するが、詳細は省略する。
なお、本実施例に用いる抵抗変化素子としては、例えばＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）積層膜が挙げられる。この絶縁体の層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により、その抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも１つを含むことができる。
また、上記のＭＩＭ積層膜の電極材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体以外にＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
なお、ワード線、ビット線及びＣＭＰストッパー層に用いる材料は、種々の変形が可能である。
次に、本実施例の効果について説明する。
本実施例に係る不揮発性記憶装置２Ｒは、具体例１に係る不揮発性記憶装置２と同様の構造を有することから、具体例１に関して前述した効果、すなわち、（１）配線Ｌの加工が容易である、（２）迷走電流が抑制され良好な動作特性が得られる、という効果を有する。また、不揮発性記憶装置２Ｒは、以下に説明するように、（３）セルと周辺回路との接続が容易になる、及び（４）ダイオード特性が良好になるとともにダイオード加工が容易になる、という効果も有する。
本実施例に係る不揮発性記憶装置２Ｒは、具体例１に係る不揮発性記憶装置２と同様の構造を有することから、具体例１に関して前述した効果、すなわち、（１）配線Ｌの加工が容易である、（２）迷走電流が抑制され良好な動作特性が得られる、という効果を有する。また、不揮発性記憶装置２Ｒは、以下に説明するように、（３）セルと周辺回路との接続が容易になる、及び（４）ダイオード特性が良好になるとともにダイオード加工が容易になる、という効果も有する。
まず、（３）セルと周辺回路との接続が容易になる、という効果について説明する。すなわち、本実施例によれば、セルと周辺回路との間に介在する配線の構成が簡素化される。
本実施例では、異種配線であるワード線ＷＬとビット線ＢＬとが一括加工された境界部２Ｔを有する構造を複数層積層している。また、各境界部２Ｔにおいて、ワード線ＷＬとビット線ＢＬの上下方向の配置関係は同じであり、ワード線ＷＬは常に上側（最上層）に存在し、ビット線ＢＬは常に下側（最下層）に存在する。これにより、次に説明するように、配線Ｌ、特にビット線ＢＬの周辺回路への接続が比較的容易になる。
本実施例では、異種配線であるワード線ＷＬとビット線ＢＬとが一括加工された境界部２Ｔを有する構造を複数層積層している。また、各境界部２Ｔにおいて、ワード線ＷＬとビット線ＢＬの上下方向の配置関係は同じであり、ワード線ＷＬは常に上側（最上層）に存在し、ビット線ＢＬは常に下側（最下層）に存在する。これにより、次に説明するように、配線Ｌ、特にビット線ＢＬの周辺回路への接続が比較的容易になる。
実施例１及び実施例２においては、境界部２Ｔは、絶縁層と、これを上下方向から挟持する２つの同種配線Ｌ（同じ働きをする配線。２つのワード線ＷＬ、または２つのビット線ＢＬ）と、を有する。
以下、実施例１を取り上げて説明する。実施例１においては、１層目と２層目の境界及び３層目と４層目の境界において、ビット線ＢＬ／絶縁層／ビット線ＢＬの積層構造を有する境界部２Ｔが存在する。
ここで、境界部２Ｔの最下層に位置するビット線ＢＬについては、比較的容易に周辺回路に接続することができる。すなわち、図２６（ａ）に表したように、境界部２Ｔの最下層に位置する１層目のビット線（タングステン膜１１５）及び３層目のビット線（タングステン膜１２９）は、直接下側に延在するコンタクトプラグを通じてコンタクトプラグ１０６に接続することができる。
一方、境界部２Ｔの最上層に位置するビット線ＢＬについては、周辺回路への接続は比較的複雑な配線経路を介して行われる。すなわち、図２６（ａ）に表したように、境界部２Ｔの最上層に位置する２層目のビット線（タングステン膜１１７）及び４層目のビット線（タングステン膜１３１）については、その下側には既に別のビット線ＢＬ、すなわち、１層目のビット線（タングステン膜１１５）や３層目のビット線（タングステン膜１２９）が存在するため、下方に延在するコンタクトプラグを設置することが困難である。このため、２層目のビット線（タングステン膜１１７）及び４層目のビット線（タングステン膜１３１）は、ともにその右端から上方に延在するコンタクトプラグを通じ、上層配線層を経由して下方に延在するコンタクトプラグを通じて、コンタクトプラグ１０６に接続することになる。すなわち、これら境界部２Ｔの最上層に位置するビット線ＢＬは、迂回してコンタクトプラグ１０６に接続される。
これに対し、本実施例では、境界部２Ｔにおいてビット線ＢＬが常に下側に配置されるため、ビット線ＢＬは全て、下方に延在するコンタクトプラグを通じて直接コンタクトプラグ３０６に接続することができる。
すなわち、図３５（ａ）に表したように、１層目のビット線（タングステン膜３１５）及び３層目のビット線（タングステン膜３２９）は、それぞれ右端及び左端から下方に延在するコンタクトプラグを通じて、直接コンタクトプラグ３０６に接続される。また、図３５（ｂ）に表したように、２層目のビット線（タングステン膜３２２）及び４層目のビット線（タングステン膜３３７）は、ともに左端から下方に延在するコンタクトプラグを通じて、直接コンタクトプラグ３０６に接続される。
ここで、本実施例においては、ワード線ＷＬについては、境界部２Ｔにおいて常に上側に配置されることから、上層配線層を経由して（すなわち、迂回して）コンタクトプラグ３０６に接続することになる。しかし、ワード線ＷＬ及びビット線ＢＬのそれぞれの機能を適宜選択し、例えば、ワード線ＷＬはコンタクトプラグを共有し、ビット線ＢＬのみが独立に周辺回路に接続するような構成にすれば、ワード線ＷＬについても、比較的簡素な形態でコンタクトプラグ３０６に接続する配線を構築することができる。
このように、本実施例によれば、セルと周辺回路との間に介在する配線の構成を簡素化することができる。すなわち、周辺回路への接続が容易になる。これにより、加工が容易になるとともに、配線の電気的接続点（面）の数が低減され、比較的良好な電気接続が得られる。
次に、（４）ダイオード特性が良好になるとともにダイオード加工が容易になる、という効果について説明する。
本実施例に係る不揮発性記憶装置２Ｒでは、ダイオードの整流方向が各層で一定である。このため、各層においてダイオードの成膜工程が同一にできる。これにより、ダイオード特性を揃えやすく、また、実際の製造工程においてダイオード形成工程の流れ（flow）が一種類になり製造工程管理が行いやすい。すなわち、本実施例によれば、ダイオード特性が良好になるとともに、製造工程の管理が容易である。
以上説明したように、本実施形態によれば、良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法が提供される。
すなわち、本実施形態によれば、個々のメモリセルに接続されるワード線及びビット線のいずれか、あるいは両方が絶縁層を介して２層積層して（二重化して）加工された構造とすることにより、最小加工寸法で行うリソグラフィ工程等の加工工程数はシェアードワード線／ビット線構造と同等まで抑制しながらも、セルを介して相互に接続されるワード線／ビット線の本数を減らすことで迷走電流を抑制することができるセル構造、及びその製造方法が提供される。
すなわち、本実施形態によれば、個々のメモリセルに接続されるワード線及びビット線のいずれか、あるいは両方が絶縁層を介して２層積層して（二重化して）加工された構造とすることにより、最小加工寸法で行うリソグラフィ工程等の加工工程数はシェアードワード線／ビット線構造と同等まで抑制しながらも、セルを介して相互に接続されるワード線／ビット線の本数を減らすことで迷走電流を抑制することができるセル構造、及びその製造方法が提供される。
本実施形態は、さらに積層数を増やした場合にも適用可能であり、コンタクトの規則的な引き出しが可能であることは明らかである。従って、本実施形態により、抵抗変化型メモリの積層化による高集積化が比較的容易に実現できることになる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
２、２Ｃ、２Ｄ、２Ｅ、２Ｆ、２Ｐ、２Ｑ、２Ｒ、４、６ 不揮発性記憶装置
２Ａ、４Ａ、６Ａ 単位メモリ層
２Ｓ、６Ｓ 一配線境界部
２Ｔ、４Ｔ 境界部
１０ 第１の配線
２０ 整流素子
２０Ａ 側面（加工面）
３０ 記録部
３２ 電極層
３４ 記録層
３６ 電極層
４０ 第２の配線
５０ 絶縁層
１０１ 半導体基板
１０２ トランジスタ
１０３ ＳＴＩ
１０４、１０５、１０６ コンタクトプラグ
１０７ Ｍ０配線
１０８ Ｍ１配線
１０９ 層間絶縁膜
１１０ タングステン膜（１層目のワード線となる膜）
１１１ 抵抗変化素子
１１２ ダイオード
１１３ タングステン膜
１１４ 層間絶縁膜（素子間絶縁層）
１１５ タングステン膜（１層目のビット線となる膜）
１１６ 層間絶縁膜（絶縁層）
１１７ タングステン膜（２層目のビット線となる膜）
１１８ ダイオード
１１９ 抵抗変化素子
１２０ タングステン膜
１２１ 層間絶縁膜（素子間絶縁層）
１２２ タングステン膜（２層目のワード線となる膜）
１２３ 層間絶縁膜（絶縁層）
１２４ タングステン膜（３層目のワード線となる膜）
１２５ 抵抗変化素子
１２６ ダイオード
１２７ タングステン膜
１２８ 層間絶縁膜（素子間絶縁層）
１２９ タングステン膜（３層目のビット線となる膜）
１３０ 層間絶縁膜（絶縁層）
１３１ タングステン膜（４層目のビット線となる膜）
１３２ ダイオード
１３３ 抵抗変化素子
１３４ タングステン膜
１３５、１３６ 層間絶縁膜（素子間絶縁層）
１３７ タングステン膜（４層目のワード線となる膜）
１３８ 層間絶縁膜（素子間絶縁層）
２０１ 半導体基板
２０２ トランジスタ
２０３ ＳＴＩ
２０４、２０５、２０６ コンタクトプラグ
２０７ Ｍ０配線
２０８ Ｍ１配線
２０９ 層間絶縁膜
２１０ タングステン膜（１層目のワード線となる膜）
２１１ 抵抗変化素子
２１２ ダイオード
２１３ タングステン膜
２１４ 層間絶縁膜（素子間絶縁層）
２１５ タングステン膜（１及び２層目共有ビット線となる膜）
２１６ ダイオード
２１７ 抵抗変化素子
２１８ タングステン膜
２１９ 層間絶縁膜（素子間絶縁層）
２２０ タングステン膜（２層目のワード線となる膜）
２２１ 層間絶縁膜（絶縁層）
２２２ タングステン膜（３層目のワード線となる膜）
２２３ 抵抗変化素子
２２４ ダイオード
２２５ タングステン膜
２２６ 層間絶縁膜（素子間絶縁層）
２２７ タングステン膜（３及び４層目共有ビット線となる膜）
２２８ ダイオード
２２９ 抵抗変化素子
２３０ タングステン膜
２３１ 層間絶縁膜（素子間絶縁層）
２３２ タングステン膜（４層目のワード線となる膜）
２３３ 層間絶縁膜（素子間絶縁層）
３０１ 半導体基板
３０２ トランジスタ
３０３ ＳＴＩ
３０４、３０５、３０６ コンタクトプラグ
３０７ Ｍ０配線
３０８ Ｍ１配線
３０９ 層間絶縁膜
３１０ タングステン膜（１層目のワード線となる膜）
３１１ 抵抗変化素子
３１２ ダイオード
３１３ タングステン膜
３１４ 層間絶縁膜（素子間絶縁層）
３１５ タングステン膜（１層目のビット線となる膜）
３１６ 層間絶縁膜（絶縁層）
３１７ タングステン膜（２層目のワード線となる膜）
３１８ ダイオード
３１９ 抵抗変化素子
３２０ タングステン膜
３２１ 層間絶縁膜（素子間絶縁層）
３２２ タングステン膜（２層目のビット線となる膜）
３２３ 層間絶縁膜（絶縁層）
３２４ タングステン膜（３層目のワード線となる膜）
３２５ 抵抗変化素子
３２６ ダイオード
３２７ タングステン膜
３２８ 層間絶縁膜（素子間絶縁層）
３２９ タングステン膜（３層目のビット線となる膜）
３３０ 層間絶縁膜（絶縁層）
３３１ タングステン膜（４層目のワード線となる膜）
３３２ ダイオード
３３３ 抵抗変化素子
３３４ タングステン膜
３３５、３３６ 層間絶縁膜（素子間絶縁層）
３３７ タングステン膜（４層目のビット線となる膜）
３３８ 層間絶縁膜（素子間絶縁層）
ＢＬ ビット線
Ｎ 非選択セル
Ｒ 抵抗素子／ダイオード
Ｓ 選択セル
ＷＬ ワード線
２Ａ、４Ａ、６Ａ 単位メモリ層
２Ｓ、６Ｓ 一配線境界部
２Ｔ、４Ｔ 境界部
１０ 第１の配線
２０ 整流素子
２０Ａ 側面（加工面）
３０ 記録部
３２ 電極層
３４ 記録層
３６ 電極層
４０ 第２の配線
５０ 絶縁層
１０１ 半導体基板
１０２ トランジスタ
１０３ ＳＴＩ
１０４、１０５、１０６ コンタクトプラグ
１０７ Ｍ０配線
１０８ Ｍ１配線
１０９ 層間絶縁膜
１１０ タングステン膜（１層目のワード線となる膜）
１１１ 抵抗変化素子
１１２ ダイオード
１１３ タングステン膜
１１４ 層間絶縁膜（素子間絶縁層）
１１５ タングステン膜（１層目のビット線となる膜）
１１６ 層間絶縁膜（絶縁層）
１１７ タングステン膜（２層目のビット線となる膜）
１１８ ダイオード
１１９ 抵抗変化素子
１２０ タングステン膜
１２１ 層間絶縁膜（素子間絶縁層）
１２２ タングステン膜（２層目のワード線となる膜）
１２３ 層間絶縁膜（絶縁層）
１２４ タングステン膜（３層目のワード線となる膜）
１２５ 抵抗変化素子
１２６ ダイオード
１２７ タングステン膜
１２８ 層間絶縁膜（素子間絶縁層）
１２９ タングステン膜（３層目のビット線となる膜）
１３０ 層間絶縁膜（絶縁層）
１３１ タングステン膜（４層目のビット線となる膜）
１３２ ダイオード
１３３ 抵抗変化素子
１３４ タングステン膜
１３５、１３６ 層間絶縁膜（素子間絶縁層）
１３７ タングステン膜（４層目のワード線となる膜）
１３８ 層間絶縁膜（素子間絶縁層）
２０１ 半導体基板
２０２ トランジスタ
２０３ ＳＴＩ
２０４、２０５、２０６ コンタクトプラグ
２０７ Ｍ０配線
２０８ Ｍ１配線
２０９ 層間絶縁膜
２１０ タングステン膜（１層目のワード線となる膜）
２１１ 抵抗変化素子
２１２ ダイオード
２１３ タングステン膜
２１４ 層間絶縁膜（素子間絶縁層）
２１５ タングステン膜（１及び２層目共有ビット線となる膜）
２１６ ダイオード
２１７ 抵抗変化素子
２１８ タングステン膜
２１９ 層間絶縁膜（素子間絶縁層）
２２０ タングステン膜（２層目のワード線となる膜）
２２１ 層間絶縁膜（絶縁層）
２２２ タングステン膜（３層目のワード線となる膜）
２２３ 抵抗変化素子
２２４ ダイオード
２２５ タングステン膜
２２６ 層間絶縁膜（素子間絶縁層）
２２７ タングステン膜（３及び４層目共有ビット線となる膜）
２２８ ダイオード
２２９ 抵抗変化素子
２３０ タングステン膜
２３１ 層間絶縁膜（素子間絶縁層）
２３２ タングステン膜（４層目のワード線となる膜）
２３３ 層間絶縁膜（素子間絶縁層）
３０１ 半導体基板
３０２ トランジスタ
３０３ ＳＴＩ
３０４、３０５、３０６ コンタクトプラグ
３０７ Ｍ０配線
３０８ Ｍ１配線
３０９ 層間絶縁膜
３１０ タングステン膜（１層目のワード線となる膜）
３１１ 抵抗変化素子
３１２ ダイオード
３１３ タングステン膜
３１４ 層間絶縁膜（素子間絶縁層）
３１５ タングステン膜（１層目のビット線となる膜）
３１６ 層間絶縁膜（絶縁層）
３１７ タングステン膜（２層目のワード線となる膜）
３１８ ダイオード
３１９ 抵抗変化素子
３２０ タングステン膜
３２１ 層間絶縁膜（素子間絶縁層）
３２２ タングステン膜（２層目のビット線となる膜）
３２３ 層間絶縁膜（絶縁層）
３２４ タングステン膜（３層目のワード線となる膜）
３２５ 抵抗変化素子
３２６ ダイオード
３２７ タングステン膜
３２８ 層間絶縁膜（素子間絶縁層）
３２９ タングステン膜（３層目のビット線となる膜）
３３０ 層間絶縁膜（絶縁層）
３３１ タングステン膜（４層目のワード線となる膜）
３３２ ダイオード
３３３ 抵抗変化素子
３３４ タングステン膜
３３５、３３６ 層間絶縁膜（素子間絶縁層）
３３７ タングステン膜（４層目のビット線となる膜）
３３８ 層間絶縁膜（素子間絶縁層）
ＢＬ ビット線
Ｎ 非選択セル
Ｒ 抵抗素子／ダイオード
Ｓ 選択セル
ＷＬ ワード線
Claims (5)
- 複数の単位メモリ層を積層した不揮発性記憶装置であって、
前記単位メモリ層のそれぞれは、
第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、
を有し、
隣接する前記単位メモリ層の境界において、前記隣接する前記単位メモリ層のそれぞれが有する前記第１の配線と、これら一対の第１の配線に挟持された絶縁層と、を有する境界部が設けられ、
前記境界部に含まれる前記絶縁層と、前記絶縁層を挟持する前記一対の第１の配線と、が一括して加工されてなることを特徴とする不揮発性記憶装置。 - 前記境界部に含まれる前記一対の第１の配線は、いずれもワード線であるかまたはいずれもビット線であることを特徴とする請求項１記載の不揮発性記憶装置。
- 前記境界部に含まれる前記一対の第１の配線の一方はワード線であり、他方はビット線であることを特徴とする請求項１記載の不揮発性記憶装置。
- 前記単位メモリ層のそれぞれは、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流に対して整流作用を及ぼす整流素子をさらに有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
- 第１の方向に延在する第１の配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録部と、
を有する単位メモリ層を複数積層した不揮発性記憶装置であって、
基板の上に、第１の単位メモリ層の前記第１の配線となる第１の導電膜を形成し、
前記第１の導電膜の上に絶縁層を形成し、
前記絶縁層の上に、前記第１の単位メモリ層とは別の第２の単位メモリ層の前記第１の配線となる第２の導電膜を形成し、
前記第１の導電膜と前記絶縁層と前記第２の導電膜とを、一括加工して前記第１の方向に延在する積層体を形成することを特徴とする不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008140748A JP2009289962A (ja) | 2008-05-29 | 2008-05-29 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008140748A JP2009289962A (ja) | 2008-05-29 | 2008-05-29 | 不揮発性記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009289962A true JP2009289962A (ja) | 2009-12-10 |
Family
ID=41458899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008140748A Pending JP2009289962A (ja) | 2008-05-29 | 2008-05-29 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009289962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011030916A1 (ja) * | 2009-09-11 | 2011-03-17 | 国立大学法人東北大学 | 相変化材料および相変化型メモリ素子 |
| KR20150033948A (ko) * | 2013-09-25 | 2015-04-02 | 에스케이하이닉스 주식회사 | 전자 장치 |
-
2008
- 2008-05-29 JP JP2008140748A patent/JP2009289962A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011030916A1 (ja) * | 2009-09-11 | 2011-03-17 | 国立大学法人東北大学 | 相変化材料および相変化型メモリ素子 |
| US8598563B2 (en) | 2009-09-11 | 2013-12-03 | Tohoku University | Phase-change material and phase-change type memory device |
| KR20150033948A (ko) * | 2013-09-25 | 2015-04-02 | 에스케이하이닉스 주식회사 | 전자 장치 |
| KR102001466B1 (ko) | 2013-09-25 | 2019-07-18 | 에스케이하이닉스 주식회사 | 전자 장치 |
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