JP2016167332A - 記憶装置 - Google Patents

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Abstract

【課題】高品質な記憶装置を提供する。【解決手段】記憶装置は、第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、前記第１方向に延伸し、前記第２方向、並びに前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、前記第３方向に延伸し、前記第１方向、並びに前記第２方向に配列される複数の第３配線と、前記第３配線の、前記第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、前記第３配線を前記第１配線に接続する複数のセレクタと、を備え、前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、前記第２方向に延伸するゲートと、を含む。【選択図】 図１

Description

本発明の実施形態は、記憶装置に関する。
近年、ダイオードに代表される非オーミック素子と抵抗変化材料とを有するメモリセルが用いられる、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴを使用しない。従って、従来のトレンドを上回る高集積化が可能であると、期待されている。
米国特許第７９２０４０号明細書
高品質な記憶装置を提供する。
実施形態に係る記憶装置は、第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、前記第１方向に延伸し、前記第２方向、並びに前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、前記第３方向に延伸し、前記第１方向、並びに前記第２方向に配列される複数の第３配線と、前記第３配線の、前記第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、前記第３配線を前記第１配線に接続する複数のセレクタと、を備え、前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、前記第２方向に延伸するゲートと、を含む。
図１は、第１の実施形態に従ったメモリセルアレイの斜視図。 図２は、第１の実施形態に従ったメモリセルの断面図。 図３は、第１の実施形態に従ったメモリセルアレイの平面図。 図４は、第１の実施形態に従ったメモリセルアレイの平面図。 図５は、第１の実施形態に従ったメモリセルアレイの平面図。 図６は、第１の実施形態に従ったメモリセルアレイのブロック図。 図７は、第１の実施形態に従った記憶装置のブロック図。 図８は、第１の実施形態に従ったメモリセルアレイの回路図。 図９は、第１の実施形態に従った記憶装置の外観図。 図１０は、第１の実施形態に従った記憶装置の動作時におけるバイアスを示すダイアグラム。 図１１は、第１の実施形態に従ったメモリセルアレイの断面図。 図１２は、第１の実施形態に従ったメモリセルの平面図。 図１３は、第１の実施形態に従ったシートセレクタの平面図。 図１４は、第１の実施形態の変形例に従ったメモリセルアレイの平面図。 図１５は、第１の実施形態の変形例に従ったメモリセルアレイの平面図。 図１６は、第１の実施形態の変形例に従ったメモリセルアレイの平面図。 図１７は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図１８は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図１９は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２０は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２１は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２２は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２３は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２４は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２５は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２６は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２７は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２８は、第２実施形態に従った記憶装置の製造工程を順次示す斜視図。 図２９は、第３実施形態に従ったメモリセルアレイの斜視図。 図３０は、第３実施形態に従った記憶装置の製造工程を順次示す斜視図。 図３１は、第３実施形態に従った記憶装置の製造工程を順次示す斜視図。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
＜１＞第１の実施形態
第１の実施形態に従った記憶装置について、ＲｅＲＡＭを例に挙げて、以下説明する。
＜１−１＞メモリセルアレイの構成について
まず図１を用いて第１の実施形態に係るメモリセルアレイ２１について説明する。なお、メモリセルアレイ２１の構成をわかりやすくするために、後述する各構成要件の間に設けられる層間絶縁膜等の表記を省略している。
図１に示すように、メモリセルアレイ２１内には複数の大域列線１、行線２、及び列線３が設けられている。複数の大域列線１は、それぞれが第１方向に延伸し、第１方向に直交する第２方向に沿って平行に、且つメモリセルアレイ２１の最下層に配置されている。複数の行線２は、それぞれが第１方向に延伸し、第２方向に沿って平行に、且つ大域列線１よりも高い位置に配置されている。そして、この複数の行線２の層（図１のfirst layer, second layer, third layer …）は、第１方向及び第２方向の両方に直交する第３方向（大域列線１が配列される面の法線方向）に沿って平行に配置されている。複数の列線３は、それぞれ第３方向に延伸し、且つ行線２間に配置されている。そして列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第１方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。
本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が設けられており、これがメモリセルＭＣとして機能する。換言すると、各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが配置される。なお、本例における抵抗変化材４は、列線３の側面の対向する２つの組のうち、第２方向で対向する２つの側面（行線２に対向する２つの側面）に設けられ、第１方向で対向する２つの側面（行線２に対向しない２つの側面）には設けられない。
大域列線１と、それに対応する列線３との間には選択素子（シートセレクタ）ＳＳが設けられている。より具体的には、１本の大域列線１上には、選択素子ＳＳを構成するソース領域５、チャネル領域６、及びドレイン領域７が順次積層される。そして、この積層構造の側面にはゲート絶縁膜９が設けられる。また、第１方向で隣り合うチャネル領域６間には、第２方向に延伸する選択ゲート線８（ＳＳＧ）が設けられる。このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁膜９、及び選択ゲート線８（ＳＳＧ）により、選択素子ＳＳとなるＭＯＳトランジスタが構成される。すなわち選択素子ＳＳは、ソース領域５、チャネル領域６、及びドレイン領域７の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備える。言い換えれば、１本のビット線ＢＬにつき、２つのＭＯＳトランジスタが設けられる。また、２つのＭＯＳトランジスタは、ソース領域５、チャネル領域６、及びドレイン領域７を共有する。そして、２つのＭＯＳトランジスタのゲートは、それぞれ異なる選択ゲート線ＳＳＧに接続されている。また、異なるビット線ＢＬに関連付けられ、且つ第１方向で隣り合う選択素子ＳＳは、ゲート（選択ゲート線ＳＳＧ）を共有している。
なお、以下では大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称することにする。
＜１−２＞メモリセルＭＣについて
図２はメモリセルアレイの断面図及びその一部領域の等価回路であり、図１の第２方向と第３方向とで設けられる面内の一部領域の構造を示している。 図２に示すように、ビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が設けられる。更に、第２方向で隣り合うビット線ＢＬ間の領域には、ワード線ＷＬが設けられる。また、抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように設けられる。つまり、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化材４を含むメモリセルＭＣが、メモリセルアレイ内に例えば三次元マトリクス状に配置されている。本構造では、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンである。そしてワード線ＷＬとビット線ＢＬとは、直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
抵抗変化材４は、例えばＨｆＯを材料に用いて形成される。このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移する。低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移する。特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移とが異なる極性の電圧印加でなされるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＳｒＺｒＯ３、及びＰｒ０．７Ｃａ０．３ＭｎＯ３、炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
＜１―３＞ワード線ＷＬの構成について
次に、図３及び図４を用いて、ワード線ＷＬの構成について説明する。
図３は、図１の複数のレイヤーのうちの、いずれか１つのレイヤー内におけるワード線ＷＬのパターンを示す図である。図４は、図３のブロック１０のメモリセルの一部を模式的に示した平面図である。
図３ に示すように、メモリセルアレイ２１は、複数の単位アレイ１０と、第２方向でそれぞれの単位アレイ１０に隣り合って設けられる複数のフックアップ（hook up）領域１１と、を備えている。尚、以下では単位アレイ１０を、ブロックＢＬＫと称することにする。なお、フックアップ領域１１は、選択ゲート線ＳＳＧやワード線ＷＬ等の配線を、デコーダ等の周辺回路と接続するための領域である。
図３及び図４に示すように、ブロックBLK0_0には、櫛形構造を有する２組のワード線グループＷＬcomb_a0及びＷＬcomb_b0が配置される。また、ブロックBLK0_1には、櫛形構造を有する２組のワード線グループＷＬcomb_a1及びＷＬcomb_b0が配置される。また、ブロックBLK0_2には、櫛形構造を有する２組のワード線グループＷＬcomb_a1及びＷＬcomb_b1が配置される。また、ブロックBLK0_3には、櫛形構造を有する２組のワード線グループＷＬcomb_a2及びＷＬcomb_b1が配置される。つまり、一つのブロックＢＬＫには、櫛形構造を有する２組のワード線グループＷＬcomb_a及びＷＬcomb_bが配置される。
なお、ワード線グループＷＬcomb_a0、ＷＬcomb_a1、ＷＬcomb_a2…をそれぞれ区別しない場合には、単にワード線グループＷＬcomb_aと称す。また、ワード線グループＷＬcomb_b0、ＷＬcomb_b1、ＷＬcomb_b2…をそれぞれ区別しない場合には、単にワード線グループＷＬcomb_bと称す。また、ワード線グループＷＬcomb_aとワード線グループＷＬcomb_bとを区別しない場合には単にワード線グループＷＬcombと呼ぶ。
ワード線グループＷＬcombは、第２方向に沿った領域２ａ（配線）と、第１方向に沿った領域２（ワード線ＷＬ）と、を備えている。尚、以下では領域２ａを、ベース配線WLbaseと称することにする。そして、複数のワード線ＷＬは、ベース配線WLbaseに接続される。つまり、第１方向に沿ったワード線ＷＬは、いずれかのワード線グループＷＬcombに属している。具体的には、所定のブロックＢＬＫにおいて、奇数ワード線ＷＬ１、ＷＬ３、…ＷＬ２ｎ＋１（ｎは自然数）は、それぞれ同一のベース配線ＷＬbase_aに接続される。また、所定のブロックＢＬＫにおいて、偶数ワード線ＷＬ０、ＷＬ２、…ＷＬ２ｎは、それぞれ同一のベース配線WLbase_bに接続される。
そして、所定のブロックＢＬＫにおいて、奇数ワード線と偶数ワード線とは、電気的に分離されている。
つまり、図３及び図４に示すように、ひとつのブロックＢＬＫ内において、２ｎ＋２本のワード線ＷＬが、２つのワード線グループＷＬcomb_a、ＷＬcomb_bのいずれかに属する。そして、ワード線グループＷＬcomb_aに属するワード線ＷＬは、第２方向において、他方のワード線グループＷＬcomb_bに属するいずれか２本のワード線ＷＬに挟まれる。
また、図３に示すように、ブロックＢＬＫ０＿０のワード線ＷＬ０〜ＷＬ２ｎと、ブロックＢＬＫ０＿１のワード線ＷＬ１〜ＷＬ２ｎ＋１とは、ワード線グループＷＬcomb_b0に属している。換言すると、ブロックＢＬＫ０＿０のワード線ＷＬ０〜ＷＬ２ｎと、ブロックＢＬＫ０＿１のワード線ＷＬ１〜ＷＬ２ｎ＋１とは、ベース配線ＷＬbase_b0に接続されている。このベース配線ＷＬbase_b0は、ブロックＢＬＫ０＿０及びブロックＢＬＫ０＿１の境界領域に設けられている。
ブロックＢＬＫ０＿１のワード線ＷＬ０〜ＷＬ２ｎと、ブロックＢＬＫ０＿２のワード線ＷＬ１〜ＷＬ２ｎ＋１とは、ワード線グループＷＬcomb_a1に属している。換言すると、ブロックＢＬＫ０＿１のワード線ＷＬ０〜ＷＬ２ｎと、ブロックＢＬＫ０＿２のワード線ＷＬ１〜ＷＬ２ｎ＋１とは、ベース配線ＷＬbase_a1に接続されている。このベース配線ＷＬbase_a1は、ブロックＢＬＫ０＿１及びブロックＢＬＫ０＿２の境界領域に設けられている。
このように、本実施形態では、ワード線グループＷＬcombは、本実施形態に係る第１方向で隣り合う二つのブロックＢＬＫを跨がって設けられている。
なお、図３及び図４を用いて、ワード線グループＷＬcombの形状の一例を例示した。しかし、ワード線グループＷＬcombの形状は、これに限らない。例えば、図５に示すような構成であっても良い。具体的には、ブロックＢＬＫ０＿０のワード線ＷＬ０〜ＷＬ２ｎと、ブロックＢＬＫ０＿１のワード線ＷＬ０〜ＷＬ２ｎとは、ワード線グループＷＬcomb_b0に属している。また、ブロックＢＬＫ０＿１のワード線ＷＬ１〜ＷＬ２ｎ＋１と、ブロックＢＬＫ０＿２のワード線ＷＬ１〜ＷＬ２ｎ＋１とは、ワード線グループＷＬcomb_a1に属している。このように、ワード線グループＷＬcombの形状は、適宜変更可能である。
続いて、図６を用いて、本実施形態に係るメモリセルアレイの構成例を説明する。図６に示すように、メモリセルアレイ２１は複数のブロックBLKを備えている。各ブロックBLKは、一組のワード線グループＷＬcombを含む。また図６の例では、一つのブロックBLKには、例えば６３本のグローバルビット線ＧＢＬが含まれる。そして、一つのブロックBLKには、例えば６４本のワード線ＷＬが含まれる。また、ワード線ＷＬのレイヤー数は、例えば１６層である。そして、メモリセルアレイ２１は、例えばブロックBLKを縦４０９６個×横４６０８個並べて設けられている。
ところで、図６に示す例ででは、一つのブロックBLKには、６３本のグローバルビット線ＧＢＬが含まれているが、これに限らず種々変更可能である。また、本実施形態では、ワード線ＷＬのレイヤー数は１６層であるが、これに限らず種々変更可能である。更に、本実施形態では、メモリセルアレイ２１は、ブロックBLKを縦４０９６個×横４６０８個並べているが、これに限らず種々変更可能である。
また、図６に示すように、ワード線デコーダ２２は、複数のワード線選択トランジスタ２２ａを備えている。このワード線選択トランジスタ２２ａは、ゲートにグローバルワード線ＧＷＬが入力され、ソースまたはドレインにソース線ＳＬが接続され、ドレインまたはソースにワード線グループＷＬcombが接続される。
そして、ワード線デコーダ２２は、コントローラ２５から受信したＷＬアドレスに基づいて、グローバルワード線ＧＷＬとソース線ＳＬを選択する。そして、選択されたグローバルワード線ＧＷＬに基づいて、ワード線選択トランジスタ２２ａがオンされ、選択されたソース線ＳＬに選択電圧が印加されることにより、ワード線グループＷＬcombが選択される。
＜１−４＞半導体記憶装置の全体構成について
次に、本実施形態に従った半導体記憶装置の全体構成について、図７を用いて説明する。図７は、本実施形態に従った半導体記憶装置のブロック図である。
図示するように半導体記憶装置２０は、メモリセルアレイ２１、ワード線デコーダ（ＷＬデコーダ）２２、グローバルビット線デコーダ（ＧＢＬデコーダ）２３、セレクタデコーダ２４、コントローラ２５、及び電源２６を備えている。
メモリセルアレイ２１は、図１及び図２で説明した構成を有している。図８は、メモリセルアレイ２１の等価回路図である。図示するように、メモリセルアレイ２１中には、可変抵抗素子（図１及び図２の抵抗変化材４）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端はいずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端はいずれかのワード線グループＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。なお、図８においては、ワード線グループＷＬcomb_a、ＷＬcomb_bをそれぞれＷＬcomb_a0_i、ＷＬcomb_b0_i等と表記しているが、この”ｉ”は、当該ワード線グループが設けられるレイヤーの番号（何層目かを示し、１層目ならi=1、２層目ならi=2、以下同様）を示す。また、各ビット線ＢＬは、対応する選択素子ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、…）を介して、対応するグローバルビット線ＧＢＬに接続される。更に、互いに隣り合う選択素子ＳＳのゲートは共通の選択ゲート線ＳＳＧj（ｊは自然数）に接続されている。選択素子ＳＳは、ソースとドレインを共通にする２つの並列接続されたＭＯＳトランジスタＴＲ１、ＴＲ２の集合とみなすことが出来る。そして、ある選択素子ＳＳのトランジスタＴＲ１は、隣り合う選択素子ＳＳのトランジスタＴＲ２とゲートを共有し、トランジスタＴＲ２は、隣り合う別の選択素子ＳＳのトランジスタＴＲ１とゲートを共有する。但し、最も端部に位置する選択素子ＳＳは、トランジスタＴＲ１とＴＲ２とのいずれかのみで構成される。
図１の三次元積層型メモリセルアレイは、図８の構成を複数有している。すなわち、図８は、図１において、第１方向と第３方向で設けられる二次元平面内に含まれるメモリセル配列を示したものに相当する。このメモリセル配列は、第２方向に沿って複数配置されている。このとき、複数の図８に示されるようなメモリセル配列間では、選択ゲート線ＳＳＧj同士は共通に接続される。また、複数の図８に示されるようなメモリセル配列間では、ワード線WLcomb_a0_i同士、WLcomb_b0_i同士、ビット線ＢＬ及びグローバルビット線ＧＢＬは、メモリセル配列間で分離されている。
図７に戻って説明を続ける。ＷＬデコーダ２２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
ＧＢＬデコーダ２３は、グローバルビット線選択部及びグローバルビット線ドライバを含む。そしてグローバルビット線選択部は、コントローラ２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。そして、グローバルビット線ドライバが、選択グローバルビット線及び非選択グローバルビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
セレクタデコーダ２４は、セレクタ選択部及び選択ゲート線ドライバを含む。そしてセレクタ選択部は、コントローラ２５から受信したシートアドレスに基づいて、選択ゲート線ＳＳＧを選択する。そして、選択ゲート線ドライバが、選択した選択ゲート線及び非選択の選択ゲート線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
なお、「シート」とは、いずれかの選択ゲート線によって選択されるメモリセルの集合を指す。つまり、図１において第２方向と第３方向とで形成される平面内にあるメモリセルの集合がシートである。
コントローラ２５は、半導体記憶装置２０全体の動作を制御する。また、前述のように必要なアドレスを、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に送信する。またコントローラ２５は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。更にコントローラ２５は、図示せぬセンスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータをセンスアンプによりセンスし、増幅する。
電源２６は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。電源２６で生成された電圧が、ワード線ＷＬ及びビット線ＢＬに与えられる。例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
図９は、本実施形態に従った半導体記憶装置の外観図である。図９に示すように、シリコン基板３１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路３２が設けられる。そしてＣＭＯＳ回路３２上に、複数のメモリセル部３４を含む層３３が設けられている。図９に示す個々のメモリセル部３４は図１のメモリセルアレイ２１に対応し、例えば２４ｎｍのデザインルールで配線が設けられている。また、図７のデコーダ２２〜２４及びコントローラ２５を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図９のＣＭＯＳ回路３２に含まれている。
なお、ＣＭＯＳ回路３２は、メモリセル部３４との接続部を除き、メモリセル部３４のデザインルールよりも緩い、例えば９０ｎｍデザインルールで設計製作されることが出来る。そして層３３は、ＣＭＯＳ回路３２との電気的接続部を、各メモリセル部３４の周囲に有し、これらのメモリセル部３４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、層３３の端部に本装置の入出力部３５が設けられている。この入出力部３５は、スルーホールを介して、ＣＭＯＳ回路３２の入出力部と電気的な結合を有する端子を含む。
このような構成により、ＣＭＯＳ回路３２の保護膜に相当する機能を、メモリセル部３４に設けられる絶縁膜が果たすことが出来る。一方、メモリセル部３４とＣＭＯＳ回路３２が、基板面に対して垂直方向に結合する。そのため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部３５は、通常の半導体装置と同様に、パッケージ工程においてリードフレームにボンディングされる。
＜１−５＞動作について
次に、本実施形態に係る半導体記憶装置の動作について説明する。図１０は、本実施形態に係る半導体記憶装置の動作時における各信号線のバイアス状態を示す。また図１１は、メモリセルアレイの断面図であり、図１における第１方向と第３方向で形成される面を示している。
以下の説明において、選択されたグローバルビット線を“ＧＢＬ_s”とlabelし、非選択のグローバルビット線を“ＧＢＬ_u”とlabelする。また選択されたワード線を“ＷＬ_s”とlabelし、非選択のワード線を“ＷＬ_u”とlabelする。更に、選択ゲート線ＳＳＧのうち、選択メモリセルＭＣが接続されたビット線ＢＬに対応する２本の選択素子ＳＳが選択され、これをＳＳＧ_s及びＳＳＧ_nとlabelする。その他の選択ゲート線ＳＳＧは非選択とされ、これをＳＳＧ_uとlabelする。
＜１−５−１＞書き込み動作
まず、メモリセルに情報を記憶する書き込み動作について説明する。
書き込み動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sに書き込み電圧Ｖw（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_uに書き込み電圧の半分（Ｖw／２）を印加する。
またＷＬデコーダ２２は、選択ワード線ＷＬ_sに０Ｖを印加し、非選択ワード線ＷＬ_uに（Ｖw／２）を印加する。
更にセレクタデコーダ２４は、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に書き込みゲート電圧Ｖg_w（＞０Ｖ）を印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
この結果、選択ビット線ＢＬに接続された選択素子ＳＳでは、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nによってチャネルが形成され、選択グローバルビット線ＧＢＬ_sから選択メモリセルＭＣに対して書き込み電圧Ｖwが転送される。他方、選択ワード線ＷＬ_sからは選択メモリセルＭＣに対して０Ｖが転送される。このように、メモリセルＭＣの可変抵抗素子の両端にＶwの電位差が与えられることで、データがメモリセルＭＣに書き込まれる。
＜１−５−２＞ 消去動作
次に、メモリセルＭＣに保持された情報の消去動作について、引き続き図１０及び図１１を用いて説明する。
消去動作時には、素子がバイポーラ動作することを考慮して、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに対して、消去電圧Ｖeにオフセット電圧１Ｖを加えた電圧（Ｖe＋１）を印加し、非選択ワード線ＷＬ_uには電圧（(Ｖe／２)＋１）を印加する。
またＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sにオフセット電圧１Ｖを印加し、非選択グローバルビット線ＧＢＬ_uには電圧（(Ｖe／２)＋１）を印加する。
更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に消去ゲート電圧Ｖg_eを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
この結果、書き込み時で説明したのと同じように電圧Ｖeが選択メモリセルＭＣに転送される。そして可変抵抗素子の両端にＶeの電位差が与えられることで、データが消去される。
＜１−５−３＞ 読み出し動作
次に、メモリセルからの情報の読み出し動作について、引き続き図１０及び図１１を用いて説明する。
読み出し動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_s及び非選択グローバルビット線ＧＢＬ_uに対して、読み出し電圧Ｖrにオフセット電圧Ｖoを加えた電圧（Ｖr＋Ｖo）を印加する。
またＷＬデコーダ２２は、選択ワード線ＷＬ_sに対してオフセット電圧Ｖoを印加し、非選択ワード線ＷＬ_uに（Ｖr＋Ｖo）を印加する。
更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_sに読み出しゲート電圧Ｖg_rを印加し、その他の選択ゲート線ＳＳＧ＿ｎ及びＳＳＧ_uには０Ｖを印加する。
この結果、書き込み時で説明したのと同じように電圧Ｖrが選択メモリセルＭＣに転送される。そして、選択メモリセルＭＣに流れる読み出し電流が選択素子ＳＳを介して選択グローバルビット線ＧＢＬ_sに転送される。
＜１−６＞本実施形態の効果
本実施形態に従った構成であると、メモリセルアレイの集積度を向上出来る。本効果につき、以下に詳細に説明する。
近年、半導体装置の高集積化に伴い、ＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化は、単に線幅の縮小化だけでなく、パターンの寸法精度や位置精度の向上も要請する。このことはメモリ装置に関しても例外ではない。メモリ装置では、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定量の電荷を、より狭い領域で保持することが要請されている。
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されている。これらのメモリは全て、一定量の電荷を保持することでデータを記憶している。そのため、パターンの微細化に伴い、メモリセル間のばらつき等には厳しい制約がある。これに伴い、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、これがリソグラフィ工程コストを上昇させる要因となっている。そしてリソグラフィ工程コストは、現在の量産コストの多くの部分を占めている。そのため、上記リソグラフィ工程に対する負荷が、そのまま製品コストの上昇要因となっている。
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、ＭＯＳＦＥＴをメモリセルに使用する必要が無いため、従来のトレンドを上回る高集積化が可能であると期待されている。更に、ＲｅＲＡＭは三次元積層が容易な構成であるため、従来の二次元平面のみを利用するメモリと比較すると、大幅に集積度を向上出来ることが期待される。
図１２は、本実施形態に従ったメモリセルＭＣの平面図であり、図１の第１方向と第２方向で形成される平面に相当する。図示するようにワード線の線幅と間隔、並びにビット線ＢＬの第２方向に沿った幅を、フォトリソグラフィ技術の最小加工寸法Ｆで形成した場合、１つのメモリセルＭＣのサイズは、図９において縦が２Ｆ、横がＦの２Ｆ２となる。
しかしながら、複数のビット線をグローバルビット線に接続する階層ビット線構造を用いた場合、実際には、メモリセルを２Ｆ２のサイズで形成することは困難である。これは、選択素子ＳＳが原因である。選択素子ＳＳは、ビット線ＢＬとグローバルビット線ＧＢＬとの間の接続をスイッチングするためのものであり、通常はＭＯＳトランジスタによって実現される。
選択素子ＳＳはメモリセルＭＣの直下に位置するので、もしメモリセルＭＣを２Ｆ２のサイズで形成しようとすれば、それに応じて選択素子ＳＳのサイズも縮小しなければならない。しかし、通常のプレーナ型ＭＯＳトランジスタで選択素子ＳＳを実現した場合、この要求を満たすことは困難であった。
しかしながら本実施形態では、ソース領域５、チャネル領域６、及びドレイン領域７をビット線ＢＬと同じ幅で積層し、その側面にゲートＳＳＧを設けることで、選択素子ＳＳを実現している。その結果、１本のビット線ＢＬあたりの選択素子ＳＳのサイズは４Ｆ２となる。この様子を図１３に示す。図１３は本実施形態に従った選択素子ＳＳの平面図であり、図１の第１方向と第２方向で形成される平面に相当する。図示するように、選択素子ＳＳのサイズは４Ｆ２となる。そしてこれが占める領域は、２つのメモリセルＭＣが配列される領域に対応する。
このように選択素子ＳＳのサイズを縮小することで、メモリセルＭＣのサイズも小さく出来、メモリセルアレイの集積度を向上出来る。
また本実施形態によれば、負電圧を使用することなく動作信頼性を向上出来る。これは、上記で説明したように、消去動作時にオフセット電圧を用いることによる。すなわち、選択素子ＳＳの特性上、ＧＢＬ_sの電位をＳＳＧ_uよりも１Ｖ程度低高い値に設定することにより、非選択セルへのリーク電流を大幅に削減することが可能となる。この際、バイアスの基準を０Ｖから１Ｖの正電圧に設定することで、負電圧の使用を回避出来る。負電圧を使用する場合には、負電圧発生用の回路が必要となり、その回路面積は比較的大きい。しかし本実施形態であると、この負電圧発生回路を使用することなくリーク電流を低減し、半導体記憶装置の動作信頼性を向上出来る。なお、消去時のオフセット電圧は１Ｖに限定されるものでは無く、要求される性能等に応じて適宜選択出来る。
更に本実施形態によれば、消費電力の低減及び／または動作速度の向上を実現出来る。これは、上記で説明したように、読み出し動作時にオフセット電圧を用いることによる。通常、書き込みや消去を行った直後に、当該メモリセルの読み出しを行い、当該メモリセルが所望の抵抗値となっているかが確認される。その結果、もし所望の抵抗値の範囲と異なる場合には、追加の書き込みや消去が行われる。そして通常、書き込み及び消去に必要な電圧は、読み出しに必要な電圧よりも大きい。
この点、本実施形態であると、読み出し時のバイアスの基準を０Ｖから正電圧Ｖoに設定している。つまり、読み出し時に使用する電圧の値を、書き込み及び消去に使用する電圧に近づけている。従って、書き込み及び消去動作から読み出し動作に移行する際、またはその逆の場合に、両者のバイアス条件の間に大きな電圧差が生じることを防止し、また寄生容量の大きなノードの電圧変化を低減出来る。そのため、不要な消費電力の増大や動作時間の遅延を抑制出来る。
なお、本実施形態ではグローバルビット線ＧＢＬの寄生容量が一番大きい。そのため、グローバルビット線ＧＢＬに印加する電圧が、書き込みや消去の時と読み出しの時の間で、できる限り同じ値となるように設定することが望ましい。
更に望ましくは、選択グローバルビット線よりも非選択グローバルビット線の方が、数が多い。そのため、非選択グローバルビット線の電位が大きく変化しない様に、書き込み時には（Ｖw／２）と（Ｖr＋Ｖo）がほぼ等しく、消去時には（(Ｖｅ／２)＋１）と（Ｖr＋Ｖo）がほぼ等しくなるように、オフセット電圧Ｖoを設定すると良い。
なお、通常、ワード線ＷＬはメモリセルアレイにつき１本のみが選択されるが、グローバルビット線ＧＢＬは複数本を同時に選択してもかまわない。これにより同時に書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上することが可能となる。
＜１−７＞第１の実施形態の変形例
次に、図１４〜図１６を用いて、第１の実施形態の変形例に従った記憶装置について説明する。第１の実施形態の変形例は、上記第１の実施形態で説明したメモリセルアレイ２１の構造例に関するものである。なお、図１４〜図１６では、メモリセルアレイ２１の第１方向及び第２方向からなる平面における構造をわかりやすくするために、層間絶縁膜等の表記を省略している。
＜１−７−１＞構造例１
図１４に示すようにメモリセルアレイ２１の構造例１では、ワード線グループＷＬｃｏｍｂ＿ａ及びＷＬｃｏｍｂ＿ｂのベース配線２ａは、第１方向で隣り合う二つの選択ゲート線ＳＳＧの間の上方（紙面手前方向）に位置するように設けられている。
＜１−７−２＞構造例２
図１５に示すようにメモリセルアレイ２１の構造例２では、ワード線グループＷＬｃｏｍｂ＿ａまたはＷＬｃｏｍｂ＿ｂのベース配線２ａは、選択ゲート線ＳＳＧの上方（紙面手前方向）に位置するように設けられている。
＜１−７−３＞構造例３
図１６に示すようにメモリセルアレイ２１の構造例３では、ワード線グループＷＬｃｏｍｂ＿ａまたはＷＬｃｏｍｂ＿ｂのベース配線２ａは、選択ゲート線ＳＳＧの上方（紙面手前方向）に位置するように設けられている。また、ワード線グループＷＬｃｏｍｂ＿ａまたはＷＬｃｏｍｂ＿ｂの側面に抵抗変化材４が設けられている。
以上のように、メモリセルアレイ２１の第１方向及び第２方向からなる平面における構造は、適宜変更可能であり、第１の実施形態で記載した効果を得ることが可能となる。また、メモリセルアレイ２１の第１方向及び第２方向からなる平面における構造は、上述した構造に限られるものではない。
＜２＞第２の実施形態
次に、第２の実施形態に従った記憶装置について説明する。本実施形態は、上記第１の実施形態で説明したＲｅＲＡＭの製造方法に関するものである。
まず、ＲｅＲＡＭの製造方法について図１７〜図２８を用いて説明する。図１７〜図２８は、第１の実施形態で説明したＲｅＲＡＭのメモリセルアレイの製造工程を順次示す斜視図である。
まず例えばシリコン基板３１上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路３２が形成され、次にＣＭＯＳ回路３２を被覆するようにして、層間絶縁膜がシリコン基板３１上に形成される。図１７〜図２８は、この層間絶縁膜よりも上層に位置する構造について示している。
次に図１７に示すように、図示しない層間絶縁膜上に、グローバルビット線膜４０が形成される。グローバルビット線膜４０は、図１で説明したグローバルビット線ＧＢＬに対応する。一例として、グローバルビット線膜４０は、タングステン（Ｗ）と、バリアメタルとしてのＴｉＮ膜とを材料に用いて形成される。
続いて、グローバルビット線膜４０上に、ｎ＋型シリコン層４１、ｐ−型シリコン層４２、及びｎ＋型シリコン層４３が順次形成される。シリコン層４１〜４３は、図１で説明したソース領域５、チャネル領域６、及びドレイン領域７にそれぞれ相当する。シリコン層４１、４３は、例えば約１×１０２０ｃｍ−３の不純物濃度を有し、その膜厚は例えば約４０ｎｍである。シリコン層４２は、例えば約１×１０１８ｃｍ−３の不純物濃度を有し、その膜厚は例えば約１２０ｎｍである。その後、例えば約７５０℃、６０秒の条件でアニールを行い、シリコン層４１〜４３を結晶化させる。
その後、図１８に示すように、グローバルビット線膜４０、シリコン層４１〜４３は、フォトリソグラフィ技術とＲＩＥ（Reactive ion etching）技術によりパターニングされる。これにより、第１方向に沿ったストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。なお、グローバルビット線ＧＢＬの線幅及び隣り合うグローバルビット線ＧＢＬの間隔は例えば２４ｎｍ程度であり、膜厚は例えば１５０ｎｍ程度であり、シート抵抗は例えば１．５オーム程度である。
続いて、全面に層間絶縁膜４４が形成される。そして、層間絶縁膜４４はＣＭＰ法等により研磨され、シリコン層４３の上面が露出される。本工程により、第２方向で隣り合うグローバルビット線膜４０とシリコン層４１〜４３の間の領域は層間絶縁膜４４で埋め込まれる。
次に図１９に示すように、シリコン層４１〜４３が、フォトリソグラフィ技術及びＲＩＥ技術を用いて第２方向に沿ったストライプ形状にパターニングされる。なお、このパターニング工程は、例えば線幅が約１９ｎｍ、隣り合う間隔が約２９ｎｍの条件で行われる（ハーフピッチは２４ｎｍ）。本工程によって形成された溝４５の底部には、グローバルビット線膜４０が露出される。
次に全面に絶縁膜４６（例えばシリコン酸化膜）が形成される。絶縁膜４６がエッチバックされることにより、図２０に示すように、絶縁膜４６が溝４５底部にのみ残存される。残存された絶縁膜４６の膜厚は、例えば約３０ｎｍである。よって溝４５内部には、シリコン層４１の一部、及びシリコン層４２、４３の側面が露出される。
次に図２１に示すように、全面に絶縁膜４７が形成される。絶縁膜４７は、図１で説明したゲート絶縁膜９に相当する。引き続き、シリコン層４３の上面、及び絶縁膜４６上の絶縁膜４７が除去されることで、絶縁膜４７は溝４５の側面にのみ残存される。
次に図２２に示すように、溝４５内部が導電膜４８で埋め込まれる。導電膜４８は、例えばｎ＋型の多結晶シリコン層であり、図１で説明した選択ゲート線ＳＳＧに相当する。その後、導電膜４８の上面がエッチバックされて、導電膜４８の膜厚は例えば約１４０ｎｍにされる。本工程により、導電膜４８の底面は、シリコン層４１、４２の界面よりも低く、導電膜４８の上面は、シリコン層４２、４３の界面よりも高くされる。
次に、全面に絶縁膜４９（例えばシリコン酸化膜）が形成される。その後、絶縁膜４９は例えばＣＭＰ法により研磨され、図２３に示すように、溝４５内にのみ残存される。この結果、シリコン層４３の上面が露出される。
次に図２４に示すように、シリコン層４３及び絶縁膜４９上に、例えば２０ｎｍの膜厚の絶縁膜５１（例えばシリコン酸化膜）が形成される。その後、絶縁膜５１上に１６層のワード線膜５２が形成される。ワード線膜５２は、図１で説明したワード線ＷＬに相当する。またワード線膜５２は、例えばＴｉＮを材料に用いて形成され、その膜厚は例えば約１０ｎｍである。また、積層されるワード線膜５２の間には、例えば膜厚７ｎｍの絶縁膜５３（例えばシリコン酸化膜）が形成される。引き続き、最上層（本例では１６層目）のワード線膜５２上に、例えば膜厚１３ｎｍの絶縁膜５４（例えばシリコン酸化膜）が形成される。
次に図２５に示すように、絶縁膜５４、５３、５１及びワード線膜５２が、フォトリソグラフィ技術とＲＩＥ技術により、第１方向に沿ったストライプ形状にパターニングされる。本パターニング工程は、例えば線幅が約２０ｎｍ、隣り合う間隔が約２８ｎｍの条件（ハーフピッチは２４ｎｍ）で行われる。また本工程は、下層の絶縁膜４４上に絶縁膜５４、５３、５１及びワード線膜５２が残存するようにして行われる。本工程の結果、ワード線ＷＬが形成されると共に、パターニングにより生じた溝５５底部に、シリコン層４３及び絶縁膜４９の上面が露出される。
次に図２６に示すように、溝５５の底面及び側面並びに絶縁膜５４の上面上に、抵抗変化材５６が形成される。抵抗変化材５６は、図１で説明した抵抗変化材４に相当する。抵抗変化材は、例えば約４ｎｍの膜厚で形成され、溝５５内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、溝５５底部及び絶縁膜５４の上面上の抵抗変化材５６が除去される。その結果、溝５５の底部には、シリコン層４３及び絶縁膜４９の上面が再び露出される。
次に図２７に示すように、全面にビット線膜５７を形成し、ＣＭＰ法により研磨することで、ビット線膜５７を溝５５内部にのみ残存させる。ビット線膜５７は、図１で説明したビット線ＢＬに相当し、例えばｎ＋型多結晶シリコンを材料に用いて形成される。
次に図２８に示すように、ビット線膜５７が、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングされる。本パターニング工程は、例えば線幅及び隣り合う間隔が共に約２４ｎｍの条件で行われる。また本工程は、下層のシリコン層４３上にビット線膜５７が残存するようにして行われる。本工程の結果、ビット線ＢＬが完成する。
その後は、隣り合うビット線ＢＬ間の溝に層間絶縁膜が埋め込まれて、メモリセルアレイが完成する。引き続き、ワード線ＷＬ及びグローバルビット線ＧＢＬとＣＭＯＳ回路３２等とを接続する工程等が行われる。更に通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、第１の実施形態で説明したＲｅＲＡＭが完成する。
＜３＞第３の実施形態
次に、第３の実施形態に従った記憶装置について説明する。本実施形態は、上記第１の実施形態で説明したＲｅＲＡＭとは異なる構成のＲｅＲＡＭに関するものである。
＜３−１＞メモリセルアレイの構成について
図２９に示すように、メモリセルアレイ２１内には複数の大域列線１、行線２、及び列線３が設けられている。複数の大域列線１は、それぞれが第１方向に延伸し、第１方向に直交する第２方向に沿って平行に、且つメモリセルアレイの最下層に配置されている。複数の行線２は、それぞれ第１方向及び第２方向に延伸し、大域列線１よりも高い位置に配置されている。そして、この複数の行線２の層（図２９のfirst layer, second layer, third layer …）は、第１方向及び第２方向の両方に直交する第３方向（大域列線１が配列される面の法線方向）に沿って平行に配置されている。複数の列線３は、それぞれ第３方向に延伸し、行線２を貫通するように配置されている。そして列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第１方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。
本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が設けられており、これがメモリセルＭＣとして機能する。換言すると、各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが配置される。
なお、以下では大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称することにする。
また、図２９に示すメモリセルアレイ２１は、第１の実施形態で説明した＜１−４＞、及び＜１−５＞の技術を適用することが可能である。
＜３−２＞メモリセルアレイの製造方法について
次に、第３の実施形態に係るＲｅＲＡＭの製造方法について図３０、及び 図３１を用いて説明する。図３０、及び 図３１は、第３の実施形態で説明したＲｅＲＡＭのメモリセルアレイの製造工程を順次示す斜視図である。尚、本例は、上記第２の実施形態の図１７〜２４で説明した製造方法と同様の方法を用いる。そのため、以下では第２の実施形態の製造方法と異なる点についてのみ説明する。
図３０に示すように、絶縁膜５４、５３、５１及びワード線膜５２が、フォトリソグラフィ技術とＲＩＥ技術により、第３方向に延伸するホール５８がパターニングされる。また本工程により、シリコン層４３の上面が露出される。
次に図３１に示すように、ホール５８の底面及び側面に、抵抗変化材５９が形成される。抵抗変化材５９は、図２９で説明した抵抗変化材４に相当する。抵抗変化材は、例えば約４ｎｍの膜厚で形成され、ホール５８内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、ホール５８底部及び絶縁膜５４の上面上の抵抗変化材５９が除去される。その結果、ホール５８の底部には、シリコン層４３の上面が再び露出される。
そして、全面にビット線膜６０を形成し、ＣＭＰ法により研磨することで、ビット線膜６０をホール５８内部にのみ残存させる。ビット線膜６０は、図２９で説明したビット線ＢＬに相当し、例えばｎ＋型多結晶シリコンを材料に用いて形成される。本工程の結果、ビット線ＢＬが完成する。
引き続き、ワード線ＷＬ及びグローバルビット線ＧＢＬとＣＭＯＳ回路３２等とを接続する工程等が行われる。更に通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、第１の実施形態で説明したＲｅＲＡＭが完成する。
下記に、上述した記憶装置の実施例を記載する。
１．各々が第１方向に沿って設けられた複数の第１配線と、
各々が前記第１方向に沿って設けられた複数の第２配線と、
各々が前記第１方向と異なる第３方向に沿って設けられた複数の第３配線と、
前記第３配線の、前記第１方向及び前記第３方向と異なる第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
前記第３配線を前記第１配線に接続する複数のセレクタと、
前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられたゲートと、
を含む記憶装置。
２．前記セレクタは、隣り合う別の前記セレクタとの間で前記ゲートの一方を共有する１記載の記憶装置。
３．データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、
前記第２配線は、１つおきに同一の配線グループに属し、
前記同一の配線グループに属する二つ以上の前記第２配線に対しては、動作時において同一の電圧が印加される２に記載の記憶装置。
４．前記第２方向に延伸する第４配線と、
前記第２方向に延伸する第５配線と、を更に備え、
前記複数の第２配線は、前記４配線に接続される第６配線と、前記第２方向で前記第６配線に隣り合い、且つ前記５配線に接続される第７配線と、を備える１に記載の記憶装置。
５．前記第２方向に延伸する第４配線と、
前記第２方向に延伸する第５配線と、
前記第２方向に延伸する第６配線と、
前記複数の第２配線を備える第１メモリ領域と、
前記複数の第２配線を備え、前記第１メモリ領域に前記第１方向で隣り合う第２メモリ領域と、を更に備え
前記複数の第２配線は、第７配線と、前記第２方向で前記第７配線に隣り合う第８配線と、を備え、
前記第１メモリ領域において、
前記第７配線は前記第４配線に接続され、
前記第８配線は前記第５配線に接続され、
前記第２メモリ領域において、
前記第７配線は、前記第６配線に接続され、
前記第８配線は、前記第４配線に接続される、
１に記載の記憶装置。
６．前記前記第２方向に延伸する第４配線は、前記第１メモリ領域と、前記第２メモリ領域との境界に設けられる、５に記載の記憶装置。
７．前記第２方向に延伸する第４配線と、
前記第２方向に延伸する第５配線と、
前記第２方向に延伸する第６配線と、
前記複数の第２配線を備える第１メモリ領域と、
前記複数の第２配線を備え、前記第１メモリ領域に前記第１方向で隣り合う第２メモリ領域と、を更に備え、
前記複数の第２配線は、第７配線と、前記第２方向で前記第７配線に隣り合う第８配線と、を備え、
前記第１メモリ領域において、
前記第７配線は前記第４配線に接続され、
前記第８配線は前記第５配線に接続され、
前記第２メモリ領域において、
前記第７配線は、前記第４配線に接続され、
前記第８配線は、前記第６配線に接続される、
１に記載の記憶装置。
８．前記前記第２方向に延伸する第４配線は、前記第１メモリ領域と、前記第２メモリ領域との境界に設けられる、７に記載の記憶装置。
９．各々が第１方向に沿って設けられた複数の第１配線と、
各々が第１方向と、前記第１方向と異なる第２方向と、に沿って設けられた第２配線と、
各々が前記第１方向及び前記第２方向と異なる第３方向に沿って設けられた複数の第３配線と、
前記第３配線の、前記第３方向に沿った側面に設けられ、前記第２配線に接続された抵抗変化層を含むメモリセルと、
前記第３配線を前記第１配線に接続する複数のセレクタと、
前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられたゲートと、
を含む記憶装置。
１０．前記第１方向、及び前記第２方向は直交する１記載の記憶装置。
１１．前記第１方向、及び前記第３方向は直交する１記載の記憶装置。
１２．前記第２方向、及び前記第３方向は直交する１記載の記憶装置。
１３．前記第１方向、及び前記第２方向は直交し、
前記第１方向、及び前記第３方向は直交し、
前記第２方向、及び前記第３方向は直交する１記載の記憶装置。
１４．前記第４配線、前記第５配線、及び前記第６配線と、下地トランジスタと、を接続し、前記第２方向で前記第１メモリ領域及び前記第２メモリ領域と隣り合う領域を更に備える６に記載の記憶装置。
１５．前記第４配線、前記第５配線、及び前記第６配線と、周辺回路と、を接続し、前記第２方向で前記第１メモリ領域及び前記第２メモリ領域と隣り合う領域を更に備える８に記載の記憶装置。
１６．各々が第１方向に沿って設けられた複数の第１配線と、
各々が前記第１方向に沿って設けられた複数の第２配線と、
各々が前記第１方向と異なる第３方向に沿って設けられた複数の第３配線と、
前記第３配線の、前記第１方向及び前記第３方向と異なる第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
前記第３配線を前記第１配線に接続する複数のセレクタと、
前記複数の第１配線、前記複数の第２配線、及びセレクタを制御するコントローラと、を備え、
前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられたゲートと、
を含む、記憶装置。
１７．前記複数の第２配線を備える第１メモリ領域と、
前記複数の第２配線を備え、前記第１メモリ領域に前記第１方向で隣り合う第２メモリ領域と、を更に備え、
前記複数の第２配線は、第７配線と、前記第２方向で前記第７配線に隣り合う第８配線と、を備え、
前記コントローラは、データの書き込み、読み出し、または消去動作を行う場合、
前記第１メモリ領域の前記第７配線及び前記第２メモリ領域の前記第８配線に同電位を印加する、
１６に記載の記憶装置。
１８．前記第１メモリ領域の前記第７配線、及び前記第２メモリ領域の前記第８配線を接続し、前記第２方向に延伸し、前記第１メモリ領域と、前記第２メモリ領域との境界に設けられる第４配線を更に備える１７記載の記憶装置。
１９．前記複数の第２配線を備える第１メモリ領域と、
前記複数の第２配線を備え、前記第１メモリ領域に前記第１方向で隣り合う第２メモリ領域と、を更に備え、
前記複数の第２配線は、第７配線と、前記第２方向で前記第７配線に隣り合う第８配線と、を備え、
前記コントローラは、データの書き込み、読み出し、または消去動作を行う場合、
前記第１メモリ領域の前記第７配線及び前記第２メモリ領域の前記第７配線に同電位を印加する１６記載の記憶装置。
２０．前記第１メモリ領域の前記第７配線、及び前記第２メモリ領域の前記第７配線を接続し、前記第２方向に延伸し、前記第１メモリ領域と、前記第２メモリ領域との境界に設けられる第４配線を更に備える１９に記載の記憶装置。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

Claims (6)

  1. 第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、
    前記第１方向に延伸し、前記第２方向、並びに前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、
    前記第３方向に延伸し、前記第１方向、並びに前記第２方向に配列される複数の第３配線と、
    前記第３配線の、前記第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
    前記第３配線を前記第１配線に接続する複数のセレクタと、を備え、
    前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
    前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、前記第２方向に延伸するゲートと、
    を含む記憶装置。
  2. 前記セレクタは、隣り合う別の前記セレクタとの間で前記ゲートの一方を共有し、
    データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、
    前記第２配線は、１つおきに同一の配線グループに属し、
    前記同一の配線グループに属する二つ以上の前記第２配線に対しては、動作時において同一の電圧が印加される請求項１に記載の記憶装置。
  3. 前記第２方向に延伸する第４配線と、
    前記第２方向に延伸する第５配線と、を更に備え、
    前記複数の第２配線は、前記４配線に接続される第６配線と、前記第２方向で前記第６配線に隣り合い、且つ前記５配線に接続される第７配線と、を備える請求項１に記載の記憶装置。
  4. 第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、
    前記第１方向に延伸し、前記第２方向、並びに前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、
    前記第３方向に延伸し、前記第１方向、並びに前記第２方向に配列される複数の第３配線と、
    前記第３配線の、前記第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
    前記第３配線を前記第１配線に接続する複数のセレクタと、
    前記複数の第１配線、前記複数の第２配線、及びセレクタを制御するコントローラと、を備え、
    前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
    前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、前記第２方向に延伸するゲートと、
    を含む記憶装置。
  5. 第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、
    前記第１方向及び前記第１方向と異なる第２方向に延伸し、前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、
    前記複数の第２配線を貫通して前記第３方向に延伸し、前記第１方向、及び前記第２方向に配列される複数の第３配線と、
    前記第３配線の、前記第３方向に沿った側面に設けられ、前記第２配線に接続された抵抗変化層を含むメモリセルと、
    前記第３配線を前記第１配線に接続する複数のセレクタと、を備え、
    前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、
    前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、前記第２方向に延伸するゲートと、
    を含む記憶装置。
  6. 第１方向に延伸し、前記第１方向と異なる第２方向に配列される複数の第１配線と、
    前記第１方向に延伸し、前記第２方向、並びに前記第１方向及び前記第２方向と異なる第３方向に配列される複数の第２配線と、
    前記第３方向に延伸し、前記第１方向、並びに前記第２方向に配列される複数の第３配線と、
    前記第３配線の、前記第２方向で対向する２つの側面に設けられ、互いに異なる前記第２配線に接続された抵抗変化層を含むメモリセルと、
    前記第３配線を前記第１配線に接続する複数のセレクタと、
    前記第２方向に延伸する第４配線と、
    前記第２方向に延伸する第５配線と、
    前記第２方向に延伸する第６配線と、
    前記複数の第２配線を備える第１メモリ領域と、
    前記複数の第２配線を備え、前記第１メモリ領域に前記第１方向で隣り合う第２メモリ領域と、を備え、
    前記複数のセレクタの一つは、対応する前記第３配線と、対応する前記第１配線との間に設けられた半導体層と、前記半導体層の、前記第１方向で対向する２つの側面にゲート絶縁膜を介して設けられ、且つ前記第２方向に延伸するゲートと、を含み、
    前記セレクタは、隣り合う別の前記セレクタとの間で前記ゲートの一方を共有し、
    データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第３配線に対応するいずれかの前記セレクタでは、前記２つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、
    前記第２配線は、１つおきに同一の配線グループに属し、
    前記同一の配線グループに属する二つ以上の前記第２配線に対しては、動作時において同一の電圧が印加され、
    前記複数の第２配線は、第７配線と、前記第２方向で前記第７配線に隣り合う第８配線と、を含み、
    前記第１メモリ領域において、
    前記第７配線は前記第４配線に接続され、
    前記第８配線は前記第５配線に接続され、
    前記第２メモリ領域において、
    前記第７配線は、前記第６配線に接続され、
    前記第８配線は、前記第４配線に接続され、
    前記前記第２方向に延伸する第４配線は、前記第１メモリ領域と、前記第２メモリ領域との境界に設けられる
    記憶装置。
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